JPH07254561A - パターン・ヘテロエピタキシャル成長方法及びデバイス - Google Patents
パターン・ヘテロエピタキシャル成長方法及びデバイスInfo
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Abstract
(57)【要約】 （修正有）
【目的】 半導体物質及びデバイスの成長に関連し、詳
細にはマスクされた第２半導体（例えば、シリコンをマ
スクした酸化シリコン）上の第１半導体（ヒ素ガリウム
のような）のパターン化されたヘテロエピタキシャル成
長、及び、同様のヘテロ構造におけるデバイスに関す
る。 【構成】 シャドウ・マスク層１３０は側壁層のエッチ
ングの間シリコン基板１００がアンダーカットされ、ヘ
テロエピタキシャル領域の成長の間側壁成長を防ぎ、成
長領域の結晶１２０の高完全性を有する平面構造を生じ
る。
細にはマスクされた第２半導体（例えば、シリコンをマ
スクした酸化シリコン）上の第１半導体（ヒ素ガリウム
のような）のパターン化されたヘテロエピタキシャル成
長、及び、同様のヘテロ構造におけるデバイスに関す
る。 【構成】 シャドウ・マスク層１３０は側壁層のエッチ
ングの間シリコン基板１００がアンダーカットされ、ヘ
テロエピタキシャル領域の成長の間側壁成長を防ぎ、成
長領域の結晶１２０の高完全性を有する平面構造を生じ
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体物質及びデバ
イスの成長に関連し、詳細にはマスクされた第２半導体
（例えば、シリコンをマスクした酸化シリコン）上の第
１半導体（ヒ素ガリウムのような）のパターン化された
ヘテロエピタキシャル成長、及び、同様のヘテロ構造に
おけるデバイスに関する。
イスの成長に関連し、詳細にはマスクされた第２半導体
（例えば、シリコンをマスクした酸化シリコン）上の第
１半導体（ヒ素ガリウムのような）のパターン化された
ヘテロエピタキシャル成長、及び、同様のヘテロ構造に
おけるデバイスに関する。
【０００２】
【従来の技術及び課題】研究者の多くは、シリコンウエ
ハー上での半導体デバイス品質ヒ化ガリウム（ＧａＡ
ｓ）の成長、及び、ＧａＡｓにおける能動デバイスの製
造を研究してきた。この様なデバイスは、ＧａＡｓのキ
ャリアのより高い移動度と、シリコン基板のより大きな
機械的強度及び熱的伝導性とを結びつけるであろう。例
えば、Ｒ．Ｆｉｓｃｈｅｒらの「Ｓｉ基板上のＧａＡｓ
／ＡｌＧａＡｓヘテロジャンクションバイポーラトラン
ジスター、１９８５ ＩＥＤＭ Ｔｅｃｈ． ダイジェ
スト３３２」が、シリコン基板上で成長し、０．２ミク
ロンの厚さに対しβ＝１３の電流利得を有するＧａＡｓ
／ＡｌＧａＡｓヘテロジャンクション・バイポーラ・ト
ランジスターを報告している。同様に、Ｇターナーらの
「シリコン及びサファイヤ上シリコン基板に成長したＧ
ａＡｓ層に製造されたピコセカンド光検出器、１９８５
ＩＥＤＭ Ｔｅｃｈ． ダイジェスト４６８」による
と、シリコン上のＧａＡｓに製造された光導電検出器に
対し、６０ピコセカンドの応答時間が報告されている。
これらの記事は、シリコン上のＧａＡｓに製造されてい
るＭＥＳＦＥＴのようなキャリヤーデバイスの大部分
が、ホモエピタキシャルデバイスのそれに近づくという
効能を有することにも注目しており、このことは、Ｇａ
Ａｓ／ＡｌＧａＡｓオプトエレクトロニック高周波デバ
イスや、同じウエハー上のシリコンデバイスを集積し、
高データ率の光学的相互接続を利用し、ワイヤー相互接
続の数を減らすことを促進している。非結晶ＧａＡｓの
選択再結晶は、非結晶ＧａＡｓの高固有抵抗を使うこと
ができる。例えば、Ａ・クリストーらの「レーザー再結
晶による（１００）シリコン上の（１００）ＧａＡｓの
形成、４８ Ａｐｐｌ．ｐｈｙｓ．Ｌｅｔｔ．１５１６
（１９８６）」を参照されたい。
ハー上での半導体デバイス品質ヒ化ガリウム（ＧａＡ
ｓ）の成長、及び、ＧａＡｓにおける能動デバイスの製
造を研究してきた。この様なデバイスは、ＧａＡｓのキ
ャリアのより高い移動度と、シリコン基板のより大きな
機械的強度及び熱的伝導性とを結びつけるであろう。例
えば、Ｒ．Ｆｉｓｃｈｅｒらの「Ｓｉ基板上のＧａＡｓ
／ＡｌＧａＡｓヘテロジャンクションバイポーラトラン
ジスター、１９８５ ＩＥＤＭ Ｔｅｃｈ． ダイジェ
スト３３２」が、シリコン基板上で成長し、０．２ミク
ロンの厚さに対しβ＝１３の電流利得を有するＧａＡｓ
／ＡｌＧａＡｓヘテロジャンクション・バイポーラ・ト
ランジスターを報告している。同様に、Ｇターナーらの
「シリコン及びサファイヤ上シリコン基板に成長したＧ
ａＡｓ層に製造されたピコセカンド光検出器、１９８５
ＩＥＤＭ Ｔｅｃｈ． ダイジェスト４６８」による
と、シリコン上のＧａＡｓに製造された光導電検出器に
対し、６０ピコセカンドの応答時間が報告されている。
これらの記事は、シリコン上のＧａＡｓに製造されてい
るＭＥＳＦＥＴのようなキャリヤーデバイスの大部分
が、ホモエピタキシャルデバイスのそれに近づくという
効能を有することにも注目しており、このことは、Ｇａ
Ａｓ／ＡｌＧａＡｓオプトエレクトロニック高周波デバ
イスや、同じウエハー上のシリコンデバイスを集積し、
高データ率の光学的相互接続を利用し、ワイヤー相互接
続の数を減らすことを促進している。非結晶ＧａＡｓの
選択再結晶は、非結晶ＧａＡｓの高固有抵抗を使うこと
ができる。例えば、Ａ・クリストーらの「レーザー再結
晶による（１００）シリコン上の（１００）ＧａＡｓの
形成、４８ Ａｐｐｌ．ｐｈｙｓ．Ｌｅｔｔ．１５１６
（１９８６）」を参照されたい。
【０００３】シリコン基板上ＧａＡｓエピタキシャル成
長における増加する活動の主要な理由の１つは、同構造
でのＧａＡｓとＳｉデバイスのモノリスティック集積の
期待である。しかし、この目的を達成するためには、物
質成長及びデバイス工程技術を、回路要素とまったく異
なった製造必要条件との共存を可能にするよう、開発す
ることが必要である。これらの方法の中で最も有望なも
のの１つは、窒化シリコン（Ｓｉ3 Ｎ4 ）または、二酸
化シリコンの保護マスクの開口部を介したシリコン基板
上のＧａＡｓのパターン化成長である。この設計では、
シリコンをベースとしたデバイスの製造（典型的に高温
工程を必要とする）を酸化保護又は窒化上部層の付着よ
りも前に完了させる。ＧａＡｓの単結晶は、その後、上
部層内のリソグラフィックで確定した穴で成長する。そ
してＧａＡｓデバイス製造が続く。
長における増加する活動の主要な理由の１つは、同構造
でのＧａＡｓとＳｉデバイスのモノリスティック集積の
期待である。しかし、この目的を達成するためには、物
質成長及びデバイス工程技術を、回路要素とまったく異
なった製造必要条件との共存を可能にするよう、開発す
ることが必要である。これらの方法の中で最も有望なも
のの１つは、窒化シリコン（Ｓｉ3 Ｎ4 ）または、二酸
化シリコンの保護マスクの開口部を介したシリコン基板
上のＧａＡｓのパターン化成長である。この設計では、
シリコンをベースとしたデバイスの製造（典型的に高温
工程を必要とする）を酸化保護又は窒化上部層の付着よ
りも前に完了させる。ＧａＡｓの単結晶は、その後、上
部層内のリソグラフィックで確定した穴で成長する。そ
してＧａＡｓデバイス製造が続く。
【０００４】以前の研究でエピタキシャルＧａＡｓは首
尾良くパターンマスクを通してシリコン基板上に被着す
ることが可能であることが立証されている。Ｂ．Ｙ．Ｔ
ｓａｕｒらの４１ Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３
４７（１９８２），Ｐ．シェルドンらの４５ Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．２７４（１９８４），Ｄａｎ
ｉｅｌｅらのＵ．Ｓ．Ｐａｔ．Ｎｏ．４，５８７，７１
７、及びＢｅｔｓｃｈらのＵ．Ｓ．Ｐａｔ．Ｎｏ．４，
５５１，３９４を参照されたい。更に、この技術を用い
て、ＳｉとＧａＡｓデバイス構造の集積が論証されてい
る。Ｈ．Ｋ．Ｃｈｏｉらの７１ＥＥＥ Ｅｌｅ．Ｄｅ
ｖ．Ｌｅｔｔ．２４１と５００（１９８６）及びＨ．
Ｋ．Ｃｈｏｉらのシリコン上のヘテロエピタキシー，
Ｊ．Ｃ．Ｃ．ファンとＪ．Ｍ．Ｐｏａｔｅ Ｅｄｓ．の
６７ＭＲＳシンポジアプロシーディング１６５（１９８
６）を参照されたい。
尾良くパターンマスクを通してシリコン基板上に被着す
ることが可能であることが立証されている。Ｂ．Ｙ．Ｔ
ｓａｕｒらの４１ Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３
４７（１９８２），Ｐ．シェルドンらの４５ Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．２７４（１９８４），Ｄａｎ
ｉｅｌｅらのＵ．Ｓ．Ｐａｔ．Ｎｏ．４，５８７，７１
７、及びＢｅｔｓｃｈらのＵ．Ｓ．Ｐａｔ．Ｎｏ．４，
５５１，３９４を参照されたい。更に、この技術を用い
て、ＳｉとＧａＡｓデバイス構造の集積が論証されてい
る。Ｈ．Ｋ．Ｃｈｏｉらの７１ＥＥＥ Ｅｌｅ．Ｄｅ
ｖ．Ｌｅｔｔ．２４１と５００（１９８６）及びＨ．
Ｋ．Ｃｈｏｉらのシリコン上のヘテロエピタキシー，
Ｊ．Ｃ．Ｃ．ファンとＪ．Ｍ．Ｐｏａｔｅ Ｅｄｓ．の
６７ＭＲＳシンポジアプロシーディング１６５（１９８
６）を参照されたい。
【０００５】今日では、ＳｉとＧａＡｓとの間の格子定
数及び熱膨脹係数の違いが、ＧａＡｓデバイスの機能を
制限し得る大規模な転位網をつくることが立証されてい
る。この状況は、ＧａＡｓがモレキュラー・ビーム・エ
ピタキシー（ＭＢＥ）によってシリコン表面上にマスク
の穴を通り被着するときに悪化する。ＭＢＥ成長の非選
択な性質のため、単結晶ＧａＡｓ領域は非結晶マスク物
質上に成長する多結晶ＧａＡｓと緊密に接触する。この
特殊不完全境界（インターフェイス）の存在は、付加的
結晶欠陥の源として作用することが当然予測される。同
様の結果が、メタロガニック化学蒸気付着（ＭＯＣＵ
Ｄ）のような、他の成長方法でも予想される。
数及び熱膨脹係数の違いが、ＧａＡｓデバイスの機能を
制限し得る大規模な転位網をつくることが立証されてい
る。この状況は、ＧａＡｓがモレキュラー・ビーム・エ
ピタキシー（ＭＢＥ）によってシリコン表面上にマスク
の穴を通り被着するときに悪化する。ＭＢＥ成長の非選
択な性質のため、単結晶ＧａＡｓ領域は非結晶マスク物
質上に成長する多結晶ＧａＡｓと緊密に接触する。この
特殊不完全境界（インターフェイス）の存在は、付加的
結晶欠陥の源として作用することが当然予測される。同
様の結果が、メタロガニック化学蒸気付着（ＭＯＣＵ
Ｄ）のような、他の成長方法でも予想される。
【０００６】Ｓｉ上のＧａＡｓのパターン成長のための
手段で最も単純なものは、基になる平面シリコンの表面
上のＧａＡｓとエピタキシャル成長を含む。しかし、デ
バイス製造が生ずるＧａＡｓ表面の最終段階は、前もっ
て製造されたシリコンデバイス面で、数ミクロンである
かもしれない。この状況は、普通の金属化設計による２
つのデバイス構造の相互接続を当然複雑にする。実際、
下に横たわるシリコン基板上のデジタルシリコン及びデ
ジタルＧａＡｓデバイス双方を有する集積回路にとっ
て、ＧａＡｓ領域の表面とシリコン基板の表面との共面
は不可欠である。この共面をなすための１つの方法は、
ＧａＡｓ領域が位置されるべきシリコン表面に凹所を形
成し、凹所内のＧａＡｓの表面が凹所の外側のシリコン
基板の表面と共面になるまでＧａＡｓ層を成長すること
によって、達成される。凹所は典型的に約２，３ミクロ
ンの深さになる。
手段で最も単純なものは、基になる平面シリコンの表面
上のＧａＡｓとエピタキシャル成長を含む。しかし、デ
バイス製造が生ずるＧａＡｓ表面の最終段階は、前もっ
て製造されたシリコンデバイス面で、数ミクロンである
かもしれない。この状況は、普通の金属化設計による２
つのデバイス構造の相互接続を当然複雑にする。実際、
下に横たわるシリコン基板上のデジタルシリコン及びデ
ジタルＧａＡｓデバイス双方を有する集積回路にとっ
て、ＧａＡｓ領域の表面とシリコン基板の表面との共面
は不可欠である。この共面をなすための１つの方法は、
ＧａＡｓ領域が位置されるべきシリコン表面に凹所を形
成し、凹所内のＧａＡｓの表面が凹所の外側のシリコン
基板の表面と共面になるまでＧａＡｓ層を成長すること
によって、達成される。凹所は典型的に約２，３ミクロ
ンの深さになる。
【０００７】シリコンの凹所にＧａＡｓエピタキシャル
領域を形成する既知の方法で不利な点は、本質的または
殆ど平面の凹所底面上に成長しているＧａＡｓと凹所側
壁上に成長しているＧａＡｓとの間に起こる競合であ
る。研究者らは、シリコン基板内に形成された凹所の側
壁上に成長したＧａＡｓは、みぞ（トレンチ）の床部上
に成長したＧａＡｓよりも、ずっと多くの欠陥量を含む
ことを示している。このことは、シリコン側壁部の方向
制御が欠けていることに帰する。Ｍａｔｙｉらの６Ｊ．
Ｖａｃ．Ｓｃｉ．Ｔｅｃｎｏｌ．６９９（１９８８）を
参照されたい。
領域を形成する既知の方法で不利な点は、本質的または
殆ど平面の凹所底面上に成長しているＧａＡｓと凹所側
壁上に成長しているＧａＡｓとの間に起こる競合であ
る。研究者らは、シリコン基板内に形成された凹所の側
壁上に成長したＧａＡｓは、みぞ（トレンチ）の床部上
に成長したＧａＡｓよりも、ずっと多くの欠陥量を含む
ことを示している。このことは、シリコン側壁部の方向
制御が欠けていることに帰する。Ｍａｔｙｉらの６Ｊ．
Ｖａｃ．Ｓｃｉ．Ｔｅｃｎｏｌ．６９９（１９８８）を
参照されたい。
【０００８】凹所側壁上の低品質結晶成長に関する問題
を克服するため、様々な方法が用いられてきている。こ
れらの方法の１つは、凹領域の端をアンダーカットする
ため優先エッチングを使用し、モレキュラー・ビーム・
エピタキシー（ＭＢＥ）を使用する後続のＧａＡｓエピ
タキシー成長のためのシャドウマスクを形成することで
ある。しかし、この様な優先エッチングは、結晶の方向
性に大きく依存している。従って、適切な結晶方向に沿
って整列していない凹所は、所望のアンダーカットはな
されず、また、Ｔｓａｎｇらによって論じられているよ
うに凹所端に所望のシャドウエッチングが提供されな
い。（「モレキュラー・ビーム・エピタキシーによる優
先エッチされたチャンネル上部のＧａＡｓ−Ｇａ1-x Ａ
ｌx Ａｓの成長：２次元薄膜定義のための技術、３０
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．２９３（１９７
７）」）
を克服するため、様々な方法が用いられてきている。こ
れらの方法の１つは、凹領域の端をアンダーカットする
ため優先エッチングを使用し、モレキュラー・ビーム・
エピタキシー（ＭＢＥ）を使用する後続のＧａＡｓエピ
タキシー成長のためのシャドウマスクを形成することで
ある。しかし、この様な優先エッチングは、結晶の方向
性に大きく依存している。従って、適切な結晶方向に沿
って整列していない凹所は、所望のアンダーカットはな
されず、また、Ｔｓａｎｇらによって論じられているよ
うに凹所端に所望のシャドウエッチングが提供されな
い。（「モレキュラー・ビーム・エピタキシーによる優
先エッチされたチャンネル上部のＧａＡｓ−Ｇａ1-x Ａ
ｌx Ａｓの成長：２次元薄膜定義のための技術、３０
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．２９３（１９７
７）」）
【０００９】機械的シャドウマスクも、ＧａＡｓエピタ
キシャル層のパターン成長を形成するために使用されて
いる。Ｔｓａｎｇらの「シャドウマスクを用いたモレキ
ュラー・ビーム・エピタキシーでのＧａＡｓ／Ａｌ−Ｘ
Ｇａ−１−Ｘ Ａｓ多層構造の選択的領域成長、３１
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３０１（１９７
７）」は、パターンＧａＡｓエピタキシャル成長の領域
を限定するため、ＧａＡｓ基板と接触して配置されたパ
ターンシリコンマスクを用いる方法を示している。Ｔｓ
ａｎｇらは基板上にパターンエピタキシャル領域を形成
することを論じているが、この技術は、基板表面上の凹
所に、パターンエピタキシャル領域を形成するためにも
用いられ得る。しかし、機械的マスクが要求されている
ため、前もって形成されている層や凹所とのパターン成
長エピタキシャル層の方向付けと整列が難しい。加え
て、機械的マスクは、高価で生産が困難である。
キシャル層のパターン成長を形成するために使用されて
いる。Ｔｓａｎｇらの「シャドウマスクを用いたモレキ
ュラー・ビーム・エピタキシーでのＧａＡｓ／Ａｌ−Ｘ
Ｇａ−１−Ｘ Ａｓ多層構造の選択的領域成長、３１
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３０１（１９７
７）」は、パターンＧａＡｓエピタキシャル成長の領域
を限定するため、ＧａＡｓ基板と接触して配置されたパ
ターンシリコンマスクを用いる方法を示している。Ｔｓ
ａｎｇらは基板上にパターンエピタキシャル領域を形成
することを論じているが、この技術は、基板表面上の凹
所に、パターンエピタキシャル領域を形成するためにも
用いられ得る。しかし、機械的マスクが要求されている
ため、前もって形成されている層や凹所とのパターン成
長エピタキシャル層の方向付けと整列が難しい。加え
て、機械的マスクは、高価で生産が困難である。
【００１０】この様に側壁成長の問題なく、シリコン内
に平面化されたＧａＡｓ領域を形成する既知の方法は、
一定の結晶方向に限定されており、かつ、付随する整列
制限を持つ機械的シャドウマスクを必要とする。
に平面化されたＧａＡｓ領域を形成する既知の方法は、
一定の結晶方向に限定されており、かつ、付随する整列
制限を持つ機械的シャドウマスクを必要とする。
【００１１】
【発明の目的】本発明は、プレーナー物を生じる第２半
導体（例えばシリコン）の凹所内の第１半導体（例えば
ＧａＡｓ）のヘテロエピタキシャル構造、並びに同一チ
ップ上に第１半導体と第２半導体の双方のデバイスを有
する集積回路とを提供する。その発明は、マスクのリフ
トオフにより凹所に位置しない第１物質の一部を取り除
くことを伴う、第２半導体のマスクされ凹化された物質
の上に第１半導体の層を付着させる段階によるヘテロエ
ピタキシーの方法もまた提供している。この方法は、第
１半導体が要求されている領域を限定するマスク内の
『自己整合』であり、第１半導体が要求されていない領
域から、過剰な第１半導体をリフトオフするために使用
される。
導体（例えばシリコン）の凹所内の第１半導体（例えば
ＧａＡｓ）のヘテロエピタキシャル構造、並びに同一チ
ップ上に第１半導体と第２半導体の双方のデバイスを有
する集積回路とを提供する。その発明は、マスクのリフ
トオフにより凹所に位置しない第１物質の一部を取り除
くことを伴う、第２半導体のマスクされ凹化された物質
の上に第１半導体の層を付着させる段階によるヘテロエ
ピタキシーの方法もまた提供している。この方法は、第
１半導体が要求されている領域を限定するマスク内の
『自己整合』であり、第１半導体が要求されていない領
域から、過剰な第１半導体をリフトオフするために使用
される。
【００１２】
【課題を解決するための手段及び作用】この方法は、第
１半導体物質の領域を、その領域の表面と共面になる基
板表面を備えた第２半導体物質の凹所内に生じ、自己整
合が第２半導体物質の側壁との境界での第１半導体の低
結晶成長の問題を防ぐ。
１半導体物質の領域を、その領域の表面と共面になる基
板表面を備えた第２半導体物質の凹所内に生じ、自己整
合が第２半導体物質の側壁との境界での第１半導体の低
結晶成長の問題を防ぐ。
【００１３】
【実施例】図１ａ−ｄは、次に示すように単結晶シリコ
ン基板１００内の凹所の単結晶ＧａＡｓ領域１２０を形
成する第１の好ましい実施例方法の段階を正面断面図で
表している。
ン基板１００内の凹所の単結晶ＧａＡｓ領域１２０を形
成する第１の好ましい実施例方法の段階を正面断面図で
表している。
【００１４】(a) ＜１００＞の方向に向け、ｐマイナ
スドープさせた直径４インチのシリコンウエハーで始め
る。基板１００は、ＭＯＳやバイポーラトランジスタの
ような様々なデバイスや、ＧａＡｓの付着する領域から
離れたその様なデバイス用の相互接続を含み得る。基板
１００の表面上に５０００Ａ（オングストローム）の二
酸化（酸化）シリコン１１０を付着させる。基板１００
に凹所のための位置を限定するため回転させフォトレジ
スタトをパターン化（マスクを通して露光し現像）す
る。その凹所は、片面１０μｍの四角形のような、いか
なる都合の良い大きさ、形、でもよい。ＫＯＨと水の混
合液でシリコン基板１００に凹所をエッチングする。異
方性エッチングは、生じた凹所の床部上を滑らかな面に
し、酸化物マスク層１１０の端を幾らかアンダーカット
する。凹所は図１ｂに示すように３μｍの深さまでエッ
チングされ、約２μｍのアンダーカットを生じる。この
時点で、フォトレジスト層１１５はアッシングか有機溶
剤での処理によって取り除かれる。
スドープさせた直径４インチのシリコンウエハーで始め
る。基板１００は、ＭＯＳやバイポーラトランジスタの
ような様々なデバイスや、ＧａＡｓの付着する領域から
離れたその様なデバイス用の相互接続を含み得る。基板
１００の表面上に５０００Ａ（オングストローム）の二
酸化（酸化）シリコン１１０を付着させる。基板１００
に凹所のための位置を限定するため回転させフォトレジ
スタトをパターン化（マスクを通して露光し現像）す
る。その凹所は、片面１０μｍの四角形のような、いか
なる都合の良い大きさ、形、でもよい。ＫＯＨと水の混
合液でシリコン基板１００に凹所をエッチングする。異
方性エッチングは、生じた凹所の床部上を滑らかな面に
し、酸化物マスク層１１０の端を幾らかアンダーカット
する。凹所は図１ｂに示すように３μｍの深さまでエッ
チングされ、約２μｍのアンダーカットを生じる。この
時点で、フォトレジスト層１１５はアッシングか有機溶
剤での処理によって取り除かれる。
【００１５】(b) エッチングの後ウエハーは消イオン
水で完全にリンスされ、ＭＢＥリアクター内に配置され
る。凹所の深さに厚さが等しいＧａＡｓ層（例えば３μ
ｍ）が成長する。成長率は約セッ氏５２５度で約１μｍ
／時である。この成長はシリコンとＧａＡｓの境界に薄
い（２００Ａ）欠陥層を生じるが、この境界上の単結晶
ＧａＡｓ１２０と酸化膜１１０上の多結晶ＧａＡｓ１３
０である。これは図１ｃに示されている。シリコン基板
１００の凹所領域の側壁に突出するカンチレバーシャド
ウマスクを酸化膜１１０が形成することに注目された
い。この突出部は、シリコンエッチング段階の間に起こ
ったアンダーカットの結果である。カンチレバーシャド
ウマスクの結果は、凹所側壁上のＧａＡｓ物質の成長を
妨げ、この様にして側壁の成長に関連する高欠陥度Ｇａ
Ａｓの問題を避けることである。
水で完全にリンスされ、ＭＢＥリアクター内に配置され
る。凹所の深さに厚さが等しいＧａＡｓ層（例えば３μ
ｍ）が成長する。成長率は約セッ氏５２５度で約１μｍ
／時である。この成長はシリコンとＧａＡｓの境界に薄
い（２００Ａ）欠陥層を生じるが、この境界上の単結晶
ＧａＡｓ１２０と酸化膜１１０上の多結晶ＧａＡｓ１３
０である。これは図１ｃに示されている。シリコン基板
１００の凹所領域の側壁に突出するカンチレバーシャド
ウマスクを酸化膜１１０が形成することに注目された
い。この突出部は、シリコンエッチング段階の間に起こ
ったアンダーカットの結果である。カンチレバーシャド
ウマスクの結果は、凹所側壁上のＧａＡｓ物質の成長を
妨げ、この様にして側壁の成長に関連する高欠陥度Ｇａ
Ａｓの問題を避けることである。
【００１６】(c) 酸化膜１１０を取り除くため緩衝フ
ッ化水素（ＨＦ）エッチングへ、その構造をさらす。こ
れは、多結晶ＧａＡｓ１３０が構造からリフトオフされ
るようにする。凹所領域の側壁と単結晶領域１２０との
間の空所は、酸化物の付着とエッチングの工程の繰り返
しで満たされ、図１ｄに表されている構造になる。第２
の好ましい実施例方法は以下のように、パターン・ヘテ
ロエピタキシャルＧａＡｓ成長様の領域を限定するた
め、シリコン基板上にポリシリコン側壁を形成する。
ッ化水素（ＨＦ）エッチングへ、その構造をさらす。こ
れは、多結晶ＧａＡｓ１３０が構造からリフトオフされ
るようにする。凹所領域の側壁と単結晶領域１２０との
間の空所は、酸化物の付着とエッチングの工程の繰り返
しで満たされ、図１ｄに表されている構造になる。第２
の好ましい実施例方法は以下のように、パターン・ヘテ
ロエピタキシャルＧａＡｓ成長様の領域を限定するた
め、シリコン基板上にポリシリコン側壁を形成する。
【００１７】(a) 図２ａに示されている様に、第１の
好ましい実施例に述べられている種類のシリコンウエハ
ーで始める。基板２００は、ＭＯＳやバイポーラトラン
ジスタのような様々なデバイス及び、ＧａＡｓが付着さ
れるべき領域から離れたこれらのデバイスの相互接続を
含み得る。５００Ａの二酸化シリコン層２１０を付着さ
せる。この薄い酸化膜は後の工程でエッチストップとし
て機能する。３μｍのポリシリコン層２２０を付着させ
る。このポリシリコン層は側壁部、またはパターン成長
の領域を限定する。ポリシリコン層２２０上に酸化膜２
３０を付着させる。酸化膜２３０は２０００Ａの厚さで
ポリシリコン層２２０のエッチングの間のマスク層とし
て用いられる。酸化物２３０の上でフォトレジスト２３
５を回転させ酸化物に開口させるための窓の位置を定め
るためフォトレジストをパターニング（マスクを通して
露光し現像）する。これらの窓はポリシリコン層２２０
から形成されるカンチレバーシャドウマスクの位置、大
きさ、形に対応している。パターンとしてフォトレジス
ト２３５を用い酸化膜２３０をエッチングする。この時
点でフォトレジスト２３５は、アッシングか有機溶剤を
用いることにより、取り除かれる。結果、図２ｂに示さ
れている構造になる。マスク層として用いられているパ
ターン酸化膜２３０で、リアクティブ・イオン・エッチ
ング（ＲＩＥ）を用いて部分的にポリシリコン層２２０
をエッチングする。典型的に、ポリシリコン層２２０は
リアクティブ・イオン・エッチング処理でおよそ１μｍ
エッチングされる。これはＨＮＯ3 ：ＨＦ：ＣＨ3 ＣＯ
ＯＨなどの等方性シリコンエッチングを用いた湿式エッ
チングに続く。等方性エッチングは酸化物２３０のアン
ダーカットを生じる。このアンダーカットの量はリアク
ティブ・イオン・エッチングによって取り除かれるポリ
シリコン層２２０の量にコントロールされる。リアクテ
ィブ・イオン・エッチングによって除去されるポリシリ
コン層２２０が多いほど、等方性エッチングで層を通し
てエッチングするのに要求される時間は短くなり、その
ために生じるアンダーカットも少なくなる。典型的に約
２μｍのアンダーカットが、ポリシリコン層２２０がＲ
ＩＥで１μｍエッチングされた後の等方性エッチングに
よりエッチングされる時に生ずる。薄い酸化膜２１０
は、エッチング剤がシリコン基板２００の表面に影響を
及ぼすことを防ぐためエッチ・ストップとして作用す
る。その結果、図２ｃに示した構造になる。緩衝ＨＦ溶
液で酸化膜２１０を剥離し、ＭＢＥリアクター内のエピ
タキシャル成長にその構造を準備する。
好ましい実施例に述べられている種類のシリコンウエハ
ーで始める。基板２００は、ＭＯＳやバイポーラトラン
ジスタのような様々なデバイス及び、ＧａＡｓが付着さ
れるべき領域から離れたこれらのデバイスの相互接続を
含み得る。５００Ａの二酸化シリコン層２１０を付着さ
せる。この薄い酸化膜は後の工程でエッチストップとし
て機能する。３μｍのポリシリコン層２２０を付着させ
る。このポリシリコン層は側壁部、またはパターン成長
の領域を限定する。ポリシリコン層２２０上に酸化膜２
３０を付着させる。酸化膜２３０は２０００Ａの厚さで
ポリシリコン層２２０のエッチングの間のマスク層とし
て用いられる。酸化物２３０の上でフォトレジスト２３
５を回転させ酸化物に開口させるための窓の位置を定め
るためフォトレジストをパターニング（マスクを通して
露光し現像）する。これらの窓はポリシリコン層２２０
から形成されるカンチレバーシャドウマスクの位置、大
きさ、形に対応している。パターンとしてフォトレジス
ト２３５を用い酸化膜２３０をエッチングする。この時
点でフォトレジスト２３５は、アッシングか有機溶剤を
用いることにより、取り除かれる。結果、図２ｂに示さ
れている構造になる。マスク層として用いられているパ
ターン酸化膜２３０で、リアクティブ・イオン・エッチ
ング（ＲＩＥ）を用いて部分的にポリシリコン層２２０
をエッチングする。典型的に、ポリシリコン層２２０は
リアクティブ・イオン・エッチング処理でおよそ１μｍ
エッチングされる。これはＨＮＯ3 ：ＨＦ：ＣＨ3 ＣＯ
ＯＨなどの等方性シリコンエッチングを用いた湿式エッ
チングに続く。等方性エッチングは酸化物２３０のアン
ダーカットを生じる。このアンダーカットの量はリアク
ティブ・イオン・エッチングによって取り除かれるポリ
シリコン層２２０の量にコントロールされる。リアクテ
ィブ・イオン・エッチングによって除去されるポリシリ
コン層２２０が多いほど、等方性エッチングで層を通し
てエッチングするのに要求される時間は短くなり、その
ために生じるアンダーカットも少なくなる。典型的に約
２μｍのアンダーカットが、ポリシリコン層２２０がＲ
ＩＥで１μｍエッチングされた後の等方性エッチングに
よりエッチングされる時に生ずる。薄い酸化膜２１０
は、エッチング剤がシリコン基板２００の表面に影響を
及ぼすことを防ぐためエッチ・ストップとして作用す
る。その結果、図２ｃに示した構造になる。緩衝ＨＦ溶
液で酸化膜２１０を剥離し、ＭＢＥリアクター内のエピ
タキシャル成長にその構造を準備する。
【００１８】(b) その構造はＭＢＥリアクターの中に
置かれ、砒素過圧下でセッ氏約６３０度で１５分程度、
高温酸素脱着工程で前処理される。その後、約５２５度
で約３時間のエピタキシャル成長条件が続き、３μｍの
厚さのＧａＡｓ層が提供される。第１の好ましい実施例
にて述べられたように、この成長はシリコンとＧａＡｓ
の境界に薄い（２００Ａ）欠陥層を生じるが、図２ｄに
示されているように、これは、この境界上の単結晶Ｇａ
Ａｓ２５０と酸化膜２３０上の多結晶ＧａＡｓ２６０で
ある。
置かれ、砒素過圧下でセッ氏約６３０度で１５分程度、
高温酸素脱着工程で前処理される。その後、約５２５度
で約３時間のエピタキシャル成長条件が続き、３μｍの
厚さのＧａＡｓ層が提供される。第１の好ましい実施例
にて述べられたように、この成長はシリコンとＧａＡｓ
の境界に薄い（２００Ａ）欠陥層を生じるが、図２ｄに
示されているように、これは、この境界上の単結晶Ｇａ
Ａｓ２５０と酸化膜２３０上の多結晶ＧａＡｓ２６０で
ある。
【００１９】パターン酸化膜２３０が、パターンポリシ
リコン層２２０によって定められた所望のＧａＡｓ成長
領域の側壁に突出するカンチレバーシャドウマスクを形
成することに注目されたい。この突出部は、エッチング
工程の間に起こるポリシリコン層２２０のアンダーカッ
トによるものである。カンチレバーシャドウマスクの結
果は領域のポリシリコン側壁上の多結晶ＧａＡｓ物質の
成長を妨げることであり、この領域はパターン成長領域
内のＧａＡｓの使用不可領域を作り出している。薄酸化
膜２１０によって生み出される僅かな非平面は、ＧａＡ
ｓ領域の相互接続に影響を及ぼすほど重要なものではな
い。さらにＧａＡｓ領域２５０がより厚く成長していく
ことによって平面化が成される。
リコン層２２０によって定められた所望のＧａＡｓ成長
領域の側壁に突出するカンチレバーシャドウマスクを形
成することに注目されたい。この突出部は、エッチング
工程の間に起こるポリシリコン層２２０のアンダーカッ
トによるものである。カンチレバーシャドウマスクの結
果は領域のポリシリコン側壁上の多結晶ＧａＡｓ物質の
成長を妨げることであり、この領域はパターン成長領域
内のＧａＡｓの使用不可領域を作り出している。薄酸化
膜２１０によって生み出される僅かな非平面は、ＧａＡ
ｓ領域の相互接続に影響を及ぼすほど重要なものではな
い。さらにＧａＡｓ領域２５０がより厚く成長していく
ことによって平面化が成される。
【００２０】(c) 酸化膜２３０を除去するため緩衝Ｈ
Ｆエッチングにその構造をさらす。これは構造から多結
晶ＧａＡｓ２６０をリフトオフさせる。凹所領域の側壁
と単結晶領域１２０との間の空所は、酸化物付着および
エッチングの工程の繰り返しによって満たされ、図２ｅ
に示されている構造になる。
Ｆエッチングにその構造をさらす。これは構造から多結
晶ＧａＡｓ２６０をリフトオフさせる。凹所領域の側壁
と単結晶領域１２０との間の空所は、酸化物付着および
エッチングの工程の繰り返しによって満たされ、図２ｅ
に示されている構造になる。
【００２１】第３の好ましい実施例ではＩｎＧａＡｓの
パターン領域は漸進構成等級（プログレシブ・コンポジ
ション・グレーディング）工程でＧａＡｓ基板上にヘテ
ロエピタキシャル成長される。プログレシブ・コンポジ
ション・グレーディングと側壁部成長相互作用のない縮
少区域成長とを結び付けることによって、重要転位縮少
がＩｎＧａＡｓ／ＧａＡｓのような大規模格子不適合シ
ステムに対し実現され得る。
パターン領域は漸進構成等級（プログレシブ・コンポジ
ション・グレーディング）工程でＧａＡｓ基板上にヘテ
ロエピタキシャル成長される。プログレシブ・コンポジ
ション・グレーディングと側壁部成長相互作用のない縮
少区域成長とを結び付けることによって、重要転位縮少
がＩｎＧａＡｓ／ＧａＡｓのような大規模格子不適合シ
ステムに対し実現され得る。
【００２２】図３ａは側壁部成長を妨げるシャドウマス
クとして酸化膜３１０を用いてエッチングおよびアンダ
ーカットされたＧａＡｓ基板３００内の凹所でヘテロエ
ピタキシャル成長したＩｎ.25 Ｇａ.75 Ａｓ領域３２０
を正面を選び、図式に示している。不適合転位３５０は
Ｉｎ.25 Ｇａ.75 ＡｓとＧａＡｓとの間の格子不適合か
ら生じる。細線転位（Ｔｒｅａｄｉｎｇ ｄｉｓｌｏｃ
ａｔｉｏｎ）３７０は不適合転位３５０形成中の相互作
用から生じる。これらの細線転位は、図３に示されてい
る。領域の表面に伝わることが可能であり、物質の機能
低下をまねく。Ｉｎ.25 Ｇａ.75 Ａｓは側壁成長のない
小さな領域で成長したため、転位のいくらかはＩｎ.25
Ｇａ.75 Ａｓ領域の端に伝わり、ストレスを和らげるこ
とが可能である。このことは側壁Ｉｎ.25 Ｇａ.75 Ａｓ
成長が起きた際には不可能となるであろう。何故なら
ば、側壁成長領域の高度欠陥は不適合転位を結び付け、
それらがＩｎ.25 Ｇａ.75 Ａｓ領域の端に伝わるのを妨
げるためである。
クとして酸化膜３１０を用いてエッチングおよびアンダ
ーカットされたＧａＡｓ基板３００内の凹所でヘテロエ
ピタキシャル成長したＩｎ.25 Ｇａ.75 Ａｓ領域３２０
を正面を選び、図式に示している。不適合転位３５０は
Ｉｎ.25 Ｇａ.75 ＡｓとＧａＡｓとの間の格子不適合か
ら生じる。細線転位（Ｔｒｅａｄｉｎｇ ｄｉｓｌｏｃ
ａｔｉｏｎ）３７０は不適合転位３５０形成中の相互作
用から生じる。これらの細線転位は、図３に示されてい
る。領域の表面に伝わることが可能であり、物質の機能
低下をまねく。Ｉｎ.25 Ｇａ.75 Ａｓは側壁成長のない
小さな領域で成長したため、転位のいくらかはＩｎ.25
Ｇａ.75 Ａｓ領域の端に伝わり、ストレスを和らげるこ
とが可能である。このことは側壁Ｉｎ.25 Ｇａ.75 Ａｓ
成長が起きた際には不可能となるであろう。何故なら
ば、側壁成長領域の高度欠陥は不適合転位を結び付け、
それらがＩｎ.25 Ｇａ.75 Ａｓ領域の端に伝わるのを妨
げるためである。
【００２３】結晶構造は図３ｂに示されているような合
成断層にＩｎＧａＡｓヘテロエピタキシャル領域を成長
することによって、さらに改良される可能性がある。示
されているようにＩｎＧａＡｓ領域３４０は側壁部成長
を妨げるシャドウマスクとして酸化膜３１０を用いてエ
ッチングおよびアンダーカットされているＧａＡｓ基板
３００の凹所で成長している。ＩｎＧａＡｓ領域３４０
はインジウムが次第に濃度を高めてくるＩｎＧａＡｓの
層で構成される。最初に成長するＩｎ.07 Ｇａ .93 Ａｓ
層３２０はＧａＡｓ基板３００に最も近い格子適合をも
ち、不適合転位を少ししか生み出さない。Ｉｎ.14 Ｇａ
.86 Ａｓ層３２５Ｉｎ.07 Ｇａ.93 Ａｓ層３２０に近い
格子適合があり、不適合転位は少ししか要求されない。
格子不適合の増加段階のため、結果の構造は、より少量
の不適合転位３５０しか要求しないので、不適合転位間
の相互作用は減少する。さらに、ＩｎＧａＡｓ領域の縮
少領域と欠陥側壁成長領域不存在のため、不適合位置は
領域の端まで伝わりストレスを和らげることを可能に
し、改良された結晶構造となる。
成断層にＩｎＧａＡｓヘテロエピタキシャル領域を成長
することによって、さらに改良される可能性がある。示
されているようにＩｎＧａＡｓ領域３４０は側壁部成長
を妨げるシャドウマスクとして酸化膜３１０を用いてエ
ッチングおよびアンダーカットされているＧａＡｓ基板
３００の凹所で成長している。ＩｎＧａＡｓ領域３４０
はインジウムが次第に濃度を高めてくるＩｎＧａＡｓの
層で構成される。最初に成長するＩｎ.07 Ｇａ .93 Ａｓ
層３２０はＧａＡｓ基板３００に最も近い格子適合をも
ち、不適合転位を少ししか生み出さない。Ｉｎ.14 Ｇａ
.86 Ａｓ層３２５Ｉｎ.07 Ｇａ.93 Ａｓ層３２０に近い
格子適合があり、不適合転位は少ししか要求されない。
格子不適合の増加段階のため、結果の構造は、より少量
の不適合転位３５０しか要求しないので、不適合転位間
の相互作用は減少する。さらに、ＩｎＧａＡｓ領域の縮
少領域と欠陥側壁成長領域不存在のため、不適合位置は
領域の端まで伝わりストレスを和らげることを可能に
し、改良された結晶構造となる。
【００２４】好ましい実施例方法によって多結晶側壁２
２０により限定された領域内のＧａＡｓ２５０の形成、
並びに標準ＧａＡｓ工程は比較的低温であり、ヒ素外部
拡散を防ぐため、普通は８００度以下である。そして、
ＧａＡｓ１０４から離れた基板１０２のシリコン表面領
域に形成された回路はシリサイドやタングステンのよう
な物質も含む。ＧａＡｓ領域１２５０を形成した後、発
光ダイオード（ＬＥＤ）のようなデバイスとサーフェス
・エミッティング・レーザ（ＳＥＬ）は標準工程でＧａ
Ａｓ領域１０４内に作られ得る。多結晶側壁２２０のア
レイを用いＧａＡｓ領域２５０のアレイを形成すること
によって、ＧａＡｓデバイスの稠密アレイが作られ、他
方および相互接続としての多結晶シリコン側壁を用いて
シリコン内に形成された回路に相互接続する。いかなる
アルミニウムや金金属化も、デバイスがＧａＡｓ１０４
で作られた後に適用される。
２０により限定された領域内のＧａＡｓ２５０の形成、
並びに標準ＧａＡｓ工程は比較的低温であり、ヒ素外部
拡散を防ぐため、普通は８００度以下である。そして、
ＧａＡｓ１０４から離れた基板１０２のシリコン表面領
域に形成された回路はシリサイドやタングステンのよう
な物質も含む。ＧａＡｓ領域１２５０を形成した後、発
光ダイオード（ＬＥＤ）のようなデバイスとサーフェス
・エミッティング・レーザ（ＳＥＬ）は標準工程でＧａ
Ａｓ領域１０４内に作られ得る。多結晶側壁２２０のア
レイを用いＧａＡｓ領域２５０のアレイを形成すること
によって、ＧａＡｓデバイスの稠密アレイが作られ、他
方および相互接続としての多結晶シリコン側壁を用いて
シリコン内に形成された回路に相互接続する。いかなる
アルミニウムや金金属化も、デバイスがＧａＡｓ１０４
で作られた後に適用される。
【００２５】図４はシリコン基板のみぞに形成されたＡ
ｌＧａＡｓ／ＧａＡｓＬＥＤの稠密アレイを図式化して
示している。３μｍの深さのみぞがシリコンのＭＯＳＦ
ＥＴソース領域４２０及び、ＭＯＳＦＥＴドレイン領
域、並びにＬＥＤカソード領域４１０を形成するためｎ
＋領域の移植（インプラント）によつて続くシリコンウ
エハー４００にエッチングされる。その構造は、その後
の工程の間シリコン基板４００の表面を保護するため窒
化シリコン層４１５でカバーする。開口部はフォトリソ
グラフ技術を用い、ヘテロエピタキシャル成長が望まれ
る窒化層４１５内に形成される。第２の好ましい実施例
方法のようにｎ＋多結晶シリコン側壁４３０は多結晶シ
リコン層を被着することによって形成され、その後、酸
化膜を被着しフォトリソグラフィック的に酸化膜をパタ
ーン化する。多結晶シリコン層４３０は、その後、等方
的にエッチングされ酸化膜をアンダーカットし、第２の
好ましい実施例に示されたカンチレバーシャドウマスク
を生じる。多結晶シリコン側壁は窒化層４１５を下にす
ることによって下層ｎ＋インプラント領域４２０から隔
離される。
ｌＧａＡｓ／ＧａＡｓＬＥＤの稠密アレイを図式化して
示している。３μｍの深さのみぞがシリコンのＭＯＳＦ
ＥＴソース領域４２０及び、ＭＯＳＦＥＴドレイン領
域、並びにＬＥＤカソード領域４１０を形成するためｎ
＋領域の移植（インプラント）によつて続くシリコンウ
エハー４００にエッチングされる。その構造は、その後
の工程の間シリコン基板４００の表面を保護するため窒
化シリコン層４１５でカバーする。開口部はフォトリソ
グラフ技術を用い、ヘテロエピタキシャル成長が望まれ
る窒化層４１５内に形成される。第２の好ましい実施例
方法のようにｎ＋多結晶シリコン側壁４３０は多結晶シ
リコン層を被着することによって形成され、その後、酸
化膜を被着しフォトリソグラフィック的に酸化膜をパタ
ーン化する。多結晶シリコン層４３０は、その後、等方
的にエッチングされ酸化膜をアンダーカットし、第２の
好ましい実施例に示されたカンチレバーシャドウマスク
を生じる。多結晶シリコン側壁は窒化層４１５を下にす
ることによって下層ｎ＋インプラント領域４２０から隔
離される。
【００２６】ＧａＡｓＬＥＤ４４０は、この分野で既知
のタイプのものであり２μｍの厚さのｎ＋ドープのＧａ
Ａｓ層４４１、０．５μｍの厚さのｎ−ドープのＡｌＧ
ａＡｓ監禁（コンファインメント）層４４１、０．００
５μｍの厚さの活性ＧａＡｓ層４４３、１μｍの厚さの
ｐ＋ドープのＡｌＧａＡｓ層４４４、および０．１μｍ
の厚さのｐ−ドープのＧａＡｓ層４４５からなる。その
層は標準ＭＢＥ技術を用い成長し、多結晶シリコン側壁
上の成長は酸化シャドウマスクによって防がれている。
ヘテロエピタキシャル層の成長の後シャドウマスク酸化
膜は好ましい実施例方法で示されているようにエッチオ
フされ、さらされた酸化膜上に成長した多結晶ＧａＡｓ
をリフトオフする。
のタイプのものであり２μｍの厚さのｎ＋ドープのＧａ
Ａｓ層４４１、０．５μｍの厚さのｎ−ドープのＡｌＧ
ａＡｓ監禁（コンファインメント）層４４１、０．００
５μｍの厚さの活性ＧａＡｓ層４４３、１μｍの厚さの
ｐ＋ドープのＡｌＧａＡｓ層４４４、および０．１μｍ
の厚さのｐ−ドープのＧａＡｓ層４４５からなる。その
層は標準ＭＢＥ技術を用い成長し、多結晶シリコン側壁
上の成長は酸化シャドウマスクによって防がれている。
ヘテロエピタキシャル層の成長の後シャドウマスク酸化
膜は好ましい実施例方法で示されているようにエッチオ
フされ、さらされた酸化膜上に成長した多結晶ＧａＡｓ
をリフトオフする。
【００２７】二酸化シリコン層４５０はＧａＡｓ領域４
４０と多結晶シリコン側壁４３０との間にシャドウマス
ク酸化物によってできた空所をうめるため、構造上に被
着される。接触窓部がフォトリソグラフィック的に形成
され、酸化膜４５０内でエッチングされ金属相互接続が
アレイ内のＧａＡｓＬＥＤと関連シリコン駆動回路との
間で形成され、図４に示しているようになる。その結果
の構造はシリコンデバイスとＧａＡｓデバイスの両方を
含み、その２種類のデバイスの間で良好な平面性を持つ
同一基板上に単一的集積し、そのため相互接続が容易に
なる。ｎ−ドープの多結晶側壁はＧａＡｓＬＥＤの相互
接続として用いられる。
４０と多結晶シリコン側壁４３０との間にシャドウマス
ク酸化物によってできた空所をうめるため、構造上に被
着される。接触窓部がフォトリソグラフィック的に形成
され、酸化膜４５０内でエッチングされ金属相互接続が
アレイ内のＧａＡｓＬＥＤと関連シリコン駆動回路との
間で形成され、図４に示しているようになる。その結果
の構造はシリコンデバイスとＧａＡｓデバイスの両方を
含み、その２種類のデバイスの間で良好な平面性を持つ
同一基板上に単一的集積し、そのため相互接続が容易に
なる。ｎ−ドープの多結晶側壁はＧａＡｓＬＥＤの相互
接続として用いられる。
【００２８】好ましい実施例のデバイスと方法の様々な
修正は、ヘテロエピタキシャル成長領域の側壁上のヘテ
ロエピタキシャル成長を妨げる、並びに平面構造を生み
出す成長層の不要な部位をリフトオフするため取り除か
れ得るシャドウマスク層の特徴を維持しながらなされ得
る。
修正は、ヘテロエピタキシャル成長領域の側壁上のヘテ
ロエピタキシャル成長を妨げる、並びに平面構造を生み
出す成長層の不要な部位をリフトオフするため取り除か
れ得るシャドウマスク層の特徴を維持しながらなされ得
る。
【００２９】例えば他のIII-Ｖ化合物やII−VI化合物の
ような他の半導体物質が、成長層のために用いられ得
る。シャドウマスク層は窒化シリコンやシリコンエッチ
方法に耐え得る他の物質でありうる。凹所の物質は絶縁
体上シリコン、ゲルマニウム、化合物半導体、又は、バ
イＣ−ＭＯＳ内のように領域間のみぞ隔離と共にＣ−Ｍ
ＯＳデバイスとバイポーラ領域のためのｐとｎのウェル
を含む軽ドープエピ層を有する重ドープシリコン基板を
含む他の複合構造でありうる。ヘテロジャンクションバ
イポーラトランジスタのような他のデバイスがＧａＡｓ
領域内で作られ得る。凹所の寸法や形は、好ましい実施
例方法の第２応用によって満たされるいくつかの深い凹
所に変えられ得る。成長領域と側壁との間の空所は窒化
シリコンで満たされるか、あるいは満たされないまま残
し得る。そして超格子の成長や現場キャップアニーリン
グ（ｃａｐｐｅｄ ｉｎ ｓｉｔｕ ａｎｎｅａｌｉｎ
ｇ）のように、様々な他の結晶欠陥改良技術がヘテロエ
ピタキシャル領域の結晶構造を改良するために用いられ
得る。
ような他の半導体物質が、成長層のために用いられ得
る。シャドウマスク層は窒化シリコンやシリコンエッチ
方法に耐え得る他の物質でありうる。凹所の物質は絶縁
体上シリコン、ゲルマニウム、化合物半導体、又は、バ
イＣ−ＭＯＳ内のように領域間のみぞ隔離と共にＣ−Ｍ
ＯＳデバイスとバイポーラ領域のためのｐとｎのウェル
を含む軽ドープエピ層を有する重ドープシリコン基板を
含む他の複合構造でありうる。ヘテロジャンクションバ
イポーラトランジスタのような他のデバイスがＧａＡｓ
領域内で作られ得る。凹所の寸法や形は、好ましい実施
例方法の第２応用によって満たされるいくつかの深い凹
所に変えられ得る。成長領域と側壁との間の空所は窒化
シリコンで満たされるか、あるいは満たされないまま残
し得る。そして超格子の成長や現場キャップアニーリン
グ（ｃａｐｐｅｄ ｉｎ ｓｉｔｕ ａｎｎｅａｌｉｎ
ｇ）のように、様々な他の結晶欠陥改良技術がヘテロエ
ピタキシャル領域の結晶構造を改良するために用いられ
得る。
【００３０】この発明は側壁成長に関連する高度欠陥な
く、第２半導体の層内の第１半導体の平面領域の優位性
をもたらす。
く、第２半導体の層内の第１半導体の平面領域の優位性
をもたらす。
【００３１】以上の説明に関連して更に以下の事項を開
示する。 (1) ヘテロエピタキシャル半導体製造の方法であっ
て、(a) 基板上に半導体物質の第１層を形成し、(b)
前記半導体第１層上にパターン層を形成し、(c) 前
記半導体第１層の少なくとも１つの凹所をエッチング
し、前記エッチングは前記パターン層をアンダーカット
せしめ、(d) 前記凹所に、及び前記パターン上に第２
半導体物質を成長し、(e) 前記パターン層を取り除
き、それにより前記凹所から第２半導体物質のすべてを
リフトオフする段階を含むヘテロエピタキシャル半導体
製造方法。
示する。 (1) ヘテロエピタキシャル半導体製造の方法であっ
て、(a) 基板上に半導体物質の第１層を形成し、(b)
前記半導体第１層上にパターン層を形成し、(c) 前
記半導体第１層の少なくとも１つの凹所をエッチング
し、前記エッチングは前記パターン層をアンダーカット
せしめ、(d) 前記凹所に、及び前記パターン上に第２
半導体物質を成長し、(e) 前記パターン層を取り除
き、それにより前記凹所から第２半導体物質のすべてを
リフトオフする段階を含むヘテロエピタキシャル半導体
製造方法。
【００３２】(2) ヘテロエピタキシャル成長方法であ
って、(a) 半導体基板上に第１物質の層を形成し、
(b) エッチング剤を選択し、前記エッチング剤は前記
半導体基板より遅い割合で前記第１物質を選択的に溶解
するために選択され、(c) 前記半導体基板の領域を露
出するため前記第１物質層に窓部を開口し、(d) 前記
半導体基板の前記露出領域に凹所をエッチングするため
前記エッチング剤を導入し、前記凹所は側壁部と床部を
含み、前記エッチング剤は同様に前記窓部の端をアンダ
ーカットし、前記側壁部と前記床部の周囲とに張り出る
カンチレバー・シャドウ・マスクを形成し、(e) 前記
床部に第２半導体物質のヘテロエピタキシャル層を、前
記凹所の深さにほぼ等しい厚さに成長し、前記カンチレ
バー・シャドウ・マスクは前記側壁及び前記床周囲の前
記ヘテロエピタキシャル層の成長を妨害し、半導体基板
の表面と実質的に同一面の表面を有するヘテロエピタキ
シャル領域を生じ、前記ヘテロエピタキシャル領域は前
記側壁から離間しており、(f) 前記第１層を取り除
き、そして前のステップの間に前記第１層に被着した物
質をリフトオフする段階を含むヘテロエピタキシャル成
長方法。
って、(a) 半導体基板上に第１物質の層を形成し、
(b) エッチング剤を選択し、前記エッチング剤は前記
半導体基板より遅い割合で前記第１物質を選択的に溶解
するために選択され、(c) 前記半導体基板の領域を露
出するため前記第１物質層に窓部を開口し、(d) 前記
半導体基板の前記露出領域に凹所をエッチングするため
前記エッチング剤を導入し、前記凹所は側壁部と床部を
含み、前記エッチング剤は同様に前記窓部の端をアンダ
ーカットし、前記側壁部と前記床部の周囲とに張り出る
カンチレバー・シャドウ・マスクを形成し、(e) 前記
床部に第２半導体物質のヘテロエピタキシャル層を、前
記凹所の深さにほぼ等しい厚さに成長し、前記カンチレ
バー・シャドウ・マスクは前記側壁及び前記床周囲の前
記ヘテロエピタキシャル層の成長を妨害し、半導体基板
の表面と実質的に同一面の表面を有するヘテロエピタキ
シャル領域を生じ、前記ヘテロエピタキシャル領域は前
記側壁から離間しており、(f) 前記第１層を取り除
き、そして前のステップの間に前記第１層に被着した物
質をリフトオフする段階を含むヘテロエピタキシャル成
長方法。
【００３３】(3) (2) の方法であって、さらに以下の
段階を含む。(a) 前記ヘテロエピタキシャル領域と前
記側壁部間に絶縁物質を被着する。
段階を含む。(a) 前記ヘテロエピタキシャル領域と前
記側壁部間に絶縁物質を被着する。
【００３４】(4) (2) の方法であって、(a) 前記半
導体基板はシリコンである。
導体基板はシリコンである。
【００３５】(5) (2) の方法であって、(a) 前記第
１物質層はポリシリコンである。
１物質層はポリシリコンである。
【００３６】(6) (2) の方法であって、(a) 前記第
２半導体物質は実質的にヒ素ガリウムである。
２半導体物質は実質的にヒ素ガリウムである。
【００３７】(7) (2) の方法であって、(a) 前記半
導体基板はヒ化ガリウムであり、(b) 前記第２半導体
はヒ化インジウム・ガリウムであり、(c) 前記ヘテロ
エピタキシャル層は、インジウム比を増加する漸進構成
段階で成長する。
導体基板はヒ化ガリウムであり、(b) 前記第２半導体
はヒ化インジウム・ガリウムであり、(c) 前記ヘテロ
エピタキシャル層は、インジウム比を増加する漸進構成
段階で成長する。
【００３８】(8) 半導体装置であって、(a) 第１の
半導体のタイプの基板と、(b) 前記基板の表面に形成
された回路要素と、(c) 前記基板の前記表面の凹所で
あって、前記凹所は床と側壁を含み、(d) 前記凹所の
前記床に形成された第２の半導体タイプのエピタキシャ
ル層であって、前記エピタキシャル層は前記側壁から離
間され、前記エピタキシャル層は前記基板の前記表面と
実質的に同一面の表面を有し、(e) 前記エピタキシャ
ル層の前記表面に形成された回路要素と、(f) 前記基
板の前記表面に形成された前記回路要素と、前記エピタ
キシャル層の前記表面に形成された前記回路要素との間
の実質的に平面な相互接続部とを含む半導体装置。
半導体のタイプの基板と、(b) 前記基板の表面に形成
された回路要素と、(c) 前記基板の前記表面の凹所で
あって、前記凹所は床と側壁を含み、(d) 前記凹所の
前記床に形成された第２の半導体タイプのエピタキシャ
ル層であって、前記エピタキシャル層は前記側壁から離
間され、前記エピタキシャル層は前記基板の前記表面と
実質的に同一面の表面を有し、(e) 前記エピタキシャ
ル層の前記表面に形成された回路要素と、(f) 前記基
板の前記表面に形成された前記回路要素と、前記エピタ
キシャル層の前記表面に形成された前記回路要素との間
の実質的に平面な相互接続部とを含む半導体装置。
【００３９】(9) (8) の装置であって、更に以下を含
む。(a) 前記凹所の前記床と前記側壁に形成された不
純物がドープされた領域。
む。(a) 前記凹所の前記床と前記側壁に形成された不
純物がドープされた領域。
【００４０】(10) (8) の装置であって、更に以下を含
む、(a) 前記エピタキシャル層と前記側壁との間の絶
縁体。
む、(a) 前記エピタキシャル層と前記側壁との間の絶
縁体。
【００４１】(11) シャドウ・マスク層１３０は側壁層
のエッチングの間アンダーカットされ、ヘテロエピタキ
シャル領域の成長の間側壁成長を防ぎ、成長領域の結晶
の高完全性を有する平面構造を生じる。
のエッチングの間アンダーカットされ、ヘテロエピタキ
シャル領域の成長の間側壁成長を防ぎ、成長領域の結晶
の高完全性を有する平面構造を生じる。
図面は明確さのための図式化である。
【図１】ａからｄまでは第１の好ましい実施例方法の段
階を示す正面断面図である。
階を示す正面断面図である。
【図２】ａからｅまでは第２の好ましい実施例方法の段
階を示す正面断面図。
階を示す正面断面図。
【図３】第３の好ましい実施例の正面断面図。
【図４】シリコンデバイスと相互接続した稠密ＧａＡｓ
ＬＥＤアレイの正面断面図である。
ＬＥＤアレイの正面断面図である。
１００ 基板 １１０ 二酸化（酸化）シリコン １２０ 単結晶ＧａＡｓ １３０ 多結晶ＧａＡｓ
Claims (2)
- 【請求項１】 ヘテロエピタキシャル半導体製造の方法
であって、 (a) 基板上に半導体物質の第１層を形成し、 (b) 前記半導体第１層上にパターン層を形成し、 (c) 前記半導体第１層の少なくとも１つの凹所をエッ
チングし、前記エッチングは前記パターン層をアンダー
カットせしめ、 (d) 前記凹所に、及び前記パターン上に第２半導体物
質を成長し、 (e) 前記パターン層を取り除き、それにより前記凹所
から第２半導体物質のすべてをリフトオフする段階を含
むヘテロエピタキシャル半導体製造方法。 - 【請求項２】 半導体装置であって、 (a) 第１の半導体のタイプの基板と、 (b) 前記基板の表面に形成された回路要素と、 (c) 前記基板の前記表面の凹所であって、前記凹所は
床と側壁を含み、 (d) 前記凹所の前記床に形成された第２の半導体タイ
プのエピタキシャル層であって、前記エピタキシャル層
は前記側壁から離間され、前記エピタキシャル層は前記
基板の前記表面と実質的に同一面の表面を有し、 (e) 前記エピタキシャル層の前記表面に形成された回
路要素と、 (f) 前記基板の前記表面に形成された前記回路要素
と、前記エピタキシャル層の前記表面に形成された前記
回路要素との間の実質的に平面な相互接続部とを含む半
導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US543644 | 1990-06-26 | ||
| US07/543,644 US5084409A (en) | 1990-06-26 | 1990-06-26 | Method for patterned heteroepitaxial growth |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254561A true JPH07254561A (ja) | 1995-10-03 |
Family
ID=24168923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154302A Pending JPH07254561A (ja) | 1990-06-26 | 1991-06-26 | パターン・ヘテロエピタキシャル成長方法及びデバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5084409A (ja) |
| JP (1) | JPH07254561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020191434A (ja) * | 2019-05-21 | 2020-11-26 | 國立交通大學 | シリコン基板に窒化ガリウムをヘテロ統合した半導体構造、及びその製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2672740B1 (fr) * | 1991-02-08 | 1995-03-31 | Alcatel Nv | Procede de realisation d'un laser semiconducteur planaire a ruban enterre. |
| FR2702306B1 (fr) * | 1993-03-05 | 1995-04-14 | Alcatel Nv | Procédé d'auto-alignement d'un contact métallique sur un substrat de matériau semi-conducteur. |
| US5371038A (en) * | 1993-10-21 | 1994-12-06 | Motorola, Inc. | Method of forming a quantum multi-function semiconductor device |
| US5559057A (en) * | 1994-03-24 | 1996-09-24 | Starfire Electgronic Development & Marketing Ltd. | Method for depositing and patterning thin films formed by fusing nanocrystalline precursors |
| DE4412475A1 (de) * | 1994-04-14 | 1995-10-19 | Daimler Benz Ag | Metall-Halbleiter-Diode und Verfahren zur Herstellung von Metall-Halbleiter-Dioden |
| JP3007971B1 (ja) * | 1999-03-01 | 2000-02-14 | 東京大学長 | 単結晶薄膜の形成方法 |
| US6610143B2 (en) * | 2001-01-16 | 2003-08-26 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component |
| US6835246B2 (en) * | 2001-11-16 | 2004-12-28 | Saleem H. Zaidi | Nanostructures for hetero-expitaxial growth on silicon substrates |
| US7264982B2 (en) * | 2004-11-01 | 2007-09-04 | International Business Machines Corporation | Trench photodetector |
| WO2007142894A2 (en) * | 2006-05-30 | 2007-12-13 | Purdue Research Foundation | Apparatus and method of forming a mosfet with atomic layer deposited gate dielectric |
| US8253211B2 (en) * | 2008-09-24 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor sensor structures with reduced dislocation defect densities |
| WO2012092139A2 (en) * | 2010-12-27 | 2012-07-05 | Brewer Science Inc. | Processes to pattern small features for advanced patterning needs |
| CN103390591B (zh) * | 2013-07-22 | 2015-11-25 | 中国科学院半导体研究所 | 硅基高迁移率Ⅲ-V/Ge沟道的CMOS制备方法 |
| US9553153B1 (en) | 2015-12-02 | 2017-01-24 | International Business Machines Corporation | Post growth defect reduction for heteroepitaxial materials |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4111725A (en) * | 1977-05-06 | 1978-09-05 | Bell Telephone Laboratories, Incorporated | Selective lift-off technique for fabricating gaas fets |
| US4447904A (en) * | 1981-02-04 | 1984-05-08 | Xerox Corporation | Semiconductor devices with nonplanar characteristics produced in chemical vapor deposition |
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| US4883770A (en) * | 1986-09-19 | 1989-11-28 | Hewlett-Packard Company | Selective NIPI doping super lattice contacts and other semiconductor device structures formed by shadow masking fabrication |
| US4910164A (en) * | 1988-07-27 | 1990-03-20 | Texas Instruments Incorporated | Method of making planarized heterostructures using selective epitaxial growth |
-
1990
- 1990-06-26 US US07/543,644 patent/US5084409A/en not_active Expired - Fee Related
-
1991
- 1991-06-26 JP JP3154302A patent/JPH07254561A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020191434A (ja) * | 2019-05-21 | 2020-11-26 | 國立交通大學 | シリコン基板に窒化ガリウムをヘテロ統合した半導体構造、及びその製造方法 |
| US11342179B2 (en) | 2019-05-21 | 2022-05-24 | National Chiao Tung University | Semiconductor structure having a Si substrate heterointegrated with GaN and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5084409A (en) | 1992-01-28 |
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