JP2012054354A - 化合物半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】絶縁性又は半絶縁性の基板1の表面に電子走行層3、電子供給層4が形成され、電子供給層4内には局所的なp型領域7が形成されており、基板1の裏面にp型領域7の一部を露出させる開口1aが形成され、開口1aを導電材料で埋め込みp型領域7とオーミック接続された裏面電極8を備え、AlGaN/GaN・HEMTが構成される。
【選択図】図7
Description
インパクトイオン化により生成したホールは、エネルギーバンドにおけるデバイス縦方向の荷電子帯の傾きにより、電子走行層の裏面側に移動し易いという性質がある。従って、電子走行層の裏面側にホール引き抜き用電極を配置することで、効果的にホールを引き抜くことができると考えられる(特許文献3,4を参照)。
図1〜図3は、第1の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。図4及び図5は、第1の実施形態によるAlGaN/GaN・HEMTの製造方法における所定の工程を示す概略平面図である。
詳細には、基板1上に、例えば分子線エピタキシー(MBE:Molecular Beam Epitaxy)法により、以下の各化合物半導体層を成長する。MBE法の代わりに、有機金属気相成長法であるMOCVD(Metal Organic Chemical Vapor Deposition)法等を用いても良い。
詳細には、例えば化学気相成長(CVD:Chemical Vapor Deposition)法により、電子供給層4上に膜厚200nm程度にSiO2を堆積し、保護膜5を形成する。この保護膜5は、基板1の裏面側の工程時において表面側を保護するものである。このような役割の保護膜5としては、基板1の裏面側の工程の熱処理時に印加される温度に対して耐性を有し、且つGaN及びAlGaNとの反応性が低い材料である必要があり、SiO2が好ましい。使用温度によっては、保護膜5にSiNやAlN等を適用することもできる。
詳細には、先ず、基板1の裏面にスパッタ法等により例えばNiを堆積する。このNiをリソグラフィー及びドライエッチングにより加工して、エッチングマスク6を形成する。このエッチングマスク6は、後の工程で電子供給層4上に形成するソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板1の裏面の領域を露出させる開口6aが形成される。
以上により、基板1の裏面には、エッチングマスク6の開口6aに倣って、ソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層3の裏面の領域を露出させる開口1aが形成される。
詳細には、エッチングマスク6をイオン注入用マスクとして用い、開口6aから露出する、開口1aの底面に露出する電子走行層3の部分にp型不純物、例えばベリリウムイオン(Be+)を例えば200nm程度の深さまでイオン注入する。p型不純物として、Be+の代わりにマグネシウムイオン(Mg+)を用いても良い。
イオン注入後、例えば窒素雰囲気下において、基板1に例えば900℃で30分間程度のアニール処理を施し、電子走行層3のp型不純物を拡散させる。これにより、開口1aの底面に露出する電子走行層3の部分に局所的なp型領域7が形成される。
残存したエッチングマスク6は、所定のウェットエッチングにより除去する。
詳細には、開口1aの内壁面(側面及び底面)上を含む基板1の裏面上に導電材料、ここでは例えばNi及びAuをスパッタ法等により膜厚10nm程度及び200nm程度に順次堆積する。これにより、開口1aの内壁面を含む基板1の裏面全面に、p型領域7とオーミック接触する裏面電極8が形成される。裏面電極8は、後工程で形成されるソース電極(ソース配線)とコンタクト孔等を通じて、或いは実装のワイヤー等を介して適宜に接続される。裏面電極8をソース電極ではなくゲート電極(ゲート配線)と接続するようにしても良い。
詳細には、フッ酸等を用いて基板1の表面をウェットエッチングする、これにより、基板1の表面の保護膜5が除去される。
詳細には、先ず、電子供給層4上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、電子供給層4の素子分離領域の予定部位を露出させる開口を有するレジストマスクが形成される。
次に、レジストマスクを用いて、電子供給層4の開口から露出する部位に不純物、例えば硼素(ボロン)又はアルゴン(Ar)等をイオン注入する。これにより、電子供給層4の素子分離領域に素子分離構造10が形成される。素子分離構造の形成は、このイオン注入の代わりに、いわゆるSTI(Shallow Trench Isolation)法により、例えば塩素系ドライエッチングを用いて行っても良い。
詳細には、先ず、電子供給層4上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、ソース電極及びソース配線、ドレイン電極及びドレイン配線の形成予定部位を開口するレジストマスクが形成される。
詳細には、基板1の全面に絶縁膜、例えばSiN膜をCVD法等で堆積した後、リソグラフィー及びドライエッチングにより絶縁膜を、ソース配線9bのみを覆う形状に加工する。
詳細には、先ず、電子供給層4上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、ゲート電極及びゲート配線の形成予定部位を開口するレジストマスクが形成される。
詳細には、例えばCVD法により、電子供給層4上の全面を覆うように、絶縁膜、ここではSiN膜を例えば膜厚500nm程度に堆積する。これにより、パッシベーション膜13が形成される。
図6(パッシベーション膜13は省略)は、第1の実施形態によるAlGaN/GaN・HEMTの作用効果を説明するための概略平面図であり、図5に対応する図である。図7は、図6の破線I−I'に沿った概略断面図であり、図3(c)に対応する図である。図8は、第1の実施形態によるAlGaN/GaN・HEMTの電子走行層及び電子供給層におけるエネルギーバンド図である。
以下、第1の実施形態の諸変形例について説明する。これらの変形例では、第1の実施形態に対応する構成部材等について同符号を付し、詳しい説明を省略する。
本例では、第1の実施形態と同様のAlGaN/GaN・HEMTを開示するが、基板1の裏面の開口の形成領域が異なる点で第1の実施形態と相違する。
図9は、第1の実施形態の変形例1によるAlGaN/GaN・HEMTを示す概略平面図である。図10は、図9の破線I−I'に沿った概略断面に対応しており、第1の実施形態の図1(c)に相当する工程を示す概略断面図である。
先ず、図10のように、基板1の裏面にスパッタ法等により例えばNiを堆積する。このNiをリソグラフィー及びドライエッチングにより加工して、エッチングマスク6を形成する。このエッチングマスク6は、後の工程で電子供給層4上に形成するソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板1の裏面の領域を露出させる開口6bが形成される。
以上により、基板1の裏面には、エッチングマスク6の開口6bに倣って、ソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層3の裏面の領域を露出させる開口1bが形成される。
本例では、第1の実施形態と同様のAlGaN/GaN・HEMTを開示するが、基板1の裏面の開口の形成領域が異なる点で第1の実施形態と相違する。
図11は、第1の実施形態の変形例2によるAlGaN/GaN・HEMTを示す概略平面図である。図12は、図11の破線I−I'に沿った概略断面に対応しており、第1の実施形態の図1(c)に相当する工程を示す概略断面図である。
先ず、図12のように、基板1の裏面にスパッタ法等により例えばNiを堆積する。このNiをリソグラフィー及びドライエッチングにより加工して、エッチングマスク6を形成する。このエッチングマスク6は、後の工程で電子供給層4上に形成するソース電極及びソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板1の裏面の領域を露出させる開口6cが形成される。
以上により、基板1の裏面には、エッチングマスク6の開口6cに倣って、ソース電極及びソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層3の裏面の領域を露出させる開口1cが形成される。
本例では、第1の実施形態と同様のAlGaN/GaN・HEMTを開示するが、基板1の裏面の開口の形成領域が異なる点で第1の実施形態と相違する。
図13は、第1の実施形態の変形例3によるAlGaN/GaN・HEMTを示す概略平面図である。図14は、図13の破線I−I'に沿った概略断面に対応しており、第1の実施形態の図1(c)に相当する工程を示す概略断面図である。
先ず、図14のように、基板1の裏面にスパッタ法等により例えばNiを堆積する。このNiをリソグラフィー及びドライエッチングにより加工して、エッチングマスク6を形成する。このエッチングマスク6は、後の工程で電子供給層4上に形成するソース電極及びその両側のゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板1の裏面の領域を露出させる開口6dが形成される。
以上により、基板1の裏面には、エッチングマスク6の開口6dに倣って、ソース電極及びその両側のゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層3の裏面の領域を露出させる開口1dが形成される。
本例では、第1の実施形態と同様のAlGaN/GaN・HEMTを開示するが、基板1の裏面の開口の形成領域が異なる点で第1の実施形態と相違する。
図15は、第1の実施形態の変形例4によるAlGaN/GaN・HEMTを示す概略平面図である。図16は、図15の破線I−I'に沿った概略断面に対応しており、第1の実施形態の図1(c)に相当する工程を示す概略断面図である。
先ず、図16のように、基板1の裏面にスパッタ法等により例えばNiを堆積する。このNiをリソグラフィー及びドライエッチングにより加工して、エッチングマスク6を形成する。このエッチングマスク6は、後の工程で電子供給層4上に形成するソース配線及びこれに隣接するゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板1の裏面の領域を露出させる開口6eが形成される。
以上により、基板1の裏面には、エッチングマスク6の開口6eに倣って、ソース配線及びゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層3の裏面の領域を露出させる開口1eが形成される。
本例では、第1の実施形態と同様のAlGaN/GaN・HEMTを開示するが、基板1の裏面の開口の形成領域が異なる点で第1の実施形態と相違する。
図17は、第1の実施形態の変形例5によるAlGaN/GaN・HEMTを示す概略平面図である。図18は、図17の破線I−I'に沿った概略断面に対応しており、第1の実施形態の図1(c)に相当する工程を示す概略断面図である。
図18のように、先ず、基板1の裏面にスパッタ法等により例えばNiを堆積する。このNiをリソグラフィー及びドライエッチングにより加工して、エッチングマスク6を形成する。このエッチングマスク6は、後の工程で電子供給層4上の所定部位の直下に位置整合する基板1の裏面の領域を露出させる開口6fが形成される。この所定部位は、ソース電極及びソース配線、並びにソース電極の両側のゲート電極及びソース電極に隣接するゲート配線の形成予定部位である。
以上により、基板1の裏面には、エッチングマスク6の開口6fに倣って、ソース電極ソース配線並びにゲート電極及びゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層3の裏面の領域を露出させる開口1fが形成される。
本実施形態では、第1の実施形態と同様のAlGaN/GaN・HEMTを開示するが、ゲート電極、ソース電極及びドレイン電極の形状が異なる点で第1の実施形態と相違する。本実施形態では、第1の実施形態に対応する構成部材等について同符号を付し、詳しい説明を省略する。
図19は、第2の実施形態によるAlGaN/GaN・HEMTを示す概略平面図である。図20は、第2の実施形態によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図であり、(a)が第1の実施形態の図1(c)に相当する工程、(b)が第1の実施形態の図3(c)に相当する工程を示す。
図20(a)のように、先ず、基板1の裏面にスパッタ法等により例えばNiを堆積する。このNiをリソグラフィー及びドライエッチングにより加工して、エッチングマスク6を形成する。このエッチングマスク6は、後の工程で電子供給層4上に形成するソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板1の裏面の領域を露出させる開口6Aが形成される。
以上により、基板1の裏面には、エッチングマスク6の開口6Aに倣って、ソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層3の裏面の領域を露出させる開口1Aが形成される。
以下、第2の実施形態の諸変形例について説明する。本例では、第2の実施形態と同様のAlGaN/GaN・HEMTを開示するが、基板1の裏面の開口の形成領域が異なる点で第2の実施形態と相違する。
図21は、第2の実施形態の変形例によるAlGaN/GaN・HEMTを示す概略平面図である。図22は、図21の破線I−I'に沿った概略断面に対応しており、(a)が第1の実施形態の図1(c)に相当する工程、(b)が第1の実施形態の図3(c)に相当する工程を示す概略断面図である。
図22(a)のように、先ず、基板1の裏面にスパッタ法等により例えばNiを堆積する。このNiをリソグラフィー及びドライエッチングにより加工して、エッチングマスク6を形成する。このエッチングマスク6は、後の工程で電子供給層4上に形成するソース電極及びゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板1の裏面の領域を露出させる開口6Bが形成される。
以上により、基板1の裏面には、エッチングマスク6の開口6Bに倣って、ソース電極及びゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層3の裏面の領域を露出させる開口1Bが形成される。
化合物半導体装置として、InAlN/AlN・HEMTを開示する。
InAlNとAlNは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図1(a)において、電子走行層3がi−AlN、電子供給層4がn−InAlNで形成される。
化合物半導体装置として、InAlGaN/AlN・HEMTを開示する。
InAlGaNとAlNは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図1(a)において、電子走行層3がi−AlN、電子供給層4がn−InAlGaNで形成される。
化合物半導体装置として、InAlGaN/InAlN・HEMTを開示する。
InAlNとInAlGaNとでは、そのIn,Al,Gaの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、InAlNの格子定数をInAlGaNの格子定数よりも小さくしたり、逆にInAlGaNの格子定数をInAlNの格子定数よりも小さくすることができる。ここでは、InAlGaNの格子定数をInAlNの格子定数よりも小さくする場合を例示する。
この場合、例えば図1(a)において、電子走行層3がi−InAlN、電子供給層4がn−InAlGaNで形成される。
化合物半導体装置として、Al0.5Ga0.5N/Al0.3Ga0.7N・HEMTを開示する。
同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。1種の化合物半導体で格子定数の異なるものとしては、例えば、AlGaNについて、Al0.3Ga0.7NとAl0.5Ga0.5Nとすることが考えられる。AlGaNでは、Alの組成比率が大きいほど格子定数が小さくなる。従って、Al0.5Ga0.5NはAl0.3Ga0.7Nよりも格子定数が小さい。
この場合、例えば図1(a)において、電子走行層3がi−Al0.3Ga0.7N、電子供給層4がn−Al0.5Ga0.5Nで形成される。
化合物半導体装置として、ZnMgO/ZnO・HEMTを開示する。
この場合、例えば図1(a)において、電子走行層3がi−ZnO、電子供給層4がn−ZnMgOで形成される。
本実施形態では、第1及び第2の実施形態並びにこれらの諸変形例のいずれかによるHEMTを備えた電源装置を開示する。
図23は、第3の実施形態による電源装置の概略構成を示す結線図である。
一次側回路31は、交流電源34と、いわゆるブリッジ整流回路35と、複数(ここでは4つ)のスイッチング素子36a,36b,36c,36dとを備えて構成される。また、ブリッジ整流回路35は、スイッチング素子36eを有している。
二次側回路32は、複数(ここでは3つ)のスイッチング素子37a,37b,37cを備えて構成される。
本実施形態では、第1及び第2の実施形態並びにこれらの諸変形例のいずれかによるHEMTを備えた高周波増幅器を開示する。
図24は、第4の実施形態による高周波増幅器の概略構成を示す結線図である。
ディジタル・プレディストーション回路41は、入力信号の非線形歪みを補償するものである。ミキサー42aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ43は、交流信号とミキシングされた入力信号を増幅するものであり、第1及び第2の実施形態並びにこれらの諸変形例のいずれかによるHEMTを有している。なお図24では、例えばスイッチの切り替えにより、出力側の信号をミキサー42bで交流信号とミキシングしてディジタル・プレディストーション回路41に送出できる構成とされている。
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なp型領域が形成されており、
前記開口を導電材料で埋め込み前記p型領域と接続された裏面電極を備えることを特徴とする化合物半導体装置。
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極が形成されていることを特徴とする付記1に記載の化合物半導体装置。
前記基板の裏面に、前記化合物半導体層の一部を露出させる開口を形成する工程と、
前記化合物半導体層の前記開口の底面から露出する部分にp型不純物を導入し、前記開口の底面に一部が露出する局所的なp型領域を形成する工程と、
前記開口を導電材料で埋め込み、前記p型領域と接続された裏面電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極を形成することを特徴とする付記9に記載の化合物半導体装置の製造方法。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なp型領域が形成されており、
前記開口を導電材料で埋め込み前記p型領域と接続された裏面電極を備えることを特徴とする電源回路。
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なp型領域が形成されており、
前記開口を導電材料で埋め込み前記p型領域と接続された裏面電極を備えることを特徴とする高周波増幅器。
1a,1b,1c,1d,1e,1f,1A,1B,6a,6b,6c,6d,6e,6f,6A,6B 開口
2 バッファ層
3 電子走行層
4 電子供給層
5 保護膜
6 エッチングマスク
7 p型領域
8 裏面電極
9a,21 ソース電極
9b ソース配線
10 素子分離構造
11a,22 ドレイン電極
11b ドレイン配線
12a,23 ゲート電極
12b ゲート配線
13 パッシベーション膜
31 一次側回路
32 二次側回路
33 トランス
34 交流電源
35 ブリッジ整流回路
36a,36b,36c,36d,36e,37a,37b,37c スイッチング素子
41 ディジタル・プレディストーション回路
42a,42b ミキサー
43 パワーアンプ
Claims (10)
- 基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なp型領域が形成されており、
前記開口を導電材料で埋め込み前記p型領域と接続された裏面電極を備えることを特徴とする化合物半導体装置。 - 前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極が形成されていることを特徴とする請求項1に記載の化合物半導体装置。 - 前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極の直下に位置整合する領域に形成されていることを特徴とする請求項1又は2に記載の化合物半導体装置。
- 前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線の直下に位置整合する領域に形成されていることを特徴とする請求項1又は2に記載の化合物半導体装置。
- 前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びゲート電極の直下に位置整合する領域に形成されていることを特徴とする請求項1又は2に記載の化合物半導体装置。
- 前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線並びにゲート電極及びゲート配線の直下に位置整合する領域に形成されていることを特徴とする請求項1又は2に記載の化合物半導体装置。
- 基板の表面の上方に化合物半導体層を形成する工程と、
前記基板の裏面に、前記化合物半導体層の一部を露出させる開口を形成する工程と、
前記化合物半導体層の前記開口の底面から露出する部分にp型不純物を導入し、前記開口の底面に一部が露出する局所的なp型領域を形成する工程と、
前記開口を導電材料で埋め込み、前記p型領域と接続された裏面電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。 - 前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極を形成することを特徴とする請求項7に記載の化合物半導体装置の製造方法。 - 前記p型不純物は、ベリリウムイオン又はマグネシウムイオンであることを特徴とする請求項7又は8に記載の化合物半導体装置の製造方法。
- 前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極を形成する工程を更に含むことを特徴とする請求項7〜9のいずれか1項に記載の化合物半導体装置の製造方法。
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