JP2013225549A

JP2013225549A - スピン素子

Info

Publication number: JP2013225549A
Application number: JP2012096287A
Authority: JP
Inventors: Yoshiaki Sekine; 佳明関根; Takaaki Koga; 貴亮古賀
Original assignee: Hokkaido University NUC; Nippon Telegraph and Telephone Corp
Current assignee: Hokkaido University NUC; Nippon Telegraph and Telephone Corp
Priority date: 2012-04-20
Filing date: 2012-04-20
Publication date: 2013-10-31

Abstract

【課題】ディプリーションゲートを用いたスピン素子が、より容易に製造できるようにする。
【解決手段】対向領域１１３よりソース電極１１４側の基板１０１に形成されて対向領域１１３とソース電極１１４との間の一部の第１半導体層１０２に到達する孔部１１６と、対向領域１１３よりドレイン電極１１５側で第４半導体層１１０の上に形成されて、対向領域１１３とソース電極１１４との間の一部の第２量子井戸層１０７に空乏層を形成する第１ディプリーションゲート電極１１７と、孔部１１６の底部で第１半導体層１０２に接して形成されて、第１量子井戸層１０５に空乏層を形成する第２ディプリーションゲート電極１１８とを備える。
【選択図】図１

Description

本発明は、電子のスピンが操作可能なスピン素子に関するものである。

電子が電荷とともに備えているスピンを利用した素子（スピン素子）が、開発されている（特許文献１，特許文献２，特許文献３参照）。例えば、特許文献１のスピン素子（半導体スピンフィルタ）は、図２の断面図に示すように、基板（不図示）の上に、Ｉｎ_0.53Ｇａ_0.47Ａｓソース層２０１、Ｉｎ_0.52Ａｌ_0.48Ａｓ障壁層２０２、Ｉｎ_0.53Ｇａ_0.47Ａｓ井戸層２０３、ＩｎＰ障壁層２０４、Ｉｎ_0.53Ｇａ_0.47Ａｓ井戸層２０５、Ｉｎ_0.52Ａｌ_0.48Ａｓ障壁層２０６、Ｉｎ_1-xＧａ_xＡｓドレイン層２０７を積層し、Ｉｎ_1-xＧａ_xＡｓドレイン層２０７の上に金属電極２０８を接続し、Ｉｎ_0.53Ｇａ_0.47Ａｓソース層２０１に金属電極２０９を接続している。

このスピン素子は、Ｉｎ_0.53Ｇａ_0.47Ａｓ井戸層２０３およびＩｎ_0.53Ｇａ_0.47Ａｓ井戸層２０５による２つの量子井戸を、Ｉｎ_0.52Ａｌ_0.48Ａｓ障壁層２０２、ＩｎＰ障壁層２０４、Ｉｎ_0.52Ａｌ_0.48Ａｓ障壁層２０６による３つの障壁で挟み、２つの量子井戸の間で、スピン−軌道相互作用の向きが反対方向になる３重障壁構造を形成した構成である。この構成により、材料の磁気的性質を用いることを不要にすると共に、高いスピン偏極率を得ることができる。

ところで、上述したスピン素子では、各層を積層している方向にスピン偏極した電子による電流（スピン偏極電流）を取り出す構造となる。このため、上述したスピン素子と基板の上に集積されている他の素子との電気的な接続を得るためには、複雑な構造（配線構造）が必要となるという問題がある。これに対し、スピン素子と他の素子の電気的な接続を、より容易に行えるようにした技術も提案されている（特許文献４参照）。

ここで、２重量子井戸系におけるスピンフィルタ効果について図３を用いて説明する。まず、図３の（ａ）に示す２重量子井戸構造では、ｎ型半導体からなる第１電子供給層３０１、ノンドープの半導体からなる第１半導体層３０２，第１量子井戸層３０３，障壁層３０４，第２量子井戸層３０５，ノンドープの半導体からなる第２半導体層３０６，ｎ型半導体からなる第２電子供給層３０７、ノンドープの半導体からなる第３半導体層３０８を備え、第３半導体層３０８の上にゲート電極３０９を備える。

このような２重量子井戸構造において、図３の（ｂ）のポテンシャル図に示すように、ラシュバ効果が大きく内部電場の方向が対向する状態を考える。この構成では、図３の（ｃ）および図３の（ｄ）に示すように、第２量子井戸層３０７と第１量子井戸３０５とは、フェルミ面がスピン分離している。このため、ゲート電圧の制御や、面内への外部磁場印加により、第１量子井戸層３０３と第２量子井戸層３０５との間で、フェルミ面でのスピン毎の波数を合わせることにより、波数の合ったスピンが抽出できる。これが２重量子井戸系でのスピンフィルタ効果である。

この構成では、量子井戸面内に外部磁場を印加することで、フェルミ面での波数合わせが可能であり、例えば、図４に示すように、上向きのスピンのみを、第１量子井戸層３０３と第２量子井戸層３０５との間で、トンネルさせることができる。この状態で、量子井戸の面内に電流を流すことにより、スピン偏極電流が取り出せる（特許文献４参照）。

特開２００２−３４３９５８号公報特開２００４−１６５４２６号公報特開２００４−１６５４３８号公報特開２０１２−０２３２６５号公報

A. Sciambi et al. , "Vertical field-effect transistor based on wave-function extension", PHYSICAL REVIEW B 84, 085301, 2011. Sadao Adachi and Hitoshi Kawaguchi, "Chemical Etching Characteristics of (001)InP", J. Electrochem. Soc.: SOLID-STATE SCIENCE AND TECHNOLOGY, 128, 1342-1349 (1981). S. Datta and B. Das,"Electronic analog of the electro-optic modulator", App1. Phys. Lett. vol.56, no.7, pp.665-667, 1990. H. C. Koo et al. , "Control of Spin Precession in a Spin-Injected Field Effect Transistor", Science, vol.325, 1515-1517, 2009.

また、前述した２重量子井戸構造を用い、２つの量子井戸層の各々の側にゲート電極（SourceGate，DrainGate）を設け、ゲート電極形成領域を挟む状態に２つの量子井戸層に接続するソース電極（Contact）およびドレイン電極（Contact）を形成し、加えて、ゲート電極形成領域とソース電極の間、および、ゲート電極形成領域とドレイン電極の間に、各々ディプリーションゲート（ＤＧ）を設けたスピン素子が提案されている（非特許文献１，Ｆｉｇ２参照）。

このスピン素子では、実際に素子を作製する場合、２重量子井戸構造からなる素子の厚さがｎｍオーダと非常に薄いため、このままでは取り扱いが実質的に不可能であり、他の支持基板などに貼り付けて取り扱うことになる。この場合、スピン素子を支持基板に貼り付けた状態で、電極配線を接続することになる。また、例えば、貼り付けられた側の電極においては、基板との間において電極配線を引き出すことが必要となる。このような構成では、配線構造を形成することが、非常に複雑となり、手間がかかるという問題がある。

本発明は、以上のような問題点を解消するためになされたものであり、ディプリーションゲートを用いたスピン素子が、より容易に製造できるようにすることを目的とする。

本発明に係るスピン素子は、ノンドープの半導体から構成されて基板の上に形成された第１半導体層と、ｎ型の半導体から構成されて第１半導体層の上に形成された第１電子供給層と、ノンドープの半導体から構成されて第１電子供給層の上に接して形成された第２半導体層と、ノンドープの半導体から構成されて第２半導体層の上に接して形成された第１量子井戸層と、ノンドープの半導体から構成されて第１量子井戸層の上に接して形成された障壁層と、ノンドープの半導体から構成されて障壁層の上に接して形成された第２量子井戸層と、ノンドープの半導体から構成されて第２量子井戸層の上に接して形成された第３半導体層と、ｎ型の半導体から構成されて第３半導体層の上に形成された第２電子供給層と、ノンドープの半導体から構成されて第２電子供給層の上に接して形成された第４半導体層と、第４半導体層の上に形成された第１ゲート電極と、第１ゲート電極と対向して基板の裏面側に形成された第２ゲート電極と、第１ゲート電極と第２ゲート電極との対向領域を挟んで対向配置されて第１量子井戸層および第２量子井戸層に接続するソース電極およびドレイン電極と、対向領域よりソース電極側の基板に形成されて対向領域とソース電極との間の一部の第１半導体層に到達する孔部と、対向領域よりドレイン電極側で第４半導体層の上に形成されて、対向領域とソース電極との間の一部の第２量子井戸層に空乏層を形成する第１ディプリーションゲート電極と、孔部の底部で第１半導体層に接して形成されて、第１量子井戸層に空乏層を形成する第２ディプリーションゲート電極とを少なくとも備え、第１量子井戸層および第２量子井戸層は、障壁層，第１半導体層，第２半導体層，第３半導体層，および第４半導体層よりバンドギャップエネルギーの小さな半導体から構成されている。

以上説明したことにより、本発明によれば、ディプリーションゲートを用いたスピン素子が、より容易に製造できるようになるという優れた効果が得られる。

図１は、本発明の実施の形態におけるスピン素子の構成を示す構成図である。図２は、特許文献１のスピン素子の構成を示す構成図である。図３は、２重量子井戸系のスピン素子におけるスピンフィルタ効果について説明するための説明図である。図４は、２重量子井戸系のスピン素子におけるスピンフィルタ効果について説明するための説明図である。

以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態におけるスピン素子の構成を示す構成図である。このスピン素子は、まず、ノンドープの半導体から構成されて基板１０１の上に形成された第１半導体層１０２と、ｎ型の半導体から構成されて第１半導体層１０２の上に形成された第１電子供給層１０３と、ノンドープの半導体から構成されて第１電子供給層１０３の上に接して形成された第２半導体層１０４とを備える。

また、このスピン素子は、ノンドープの半導体から構成されて第２半導体層１０４の上に接して形成された第１量子井戸層１０５と、ノンドープの半導体から構成されて第１量子井戸層１０５の上に接して形成された障壁層１０６と、ノンドープの半導体から構成されて障壁層１０６の上に接して形成された第２量子井戸層１０７とを備える。

また、このスピン素子は、ノンドープの半導体から構成されて第２量子井戸層１０７の上に接して形成された第３半導体層１０８と、ｎ型の半導体から構成されて第３半導体層１０８の上に形成された第２電子供給層１０９と、ノンドープの半導体から構成されて第２電子供給層１０９の上に接して形成された第４半導体層１１０とを備える。

また、このスピン素子は、第４半導体層１１０の上に形成された第１ゲート電極１１１と、第１ゲート電極１１１と対向して基板１０１の裏面側に形成された第２ゲート電極１１２と、第１ゲート電極１１１と第２ゲート電極１１２との対向領域１１３を挟んで対向配置されて第１量子井戸層１０５および第２量子井戸層１０７に接続するソース電極１１４およびドレイン電極１１５とを備える。

加えて、このスピン素子は、対向領域１１３よりソース電極１１４側の基板１０１に形成されて対向領域１１３とソース電極１１４との間の一部の第１半導体層１０２に到達する孔部１１６と、対向領域１１３よりドレイン電極１１５側で第４半導体層１１０の上に形成されて、対向領域１１３とソース電極１１４との間の一部の第２量子井戸層１０７に空乏層を形成する第１ディプリーションゲート電極１１７と、孔部１１６の底部で第１半導体層１０２に接して形成されて、第１量子井戸層１０５に空乏層を形成する第２ディプリーションゲート電極１１８とを備える。

なお、第１量子井戸層１０５および第２量子井戸層１０７は、障壁層１０６，第１半導体層１０２，第２半導体層１０４，第３半導体層１０８，および第４半導体層１１０よりバンドギャップエネルギーの小さな半導体から構成されている。また、第１ゲート電極１１１および第１ディプリーションゲート電極１１７は、第４半導体層１１０にショットキー接続し、第２ディプリーションゲート電極１１８は、第１半導体層１０２にショットキー接続している。

例えば、基板１０１は、主表面の面方位が（００１）面とされた高抵抗なＩｎＰ基板であり、板厚１００μｍ程度とされている。第１半導体層１０２は、ノンドープのＩｎ_0.52Ａｌ_0.48Ａｓから構成され、層厚２００ｎｍ程度とされている。第１電子供給層１０３は、ｎ型（不純物濃度４×１０¹⁸ｃｍ^-3）のＩｎ_0.52Ａｌ_0.48Ａｓから構成され、層厚６ｍ程度とされている。第２半導体層１０４は、ノンドープのＩｎ_0.52Ａｌ_0.48Ａｓから構成され、層厚６ｎｍ程度とされている。

また、第１量子井戸層１０５は、ノンドープのＩｎ_0.52Ｇａ_0.47Ａｓから構成され、層厚１０ｎｍ程度とされている。障壁層１０６は、ノンドープのＩｎ_0.52Ａｌ_0.48Ａｓ_0.52から構成され、層厚２ｎｍとされている。第２量子井戸層１０７は、ノンドープのＩｎ_0.52Ｇａ_0.47Ａｓから構成され、層厚１０ｎｍ程度とされている。

また、第３半導体層１０８は、ノンドープのＩｎ_0.52Ａｌ_0.48Ａｓから構成され、層厚６ｎｍ程度とされている。第２電子供給層１０９は、ｎ型（不純物濃度４×１０¹⁸ｃｍ^-3）のＩｎ_0.52Ａｌ_0.48Ａｓから構成され、層厚６ｍ程度とされている。第４半導体層１１０は、ノンドープのＩｎ_0.52Ａｌ_0.48Ａｓから構成され、層厚２５ｎｍ程度とされている。なお、第４半導体層１１０の上に、層厚１．５ｎｍのノンドープＡｌＡｓ層および層厚５ｎｍのノンドープＩｎ_0.52Ａｌ_0.48Ａｓ層を備え、この上に、第１ゲート電極１１１および第１ディプリーションゲート電極１１７を形成してもよい。

上記スピン素子の製造方法について簡単に説明すると、まず、基板１０１の上に、第１半導体層１０２，第１電子供給層１０３，第２半導体層１０４，第１量子井戸層１０５，障壁層１０６，第２量子井戸層１０７，第３半導体層１０８，第２電子供給層１０９，第４半導体層１１０，ノンドープＡｌＡｓ層，およびノンドープＩｎ_0.52Ａｌ_0.48Ａｓ層を、公知の有機金属気相成長法により、順次にエピタキシャル成長させる。

次に、基板１０１を、公知の機械的研磨により薄層化し、板厚を１００μｍ程度とする。次いで、孔部１１６の形成箇所に開口部を有するレジストパターンを薄層化した基板１０１の裏面に形成し、上記レジストパターンをマスクとして基板１０１を裏面側より選択的にエッチングし、孔部１１６を形成する。例えば、レジストパターンの開口部は、１００μｍ×１００μｍ程度の寸法とし、塩酸などをエッチャントとしたウエットエッチングにより基板１０１を選択的にエッチングすればよい。このエッチングによれば、ＩｎＰのエッチング異方性により、エッチングは所定の結晶軸方向に進行し、孔部１１６の断面形状は台形となり、第１半導体層１０２に達した孔部１１６の形状は、数十μｍ×１００μｍの長方形となる。

以上のようにして孔部１１６を形成した後、孔部１１６および第２ゲート電極１１２形成領域に開口を有するレジストマスクを形成し、この上より、蒸着法などにより電極金属を堆積し、この後、レジストマスクをリフトオフすれば、孔部１１６の底部に第２ディプリーションゲート電極１１８が形成され、また、ゲート電極形成領域に第２ゲート電極１１２が形成される。孔部１１６の底部の開口形状は、細長い長方形となっており、第２ディプリーションゲート電極１１８も、第１半導体層１０２との接触面が細長い長方形となる。

また、公知のリソグラフィー技術およびエッチング技術により、ソース電極形成部およびドレイン電極形成部に、ノンドープＩｎ_0.52Ａｌ_0.48Ａｓ層より開口部を形成し、ここに、電極金属を充填して電極構造を形成し、この後加熱することなどにより、ソース電極１１４およびドレイン電極１１５が形成できる。また、第１ゲート電極１１１および第１ディプリーションゲート電極１１７の形成領域に開口部を有するレジストパターンを、ノンドープＩｎ_0.52Ａｌ_0.48Ａｓ層の上に形成し、この上より、蒸着法などにより電極金属を堆積し、この後、レジストマスクをリフトオフすれば、第１ゲート電極１１１および第１ディプリーションゲート電極１１７が形成できる。

上述したスピン素子では、第１ゲート電極１１１および第２ゲート電極１１２の各々に印加するゲート電圧を制御することで、第１量子井戸層１０５および第２量子井戸層１０７の間で、一方のスピンのみに関してフェルミ面での波数を一致させることができ、当該スピン状態を持つ電子のみを、障壁層１０６をトンネルさせ、第１量子井戸層１０５から第２量子井戸層１０７へ移動させることができる。

ここで、第１ディプリーションゲート電極１１７および第２ディプリーションゲート電極１１８に電圧を印加し、第２量子井戸層１０７に空乏層１３１を形成し、第１量子井戸層１０５に空乏層１３２を形成する。このように空乏層１３１，空乏層１３２を形成すると、ソース電極１１４とドレイン電極１１５との間へのバイアス電圧の印加により、第２量子井戸層１０７を移動する一方のスピンの電子は、空乏層１３１よりドレイン電極１１５の側には移動できず、前述したゲート電圧制御により、障壁層１０６をトンネルして第１量子井戸層１０５に移動する。

このようにして、第１量子井戸層１０５に移動した一方のスピンの電子は、空乏層１３２の存在によりソース電極１１４の側には移動できず、ドレイン電極１１５の側に移動してドレイン電極１１５に到達する。以上のことにより、一方のスピン状態の電子のみを、ソース電極１１４からドレイン電極１１５に移動させることができる。なお、第１ゲート電極１１１および第２ゲート電極１１２に印加する電圧を制御することで、逆向きの他方のスピンのみに関してフェルミ面での波数を一致させることもできる。この場合、逆向きの他方のスピンの電子のみを、ソース電極１１４からドレイン電極１１５に移動させることができる。

以上に説明したように、本発明によれば、基板１０１に孔部１１６を形成して第２ディプリーションゲート電極１１８を形成するようにしたので、基板１０１の全体を薄くすることなく、効果的な第２ディプリーションゲート電極１１８が得られるようになる。このように、基板１０１を薄くする必要がないので、ディプリーションゲートを用いたスピン素子が、より容易に製造できるようになる。

また、上記構造では、障壁層にｐ型不純物などを導入するなどの高度な製造技術を用いることが必要なく、縦型デバイスでの高効率のスピンフィルタ効果と、横型デバイスでの技術的なフィージビリティと高集積化可能性という長所を兼ね備える状態とすることができる。また、上記スピン素子によれば、界面に平行に印加する外部磁場によって、絶対偏極のスピンを取り出すことも可能である。

上述した本発明のスピン素子によれば、電子のスピン物性を利用したスピン・トランジスタ（非特許文献３，非特許文献４参照）、スピンを用いた半導体量子ビットの情報読み取りデバイスへなどの応用が考えられる。特に、本発明でのスピン素子は、非特許文献３に示されているスピン・トランジスタに要求される強磁性電極が必要ないという利点がある。

また、上記スピン素子によれば、トランジスタがＯＮ状態になるゲート電圧値が２つあり、各々で、異なるスピン状態の電子が一方の量子井戸層から他方の量子井戸層にトンネルする。これにより、トランジスタの通常の電流ＯＮ−ＯＦＦの機能に加えて、新たな機能を提供することが可能となる。例えば、一方の量子井戸層と他方の量子井戸層との間に形成した量子ドット（スピンＱｕｂｉｔ）の情報（スピン状態）の読み出しや書き込みが可能となる。また、磁気センサーへの応用も考えられる。また、磁場でのスピン制御も考えられる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、ＩｎＰ基板を用い、ＩｎＡｌＡｓおよびＩｎＧａＡｓなどの化合物半導体を用いるようにしたが、これに限るものではなく、他の半導体を用いるようにしてもよい。例えば、ＡｌＳｂおよびＩｎＡｓなどを用いるようにしてもよい。

１０１…基板、１０２…第１半導体層、１０３…第１電子供給層、１０４…第２半導体層、１０５…第１量子井戸層、１０６…障壁層、１０７…第２量子井戸層、１０８…第３半導体層、１０９…第２電子供給層、１１０…第４半導体層、１１１…第１ゲート電極、１１２…第２ゲート電極、１１３…対向領域、１１４…ソース電極、１１５…ドレイン電極、１１６…孔部、１１７…第１ディプリーションゲート電極、１１８…第２ディプリーションゲート電極。

Claims

ノンドープの半導体から構成されて基板の上に形成された第１半導体層と、
ｎ型の半導体から構成されて前記第１半導体層の上に形成された第１電子供給層と、
ノンドープの半導体から構成されて前記第１電子供給層の上に接して形成された第２半導体層と、
ノンドープの半導体から構成されて前記第２半導体層の上に接して形成された第１量子井戸層と、
ノンドープの半導体から構成されて前記第１量子井戸層の上に接して形成された障壁層と、
ノンドープの半導体から構成されて前記障壁層の上に接して形成された第２量子井戸層と、
ノンドープの半導体から構成されて前記第２量子井戸層の上に接して形成された第３半導体層と、
ｎ型の半導体から構成されて前記第３半導体層の上に形成された第２電子供給層と、
ノンドープの半導体から構成されて前記第２電子供給層の上に接して形成された第４半導体層と、
前記第４半導体層の上に形成された第１ゲート電極と、
前記第１ゲート電極と対向して前記基板の裏面側に形成された第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との対向領域を挟んで対向配置されて前記第１量子井戸層および前記第２量子井戸層に接続するソース電極およびドレイン電極と、
前記対向領域より前記ソース電極側の前記基板に形成されて前記対向領域と前記ソース電極との間の一部の前記第１半導体層に到達する孔部と、
前記対向領域より前記ドレイン電極側で前記第４半導体層の上に形成されて、前記対向領域と前記ソース電極との間の一部の前記第２量子井戸層に空乏層を形成する第１ディプリーションゲート電極と、
前記孔部の底部で前記第１半導体層に接して形成されて、前記第１量子井戸層に空乏層を形成する第２ディプリーションゲート電極と
を少なくとも備え、
前記第１量子井戸層および前記第２量子井戸層は、前記障壁層，前記第１半導体層，前記第２半導体層，前記第３半導体層，および前記第４半導体層よりバンドギャップエネルギーの小さな半導体から構成されていることを特徴とするスピン素子。