JP2017098294A - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP2017098294A
JP2017098294A JP2015225578A JP2015225578A JP2017098294A JP 2017098294 A JP2017098294 A JP 2017098294A JP 2015225578 A JP2015225578 A JP 2015225578A JP 2015225578 A JP2015225578 A JP 2015225578A JP 2017098294 A JP2017098294 A JP 2017098294A
Authority
JP
Japan
Prior art keywords
source
semiconductor substrate
region
silicon carbide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015225578A
Other languages
English (en)
Inventor
佐智子 青井
Sachiko Aoi
佐智子 青井
侑佑 山下
Yusuke Yamashita
侑佑 山下
渡辺 行彦
Yukihiko Watanabe
行彦 渡辺
雅裕 杉本
Masahiro Sugimoto
雅裕 杉本
水野 祥司
Shoji Mizuno
祥司 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2015225578A priority Critical patent/JP2017098294A/ja
Publication of JP2017098294A publication Critical patent/JP2017098294A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide

Abstract

【課題】プレーナーゲートが採用された炭化珪素半導体装置において、チャネル抵抗を低下させる技術を提供する。【解決手段】ソース領域14は、ソース電極に接する接触面を含むコンタクトソース部14a及びコンタクトソース部14aから突出する複数の幹状ソース部14bを有する。上側ドリフト部12bは、半導体基板10の上面10aに対して直交する方向から観測したときに、ボディ領域13を介して幹状ソース部14bの側面に対向する。プレーナーゲートは、複数の幹状ソース部14b、ボディ領域13及び上側ドリフト部12bに対向する。【選択図】図3

Description

本明細書で開示する技術は、プレーナーゲートを備える炭化珪素半導体装置に関する。
炭化珪素の半導体基板を利用する半導体装置の開発が進められている。炭化珪素は、シリコンに比して絶縁破壊電界強度が大きい。このため、炭化珪素半導体装置では、所望の耐圧を確保しながらドリフト領域の厚みを薄くすることができる。これにより、炭化珪素半導体装置では、極めて低いドリフト抵抗が実現される。
炭化珪素半導体装置では、ドリフト抵抗が極めて低いことから、オン抵抗に占めるチャネル抵抗の割合が高くなっている。このため、炭化珪素半導体装置では、オン抵抗をさらに低下させるために、チャネル抵抗を低下させる技術の必要性が増している。
例えば、シリコン単結晶の半導体基板を利用する半導体装置では、チャネル抵抗を低下させるために、トレンチゲートが採用されることが多い。トレンチゲートは、チャネル密度を増加させることができるので、チャネル抵抗を低下させることができる。
しかしながら、炭化珪素半導体装置にこのようなトレンチゲートが採用されると、トレンチゲートの側面が様々な結晶面を交差して延びることになる。炭化珪素の半導体基板では、結晶面の種類に依存してキャリア移動度が大きく異なる。このため、炭化珪素半導体装置にトレンチゲートが採用されても、チャネル抵抗が期待するほど低下しないことが分かってきた。
プレーナーゲートが採用されれば、チャネルが特定の面(特定の結晶面又は特定の結晶面に対して一定のオフ角を有する面)に形成される。特許文献1は、プレーナーゲートを採用するとともに、半導体基板の上面にキャリア移動度が高い面を選択する技術を開示する。これにより、特許文献1は、チャネル抵抗が低下した炭化珪素半導体装置を提供する。
特開2010−41021号公報
本発明者らの検討においても、炭化珪素半導体装置においては、トレンチゲートよりもプレーナーゲートの方が、チャネル抵抗を低下させるという点で有利であることが分かってきた。本明細書は、プレーナーゲートが採用された炭化珪素半導体装置において、チャネル抵抗を低下させる技術を提供することを目的とする。
本明細書で開示する半導体装置の一実施形態は、炭化珪素の半導体基板、半導体基板の上面に対向するプレーナーゲート及び半導体基板の上面に接する上面電極を備える。半導体基板は、第1導電型のソース領域、第2導電型のボディ領域及び第1導電型のドリフト領域を有する。ソース領域は、半導体基板の上面に露出する。ボディ領域は、ソース領域を覆うとともに半導体基板の上面に露出する。ドリフト領域は、ボディ領域を覆うとともに半導体基板の上面に露出する。ソース領域は、コンタクトソース部及び複数の幹状ソース部を有する。コンタクトソース部は、半導体基板の上面に露出するとともに、上面電極に接する接触面を含む。複数の幹状ソース部は、半導体基板の上面に露出するとともに、半導体基板の上面に対して直交する方向から観測したときに、コンタクトソース部から突出する。ドリフト領域は、下側ドリフト部及び上側ドリフト部を有する。下側ドリフト部は、ボディ領域下に設けられている。上側ドリフト部は、半導体基板の上面に露出するとともに、半導体基板の上面に対して直交する方向から観測したときに、ボディ領域を介して幹状ソース部の側面に対向する。プレーナーゲートは、複数の幹状ソース部、ボディ領域及び上側ドリフト部に対向する。
上記実施形態の炭化珪素半導体装置では、プレーナーゲートに対向する範囲に、複数の幹状ソース部、ボディ領域及び上側ドリフト部で構成されるNPN構造又はPNP構造が配置されている。これら構造で構成される幾何学的形状により、上記実施形態の炭化珪素半導体装置は、低いチャネル抵抗を有することができる。
実施例の炭化珪素半導体装置の要部断面図を模式的に示しており、図3及び図4のI-I線に対応した要部断面図である。 実施例の炭化珪素半導体装置の要部断面図を模式的に示しており、図3及び図4のII-II線に対応した要部断面図である。 実施例の炭化珪素半導体装置の要部平面図を模式的に示しており、半導体基板の上面に設けられているソース電極及びプレーナーゲートを除いた状態の要部平面図である。 実施例の炭化珪素半導体装置の要部平面図を模式的に示す。 実施例の炭化珪素半導体装置の要部拡大平面図を模式的に示しており、半導体基板の上面に設けられているソース電極及びプレーナーゲートを除いた状態の要部拡大平面図である。 変形例の炭化珪素半導体装置の要部断面図を模式的に示す。 変形例の炭化珪素半導体装置の要部拡大平面図を模式的に示しており、半導体基板の上面に設けられているソース電極及びプレーナーゲートを除いた状態の要部拡大平面図である。 変形例の炭化珪素半導体装置の要部拡大平面図を模式的に示しており、半導体基板の上面に設けられているソース電極及びプレーナーゲートを除いた状態の要部拡大平面図である。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書で開示する炭化珪素半導体装置としては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)及びIGBT(Insulated Gate Bipolar Transistor)が例示される。これらの炭化珪素半導体装置の一実施形態は、炭化珪素の半導体基板、半導体基板の上面に対向するプレーナーゲート及び半導体基板の上面に接する上面電極を備えていてもよい。半導体基板は、第1導電型のソース領域、第2導電型のボディ領域及び第1導電型のドリフト領域を有していてもよい。ソース領域は、半導体基板の上面に露出する。ボディ領域は、ソース領域を覆うとともに半導体基板の上面に露出する。ドリフト領域は、ボディ領域を覆うとともに半導体基板の上面に露出する。ソース領域は、コンタクトソース部及び複数の幹状ソース部を有する。コンタクトソース部は、半導体基板の上面に露出するとともに、上面電極に接する接触面を含む。複数の幹状ソース部は、半導体基板の上面に露出するとともに、半導体基板の上面に対して直交する方向から観測したときに、コンタクトソース部から突出する。このため、幹状ソース部は、半導体基板の上面に対して直交する方向から観測したときに、コンタクトソース部から突出する方向に伸びる一対の側面を有する。ドリフト領域は、下側ドリフト部及び上側ドリフト部を有する。下側ドリフト部は、ボディ領域下に設けられている。上側ドリフト部は、半導体基板の上面に露出するとともに、半導体基板の上面に対して直交する方向から観測したときに、ボディ領域を介して幹状ソース部の側面に対向する。これにより、半導体基板の上面には、複数の幹状ソース部、ボディ領域及び上側ドリフト部で構成されるNPN構造又はPNP構造が配置されている。プレーナーゲートは、複数の幹状ソース部、ボディ領域及び上側ドリフト部に対向する。
コンタクトソース部は、半導体基板の前記上面に対して直交する方向から観測したときに、少なくとも一方向に沿って伸びていてもよい。この場合、複数の幹状ソース部は、半導体基板の上面に対して直交する方向から観測したときに、前記一方向とは異なる方向に伸びる。複数の幹状ソース部は、コンタクトソース部が伸びる方向に対して傾斜して伸びていてもよく、コンタクトソース部が伸びる方向に対して直交する方向に伸びていてもよい。
ソース領域は、複数の枝状ソース部をさらに有していてもよい。複数の枝状ソース部は、半導体基板の上面に露出するとともに、半導体基板の上面に対して直交する方向から観測したときに、幹状ソース部から突出する。複数の枝状ソース部は、幹状ソース部が伸びる方向に対して傾斜して伸びていてもよく、幹状ソース部が伸びる方向に対して直交する方向に伸びていてもよい。
上側ドリフト部のドーパント濃度が下側ドリフト部のドーパント濃度よりも濃くてもよい。この構成によると、上側ドリフト部の抵抗が低下する。一方、上側ドリフト部は、ボディ領域に挟まれており、オフのときには良好に空乏化することができる。
複数の幹状ソース部及び上側ドリフト部には、少なくとも窒素(N)とリン(P)のいずれか一方がドーパントとして含まれていてもよい。ボディ領域には、アルミニウム(Al)がドーパントとして含まれていてもよい。これらのドーパントは、炭化珪素の半導体基板において、低熱拡散性を有する。このため、幹状ソース部とボディ領域と上側ドリフト部で構成されるNPN構造又はPNP構造が微細なレイアウトとなり、低いチャネル抵抗が実現される。
半導体基板の上面の結晶面がSi面であってもよい。この構成によると、半導体基板の上面とプレーナーゲートの接合界面において、炭素(C)の存在が少なくなり、界面欠陥の発生が抑えられる。
図1に示されるように、炭化珪素半導体装置1は、MOSFETと称されるパワー半導体素子であり、半導体基板10、半導体基板10の下面10bに接するドレイン電極22、半導体基板10の上面10aの一部に接するソース電極24及び半導体基板10の上面10aの他の一部に対向するプレーナーゲート26を備える。
図1に示されるように、半導体基板10は、4Hの炭化珪素を材料とする炭化珪素基板であり、上面10aの結晶面が(0001)のSi面である。半導体基板10は、n型のドレイン領域11、n型のドリフト領域12、p型のボディ領域13、n型のソース領域14及びp型のボディコンタクト領域15を有する。
図1に示されるように、ドレイン領域11は、後述するドリフト領域12がエピタキシャル成長するための下地基板でもあり、半導体基板10の下面10bに露出する。ドレイン領域11は、ドレイン電極22にオーミック接触する。一例では、ドレイン領域11のドーパントは窒素(N)であり、そのドーパント濃度が約5×1015cm-3以上であるのが望ましい。
図1に示されるように、ドリフト領域12は、ドレイン領域11上に設けられており、ボディ領域13を覆うように構成されている。ドリフト領域12は、下側ドリフト部12a及び上側ドリフト部12bを有する。下側ドリフト部12aは、上側ドリフト部12bよりも下側に配置されており、ボディ領域13の下方に設けられている。下側ドリフト部12aは、ドレイン領域11とボディ領域13の間に設けられており、両者を隔てる。上側ドリフト部12bは、下側ドリフト部12aよりも上側に配置されており、半導体基板10の上層部に配置されており、半導体基板10の上面10aに露出する。上側ドリフト部12bは、概ねボディ領域13と同一の深さを有しており、ボディ領域13に挟まれるように構成されている。ドリフト領域12は、エピタキシャル成長技術を利用して、ドレイン領域11の表面から結晶成長して形成される。具体的には、下側ドリフト部12a及び上側ドリフト部12bは、結晶面が(0001)の炭化珪素基板(ドレイン領域11に相当する)を用意した後に、その炭化珪素基板の表面から連続して結晶成長される。上側ドリフト部12bのドーパント濃度は、下側ドリフト部12aのドーパント濃度よりも濃い。一例では、下側ドリフト部12aドーパントは窒素(N)であり、そのドーパント濃度が約5×1015〜1×1016cm-3であるのが望ましい。上側ドリフト部12bのドーパントは窒素(N)であり、そのドーパント濃度が約1×1016〜1×1017cm-3であるのが望ましい。
図1に示されるように、ボディ領域13は、下側ドリフト部12a上に設けられており、ソース領域14及びボディコンタクト領域15を覆うように構成されている。ボディ領域13は、半導体基板10の上層部に配置されており、半導体基板10の上面10aに露出する。ボディ領域13は、RIE(Reactive Ion Etching)技術を利用して、半導体基板10の上層部にトレンチを形成した後に、エピタキシャル成長技術を利用して、そのトレンチ内に結晶成長される。トレンチは、その深さが概ね上側ドリフト部12bの深さと一致するように形成される。一例では、ボディ領域13のドーパントはアルミニウム(Al)であり、そのドーパント濃度が、約1×1017〜5×1017cm-3であるのが望ましい。
図1に示されるように、ソース領域14は、ボディ領域13上に設けられており、半導体基板10の上層部に配置されており、半導体基板10の上面10aに露出する。ソース領域14は、ボディ領域13によってドリフト領域12から隔てられている。ソース領域14は、イオン注入技術を利用して、半導体基板10の上層部にドーパントを導入して形成される。一例では、ソース領域14のドーパントはリン(P)であり、そのドーズ量が約1×1015〜1×1016cm-2であり、ピーク濃度が約1×1019〜1×1020cm-3であるのが望ましい。
図3に示されるように、ソース領域14は、コンタクトソース部14a及び複数の幹状ソース部14bを有する。コンタクトソース部14aは、半導体基板10の上面10aに露出するとともに、ソース電極24にオーミック接触する接触面を含む(図1及び図4参照)。コンタクトソース部14aは、半導体基板10の上面10aに対して直交する方向から観測したときに(以下、「平面視したときに」という)、Y方向に沿って伸びる。複数の幹状ソース部14bの各々は、平面視したときに、矩形の共通形状であり、コンタクトソース部14aが伸びるY方向に対して直交するX方向に沿ってコンタクトソース部14aから突出する。複数の幹状ソース部14bは、Y方向に沿って等間隔に配置されている。このように、ソース領域14は、平面視したときに、櫛歯状の形態を有する。
幹状ソース部14bをより詳細に説明すると、図5に示されるように、幹状ソース部14bは、コンタクトソース部14aから突出する方向(X方向)に伸びる一対の側面14sとその一対の側面14sを結ぶ頂面14tを有する。一対の側面14sはX方向に平行であり、頂面14tはY方向に平行である。一例では、幹状ソース部14bの幅14Wは、約0.5〜1.0μmであるのが望ましい。なお、幹状ソース部14bの幅とは、幹状ソース部14bがコンタクトソース部14aから突出する方向(X方向)に対して直交する方向(Y方向)の幅である。一例では、幹状ソース部14bの長さ14Lは、約2〜10μmであるのが望ましい。なお、幹状ソース部14bの長さ14Lとは、幹状ソース部14bがコンタクトソース部14aから突出する方向(X方向)の長さである。一例では、Y方向に隣り合う幹状ソース部14bの間のピッチ幅14Pは、約2〜10μmであるのが望ましい。このように、複数の幹状ソース部14bは、微細なレイアウトを有する。
図3に示されるように、上側ドリフト部12bは、平面視したときに、X方向に沿って反対向きに突出する複数の突出部を有する櫛歯状の形態を有する。上側ドリフト部12bの複数の突出部の各々は、平面視したときに、Y方向に隣り合う幹状ソース部14bの間に侵入するように構成されている。即ち、上側ドリフト部12bの複数の突出部を含む櫛歯とソース領域14の複数の幹状ソース部14bを含む櫛歯が交互に噛み合うように配置されている。これにより、複数の幹状ソース部14bの各々は、その周囲が上側ドリフト部12bで囲まれている。また、上側ドリフト部12bと幹状ソース部14bの間にボディ領域13が設けられており、上側ドリフト部12bと幹状ソース部14bが、ボディ領域13によって隔てられている。このため、上側ドリフト部12bは、幹状ソース部14bの側面14s及び頂面14t(図5参照)の双方に、ボディ領域13を介して対向する。このようなレイアウトにより、半導体基板10の上面には、幹状ソース部14bとボディ領域13と上側ドリフト部12bからなるNPN構造が構成されている。なお、図6に示すように、X方向に隣り合うコンタクトソース部14aの各々から突出する幹状ソース部14bの頂面が接するように構成されていてもよい。この例でも、半導体基板10の上面には、幹状ソース部14bとボディ領域13と上側ドリフト部12bからなるNPN構造が構成されている。
図1に示されるように、ボディコンタクト領域15は、ボディ領域13上に設けられており、半導体基板10の上層部に配置されており、半導体基板10の上面10aに露出する。ボディコンタクト領域15は、ソース電極24にオーミック接触する。ボディコンタクト領域15は、イオン注入技術を利用して、半導体基板10の上層部にドーパントを導入して形成される。一例では、ボディコンタクト領域15のドーパントはアルミニウム(Al)であり、そのドーズ量が約1×1015〜1×1016cm-2であり、ピーク濃度が約1×1019〜1×1020cm-3であるのが望ましい。
図1に示されるように、プレーナーゲート26は、半導体基板10の上面10aの一部に対向して設けられており、ゲート電極26a及びゲート絶縁膜26bを有する。ゲート電極26aは、ゲート絶縁膜26bで被覆されており、不純物を含むポリシリコンである。ゲート絶縁膜26bは、酸化シリコンである。上記したように、半導体基板10の上面10aの一部にNPN構造が構成されており、プレーナーゲート26は、このNPN構造に対向するように配置されている(図2、図3及び図4参照)。
次に、図1を参照し、炭化珪素半導体装置1の動作を説明する。ドレイン電極22に正電圧が印加され、ソース電極24が接地され、プレーナーゲート26のゲート電極26aが接地されていると、炭化珪素半導体装置1はオフである。このとき、ボディ領域13で挟まれている上側ドリフト部12bは、ボディ領域13と上側ドリフト部12bの接合面から伸びる空亡層によって空乏化される。
ドレイン電極22に正電圧が印加され、ソース電極24が接地され、プレーナーゲート26のゲート電極26aにソース電極24よりも正となる電圧が印加されていると、炭化珪素半導体装置1はオンである。このとき、ソース領域14と上側ドリフト部12bを隔てるボディ領域13のうちのプレーナーゲート26に対向する部分に反転層が形成される。ソース領域14から供給される電子は、その反転層を経由して上側ドリフト部12bに達する。上側ドリフト部12bに達した電子は、上側ドリフト部12b及び下側ドリフト部12aを経由してドレイン領域11に流れる。
炭化珪素半導体装置1では、上記したように、櫛歯状のソース領域14と櫛歯状の上側ドリフト部12bが噛み合うようなレイアウトを有しており、この部分にチャネルを提供するNPN構造が設けられている。NPN構造は、平面視したときに、蛇行するように構成されている。このため、NPN構造は、チャネル長が短く、チャネル幅が広い。この結果、炭化珪素半導体装置1では、チャネル抵抗が極めて低い。
ボディ領域13に含まれるドーパントのアルミニウム(Al)、上側ドリフト部12b及びソース領域14に含まれるドーパントの窒素(N)又はリン(P)は、炭化珪素の半導体基板10において、低熱拡散性を有しており、ほとんど熱拡散しない。このような低熱拡散性は、炭化珪素基板に固有の特徴である。炭化珪素半導体装置1では、このような低熱拡散性の特徴を利用して、チャネル長が短く且つチャネル幅が広い微細なNPN構造が実現されている。
炭化珪素半導体装置1では、半導体基板10の上面10aがSi面である。このため、半導体基板10の上面10aとプレーナーゲート26のゲート絶縁膜26bの接合界面において、炭素(C)の存在を少なくすることができる。熱酸化技術を利用してゲート絶縁膜26bを半導体基板10の上面10aに形成するときに、炭素(C)の存在は界面欠陥を誘発する原因となる。炭化珪素半導体装置1では、半導体基板10の上面10aがSi面であることから、界面欠陥の発生が抑えられた高品質なゲート絶縁膜26bが形成される。この点においても、炭化珪素半導体装置1では、低チャネル抵抗が実現されている。
図7に示す変形例は、平面視したときに、幹状ソース部14bの側面14sから突出する複数の枝状ソース部14cを有することを特徴とする。複数の枝状ソース部14cは、平面視したときに、Y方向に沿って反対向きに突出するように構成されている。半導体基板10の上面には、幹状ソース部14bとボディ領域13と上側ドリフト部12bからなるNPN構造に加えて、枝状ソース部14cとボディ領域13と上側ドリフト部12bからなるNPN構造も構成されている。このため、この変形例では、チャネル長が短く且つチャネル幅が広い微細なNPN構造が高密度に設けられており、チャネル抵抗が極めて低い。
図8に示す変形例は、ソース電極24に接するコンタクトソース部14a及びボディコンタクト領域15が、半導体基板10の上面10aにおいて、島状に設けられている例である。この例では、コンタクトソース部14a及びボディコンタクト領域15が、平面視したときに、六角形の形態を有する。複数の幹状ソース部14bの各々は、6つの角部から放射状に突出する。さらに、複数の枝状ソース部14cが、複数の幹状ソース部14bの各々から突出する。この変形例でも、半導体基板10の上面には、幹状ソース部14bとボディ領域13と上側ドリフト部12bからなるNPN構造、さらに、枝状ソース部14cとボディ領域13と上側ドリフト部12bからなるNPN構造が構成されている。このため、この変形例でも、チャネル長が短く且つチャネル幅が長い微細なNPN構造が高密度に設けられており、チャネル抵抗が極めて低い。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1:炭化珪素半導体装置
10:半導体基板
11:ドレイン領域
12:ドリフト領域
12a:下側ドリフト部
12b:上側ドリフト部
13:ボディ領域
14:ソース領域
14a:コンタクトソース部
14b:幹状ソース部
15:ボディコンタクト領域
22:ドレイン電極
24:ソース電極
26:プレーナーゲート
26: ゲート電極
26b:ゲート絶縁膜

Claims (6)

  1. 炭化珪素の半導体基板と、
    前記半導体基板の上面の一部に接する上面電極と、
    前記半導体基板の前記上面の他の一部に対向するプレーナーゲートと、を備え、
    前記半導体基板は、
    前記上面に露出する第1導電型のソース領域と、
    前記ソース領域を覆うとともに前記上面に露出する第2導電型のボディ領域と、
    前記ボディ領域を覆うとともに前記上面に露出する第1導電型のドリフト領域と、を有し、
    前記ソース領域は、
    前記半導体基板の前記上面に露出するとともに、前記上面電極に接する接触面を含むコンタクトソース部と、
    前記半導体基板の前記上面に露出するとともに、前記半導体基板の前記上面に対して直交する方向から観測したときに、前記コンタクトソース部から突出する複数の幹状ソース部と、を有し、
    前記ドリフト領域は、
    前記ボディ領域下に設けられている下側ドリフト部と、
    前記半導体基板の前記上面に露出しており、前記半導体基板の前記上面に対して直交する方向から観測したときに、前記ボディ領域を介して前記幹状ソース部の側面に対向する上側ドリフト部と、有し、
    前記プレーナーゲートは、前記複数の幹状ソース部、前記ボディ領域及び前記上側ドリフト部に対向する、炭化珪素半導体装置。
  2. 前記コンタクトソース部は、前記半導体基板の前記上面に対して直交する方向から観測したときに、少なくとも一方向に沿って伸びており、
    前記複数の幹状ソース部は、前記半導体基板の前記上面に対して直交する方向から観測したときに、前記一方向とは異なる方向に伸びる、請求項1に記載の炭化珪素半導体装置。
  3. 前記ソース領域は、
    前記半導体基板の前記上面に露出するとともに、前記半導体基板の前記上面に対して直交する方向から観測したときに、前記幹状ソース部から突出する複数の枝状ソース部、をさらに有する、請求項1又は2に記載の炭化珪素半導体装置。
  4. 前記上側ドリフト部のドーパント濃度が前記下側ドリフト部のドーパント濃度よりも濃い、請求項1〜3のいずれか一項に記載の炭化珪素半導体装置。
  5. 前記複数の幹状ソース部及び前記上側ドリフト部には、少なくとも窒素とリンのいずれか一方がドーパントとして含まれており、
    前記ボディ領域には、アルミニウムがドーパントとして含まれている、請求項1〜4のいずれか一項に記載の炭化珪素半導体装置。
  6. 前記半導体基板の前記上面の結晶面がSi面である、請求項1〜5のいずれか一項に記載の炭化珪素半導体装置。
JP2015225578A 2015-11-18 2015-11-18 炭化珪素半導体装置 Pending JP2017098294A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015225578A JP2017098294A (ja) 2015-11-18 2015-11-18 炭化珪素半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015225578A JP2017098294A (ja) 2015-11-18 2015-11-18 炭化珪素半導体装置

Publications (1)

Publication Number Publication Date
JP2017098294A true JP2017098294A (ja) 2017-06-01

Family

ID=58818043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015225578A Pending JP2017098294A (ja) 2015-11-18 2015-11-18 炭化珪素半導体装置

Country Status (1)

Country Link
JP (1) JP2017098294A (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5947770A (ja) * 1982-08-09 1984-03-17 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体装置
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP2004039744A (ja) * 2002-07-01 2004-02-05 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法、及びその製造方法によって製造される炭化珪素半導体装置
JP2010171417A (ja) * 2008-12-25 2010-08-05 Rohm Co Ltd 半導体装置
WO2013103051A1 (ja) * 2012-01-06 2013-07-11 三菱電機株式会社 半導体装置
JP2014131008A (ja) * 2012-11-29 2014-07-10 Fuji Electric Co Ltd ワイドバンドギャップ半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5947770A (ja) * 1982-08-09 1984-03-17 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体装置
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP2004039744A (ja) * 2002-07-01 2004-02-05 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法、及びその製造方法によって製造される炭化珪素半導体装置
JP2010171417A (ja) * 2008-12-25 2010-08-05 Rohm Co Ltd 半導体装置
WO2013103051A1 (ja) * 2012-01-06 2013-07-11 三菱電機株式会社 半導体装置
JP2014131008A (ja) * 2012-11-29 2014-07-10 Fuji Electric Co Ltd ワイドバンドギャップ半導体装置

Similar Documents

Publication Publication Date Title
USRE47641E1 (en) Semiconductor device with super junction region
JP4623956B2 (ja) Igbt
JP5198030B2 (ja) 半導体素子
JP6197995B2 (ja) ワイドバンドギャップ絶縁ゲート型半導体装置
JP5667926B2 (ja) 半導体素子
JP6705155B2 (ja) 半導体装置および半導体装置の製造方法
JP2007281034A (ja) 電力用半導体素子
JP4698767B2 (ja) 半導体装置
JP2018060923A (ja) 半導体装置および半導体装置の製造方法
TWI534910B (zh) 半導體裝置的製造方法
JP2017118024A (ja) 炭化珪素半導体装置
JP2013182905A (ja) 半導体装置
JP5769818B2 (ja) 半導体装置
JP6283709B2 (ja) 半導体装置
JP2014007326A (ja) 炭化珪素半導体装置
JP6854598B2 (ja) 半導体装置
JP2019160898A (ja) 半導体装置
KR102563442B1 (ko) 반도체 소자
JP6616280B2 (ja) スイッチング素子
JP6651801B2 (ja) 半導体装置および半導体装置の製造方法
CN109075200A (zh) 半导体装置
JP2017098294A (ja) 炭化珪素半導体装置
WO2015076020A1 (ja) 半導体装置
JP2020113566A (ja) 半導体装置
JP6280629B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181030

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190507