CN116504818B - 一种沟槽型原胞功率器件制备方法和沟槽型原胞功率器件 - Google Patents

一种沟槽型原胞功率器件制备方法和沟槽型原胞功率器件 Download PDF

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Abstract

一种沟槽型原胞功率器件的制备方法和沟槽型原胞功率器件，该方法通过将金属层直接与多晶硅连接，提高了栅极汇流条的综合电导率，使得功率器件的栅极信号能够无损传导到各个原胞；且采用双J型互锁式版图布线方式，解决了现有技术中高密度沟槽功率器件版图布局上容易造成虚接、断接的情况。

Description

一种沟槽型原胞功率器件制备方法和沟槽型原胞功率器件
技术领域
本发明涉及功率器件领域，具体涉及一种沟槽型原胞功率器件的制备方法及该制备方法制得的沟槽型原胞功率器件。
背景技术
IGBT、MOSFET等功率器件作为必需的开关器件广泛应用在变频器和逆变器等电路结构中。沟槽型原胞功率器件的结构经历了外延型、PT型、NPT型、沟槽+FS型等数个代别的发展，随着其结构变化，功率器件的性能得到不断优化和提升，其静态损耗和关断损耗都不断的减小，功率密度也随之不断提高。
现有技术发展至今在诸多技术层面已经达到瓶颈，在某些方面也表现出了一些不足。如图1所示，主流IGBT和MOSFET等功率器件的正面原胞结构大都已经采用槽栅型原胞结构，因为槽栅型原胞结构的功率器件相比早期的平面型(Planar)原胞结构，具有垂直于芯片表面的纵向沟道，能够大幅提高芯片的电流密度。
槽栅型原胞结构的功率器件的栅极形成步骤包括如下：
在硅基表面刻蚀出密集的沟槽分布；
经过氧化工艺在沟槽和硅基表面形成一层致密的氧化层作为栅氧层；
淀积一层低阻高掺杂多晶硅材料，并填充沟槽形成原胞内的栅极；
通过刻蚀表面多晶硅淀积层形成如图1所示的横纵交叉的叉指图形，叫做栅极总线GateBus或者GateFinger或者栅极汇流条等。沟槽与栅极总线Gatebus相连，Gatebus又最终汇流到栅极PAD。形成完整的栅极布线与连接；
在芯片表面淀积一层氧化层，作为绝缘钝化层，把已经形成的栅极布线覆盖；
在栅极区和源极区开通孔，以备和金属层连接；
以溅射或蒸镀的形式在芯片表面淀积一层金属，通过通孔以连接到内部原胞的相关电极；
刻蚀金属，形成栅极和源极的电气隔离，形成栅极和源极(也称发射极)；如图2所示。
本发明最接近技术是Pitch在6um以上工艺平台上的沟槽Trench型IGBT与MOSFET芯片制备技术。如图3所示，栅极汇流条基本上是由淀积的多晶硅刻蚀后形成的多晶硅汇流条，Trench与多晶硅汇流条相连，多晶硅汇流条又最终汇流到栅极PAD，形成完整栅极布线与连接。由于Pitch较大，Trench和Trench的间距也比较大，栅极和源极的版图布线和电气隔离很容易实现。
随着功率器件加工工艺能力的进步和加工精度的提高，为了进一步提高IGBT的功率密度，原胞的密度越来越高，单个Pitch已经能够做到3um以下，已有2.4um,1.6um，甚至1.2um的工艺平台。按照传统工艺路线和设计方法就会在栅极与源极分界出处现一系列的问题。
如图4所示，现有工艺中设计规则要求多晶硅层对槽栅的覆盖最少要达到2um，这样能够保证在实际的多晶硅刻蚀工艺后即便有些过刻，依然能够保证多晶硅对Trench的覆盖与良好连接。然而，上图中的槽栅间距已经小于2um,导致图4中至少有一条Trench沟槽001无法与栅极拐角处的多晶硅相连，因为，即便是从版图上将Trench连接到栅极拐角处多晶硅层，也将导致多晶硅层对槽栅的覆盖小于2um的最低要求，在多晶硅刻蚀环节，容易造成实际的虚接，断接等问题。芯片可能会产生漏电、短路、可靠性差等各类无法预知问题。如果如图4一样，干脆把Trench不接到多晶硅层上，那么就会产生Trench的一端电位浮空，会导致浮空侧原胞不能正常开启，同样会导致芯片产生闩锁问题以及热失效等系列可靠性问题。
综上，现有多晶硅汇流条工艺与版图设计方式在原胞密度较高的IGBT和MOSFET设计中遇到了难以突破的瓶颈。
发明内容
本发明的目的是提供一种沟槽型原胞功率器件的制备方法及该制备方法制得的沟槽型原胞功率器件，以克服现有技术中存在的上述诸多不足，简化工艺、提高芯片利用效率。
为实现上述发明目的，本发明的技术方案如下：
本发明的第一方面提供了一种沟槽型原胞功率器件的制备方法，包括如下步骤：
在硅基衬底上刻蚀梳齿状的沟槽分布；
经过氧化工艺在沟槽和硅基衬底表面形成一层氧化层作为栅极氧化层；
淀积一层多晶硅材料，并填充沟槽形成原胞内的栅极；
通过湿法腐蚀或研磨工艺，将硅基衬底表面的多晶硅材料和氧化层清除干净；
在硅基衬底表面淀积一层绝缘钝化层；
在栅极区和源极/发射极区开通孔，以备和金属层连接；
以溅射或蒸镀的形式在表面淀积一层金属层，通过通孔可连接到内部原胞的相关电极；
刻蚀金属层，形成栅极和源极/发射极；
其中，栅极和源极/发射极为双J互锁型形状，即栅极或源极/发射极主体两端向同一侧突出，且栅极和源极/发射极的突出方向相向。
进一步的，所述在硅基衬底1上刻蚀梳齿状的沟槽分布包括：
采用激光刻蚀工艺在硅基衬底1上刻蚀出梳齿状的沟槽；沟槽的宽度为0.5um-0.6um,深度为4um-5um，沟槽的间距为1um左右。
进一步的，所述沟槽的长度延伸为同时被栅极金属层和源极/发射极金属层覆盖，以便在栅极金属层和/或源极/发射极金属层下方的沟槽中开通孔，以供选择为将其通孔连接至栅极金属层或源极/发射极金属层。
进一步的，部分覆盖于栅极金属层和/或源极/发射极金属层突出短边的沟槽同时向两端延伸，以被栅极金属层和/或源极/发射极金属层的突出长边覆盖。
进一步的，所述沟槽分别连接于栅极、源极/发射极或者浮空。
进一步的，根据输入电容设置所述连接于栅极、源极/发射极的沟槽数量比例以及排列规则。
本发明的第二方面提供了一种沟槽型原胞功率器件，包括硅基衬底；
所述硅基衬底上刻蚀有梳齿状的沟槽；
所述沟槽表面上形成有氧化层，沟槽中填充有多晶硅；
还包括钝化层，形成在所述硅基衬底和沟槽表面上；
还包括金属层，所述金属层被刻蚀形成栅极和源极/发射极，通过通孔连接到内部原胞的相关电极；
其中，栅极和源极/发射极为双J互锁型形状，即栅极或源极/发射极主体两端向同一侧突出，且栅极和源极/发射极的突出方向相向。
进一步的，所述沟槽的长度延伸为同时被栅极金属层和源极/发射极金属层覆盖，以便在栅极金属层和/或源极/发射极金属层下方的沟槽中开通孔，以供选择为将其通孔连接至栅极金属层或源极/发射极金属层。
进一步的，部分覆盖于栅极金属层和/或源极/发射极金属层突出短边的沟槽同时向两端延伸，以被栅极金属层和/或源极/发射极金属层的突出长边覆盖。
进一步的，所述沟槽分别连接于栅极、源极/发射极或者浮空；根据输入电容设置所述连接于栅极、源极/发射极的沟槽数量比例以及排列规则。
综上所述，本发明提供了一种沟槽型原胞功率器件的制备方法和沟槽型原胞功率器件，本发明通过将金属层直接与多晶硅连接，提高了栅极汇流条的综合电导率，使得功率器件的栅极信号能够无损传导到各个原胞；且本发明采用双J型互锁式版图布线方式，解决了现有技术中高密度沟槽功率器件版图布局上容易造成虚接、断接的情况。
与现有技术相比，本发明的有益效果在于：
1、本发明在IGBT/MOSFET等功率器件的制备工艺中，采用金属栅极汇流条工艺，替代了现有多晶硅栅极汇流条工艺，提高了栅极汇流条的综合电导率，使得功率器件的栅极信号能够几乎无损传导到各个原胞；芯片表面各个区域的原胞开启均流性大大提高，使得更大面积的芯片制备成为可能；芯片工作时的热量均匀分布，大大提高了芯片的可靠性。
2、本发明采用将金属层与各原胞电极直接相连的原理，金属层和原胞结构层中间间隔一层氧化隔离层，只需将原胞对应电极位置直接开通孔就能与金属电极直接相连。结构与层次更简单，连通效率更高。而现有技术还有一层栅极多晶硅层。金属与原胞层之间有：金属层，氧化层，多晶硅层，氧化层，原胞结构层等。层次复杂，布线复杂，连通效率低。
3、本发明提出一种双J型互锁式版图布线方式，解决现有技术对包含高密度Trench型功率器件版图布局上遇到容易造成虚接、断接的问题。
附图说明
图1为现有技术中槽栅型原胞结构示意图；
图2是现有技术中刻蚀金属形成栅极和源极的结构示意图；
图3是现有技术中具有多晶硅汇流条的结构示意图；
图4是现有技术中具有多晶硅汇流条时沟槽无法连接拐角处多晶硅的结构示意图；
图5是本发明实施例沟槽型原胞功率器件制备方法的流程示意图；
图6是本发明实施例沟槽型原胞功率器件的结构示意图；
图7是本发明实施例形成金属层的结构示意图；
图8是本发明实施例双J互锁型沟槽型原胞功率器件的结构示意图；
图9是本发明实施例一种栅极导通浮空的原胞排布结构示意图；
图10是本发明实施例另一种栅极导通浮空的原胞排布结构示意图；
图11(a)-(e)是本发明不同实施例沟槽连接情况设置的结构示意图。
附图标记：1为硅基衬底；2为氧化层；3为多晶硅层；4为SiO2钝化层；5为通孔；6为金属层；7为栅极金属；8为栅极金属汇流条；9为源极/发射极金属；10为同时被栅极金属层和源极/发射极金属层覆盖的沟槽。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
技术术语：
IGBT：绝缘栅型双极晶体管的首字母简称，一种压控型功率器件，作为高压开关被普遍应用。
栅极、发射极：IGBT器件有三个电极，栅极G，发射极E，集电极C。其中栅极和发射极通过正面工艺形成，集电极通过背面工艺形成。
MOSFET器件的电极：MOSFET有三个电极，栅极G，源极S，漏极D。与IGBT的正面结构基本一致，电极名称叫法稍有差别。本发明适用IGBT和MOSFET，所以叫作源极S或发射极E都合适。
Trench:沟槽。沟槽栅结构的IGBT和MOSFET等通过在衬底表面刻蚀出梳齿状沟槽，来形成正面原胞结构和纵向导电沟道。
Pitch：每个原胞的宽度。
本发明的第一方面提供了一种沟槽型原胞功率器件的制备方法，如图5和图6所示，包括如下步骤：
步骤S100，在硅基衬底上1刻蚀梳齿状的沟槽分布。采用激光刻蚀工艺在硅基衬底1上刻蚀出梳齿状的密集微型沟槽排布，沟槽的宽度为0.5um-0.6um，深度为4um-5um，沟槽的间距为1um左右。此处与传统工艺差别较大，密集的微型栅极排布大大提高了器件的电流密度。
步骤S200，经过氧化工艺在沟槽和硅基衬底表面形成一层氧化层2作为栅极氧化层。采用牺牲氧化工艺与干氧氧化工艺形成覆盖在沟槽表面和硅基衬底1上的氧化层2，形成氧化层2的氧化工艺的温度为1050℃-1150℃,时间30min-60min；形成的氧化层的厚度为70nm-150nm。
步骤S300，淀积一层多晶硅材料，并填充沟槽形成原胞内的栅极。具体的，淀积多晶硅层3,使多晶硅材料填满沟槽，并覆盖硅基衬底1表面。多晶硅材料采用原位掺杂，以使其具有最低的电阻率形成良好的导电特性。多晶硅材料淀积的厚度为0.5um-1um,原位掺杂。
步骤S400，通过湿法腐蚀或研磨工艺，将硅基衬底表面的多晶硅材料和氧化层清除干净。也就是说，经过此步工艺后，芯片表面没有多晶硅刻蚀后形成的多晶硅汇流条。只有Trench中填满了原位掺杂的多晶硅材料。
步骤S500，在硅基衬底表面淀积一层绝缘钝化层；采用淀积工艺淀积一层钝化层4，作为钝化层将多晶硅栅极保护起来，并形成Trench之间电气隔离、栅极与源极之间的电气隔离。所述钝化层为二氧化硅层,厚度为0.5um-1um。
步骤S600，在栅极区和源极/发射极区开通孔5，以备和金属层连接。具体的，涂覆一层通孔刻蚀光刻胶，使其覆盖整个硅基衬底1的表面,并采用通孔掩膜板曝光该光刻胶形成刻蚀窗口；采用各向异性刻蚀方法刻蚀掉暴露于刻蚀窗口的硅基衬底1上的钝化层4，继续刻蚀一定厚度的硅基衬底1，形成第一通孔；采用各向异性刻蚀方法刻蚀掉暴露于刻蚀窗口的沟槽上的钝化层4，继续刻蚀一定厚度的沟槽，形成第二通孔。第一通孔位于沟槽之间，第二通孔位于沟槽上。
步骤S700，以溅射或蒸镀的形式在表面淀积一层金属层6，使得金属层6填充所述第一、第二通孔并均匀覆盖在整个表面，通过通孔5可连接到内部原胞的相关电极，如图7所示。
步骤S800，刻蚀金属层，形成栅极和源极/发射极的电气隔离，以形成栅极和源极/发射极。
其中，如图8所示，栅极和源极/发射极为双J互锁型形状，即栅极或源极/发射极主体两端向同一侧突出，且栅极和源极/发射极的突出方向相向。本发明提出一种双J型互锁式版图布线方式，解决现有技术对包含高密度Trench型功率器件版图布局上遇到的难题。栅极PAD拐角处的栅极金属层和发射极(源极)金属层呈两个J字型紧密互锁排布。在互锁区域，部分Trench图形同时从栅极金属和发射极金属下穿过，由于金属层和Trench层之间存在氧化隔离层而不会发生栅源短路的现象。由于氧化层的存在，金属层与Trench层之间没有工艺设计规则的限制，只需考虑金属包围通孔的设计规则。
进一步的，所述沟槽的长度延伸为同时被栅极金属7和源极/发射极金属9覆盖，以便在栅极金属7(或栅极金属汇流条8)和/或源极/发射极金属9下方的沟槽中开通孔，以供选择为将其通孔连接至栅极金属层或源极/发射极金属层。如图8所示。
进一步的，部分覆盖于栅极金属层和/或源极/发射极金属层突出短边(图8中中间相向突出的短边)的沟槽10同时向两端延伸，以被栅极金属层和/或源极/发射极金属层的突出长边(图8中上下两端突出的长边)覆盖。在栅极拐角处的J型末端，即便有部分Trench由于设计规则没办法与栅极金属相连，也不用担心，栅极金属汇流条8处拥有第二次连接机会，只需将Trench继续深入到金属汇流条下，设置通孔即可实现栅极连接。
在上述工艺下本发明在栅极拐角处采用一种双J互锁型版图布线方式，解决了现有多晶硅栅极汇流条不能排布高密度Trench原胞结构的问题。刻蚀后的栅极金属和源极金属，已经形成栅极与源极(发射极)之间的电气隔离，两个电极金属呈现两个紧密互相锁在一起的J字型。由于金属与Trench之间存在一层氧化绝缘层，需要在金属和原胞电极之间通过孔刻蚀工艺打上通孔。图8中，Trench的末端延伸到栅极金属7与栅极金属汇流条8的金属下方，在trench末端的位置设置通孔使得原胞区的Trench直接连接到栅极。在原胞区内，同样通过通孔使得原胞的发射极直接连接金属形成器件的发射极。
本发明中栅极采用金属汇流条，而不是多晶硅栅极及汇流条，直接忽略了多晶硅必须覆盖包裹Trench一定距离的工艺要求。而金属与trench之间因为存在这一层致密的氧化层隔离无需考虑金属覆盖包裹Trench的问题。就如下图所示那样，栅极金属J字型末端的金属层覆盖trench为0um,即在设计规则上没有任何限制，甚至金属图形被trench图层反包裹都没有任何问题。不会引发器件参数问题和可靠性问题。
本发明中虽然同样会遇到金属覆盖孔四周最小要求3um的工艺限制。此时由于trench的间距已经远远小于3um,也会存在通孔与栅极金属边缘小于工艺限制的情况。为了不引起该Trench的虚接、断接等问题，必须在栅极金属的J弯末端取消部分栅极通孔，以符合工艺要求，也就是说取消此处的金属与Trench的电气连接。但是一点也不用担心，因为Trench会从金属层下面(有氧化层隔离)继续延伸并与Trench最末端的栅极汇流条相连，只需在Trench末端的栅极汇流条上设置通孔，就能保证此Trench能够连接到栅极，正常接收栅极开启与关断信号。
进一步的，所述沟槽分别连接于栅极、源极/发射极或者浮空。此处的浮空是指将整根沟槽的两端电位浮空，同时沟槽两侧不会设置导通通路，是真正浮空。而现有技术中的浮空是指沟槽的一端有电位，另一侧因为设计规则等原因没法接电位的被动浮空，沟槽两侧设有导通沟道，整根沟槽里的多晶硅由于电阻率产生压降导致连接侧能开启，而浮空一侧不能开启的现象。
进一步的，根据输入电容、输出电容设置所述连接于栅极、源极/发射极的沟槽数量比例以及排列规则。
本发明的可以设计花样繁多的原胞结构设计。功率器件的原胞设计过程中，需要调节动态参数与静态参数的折中，有时也会考虑到驱动芯片与驱动电路的驱动能力，在设计中调节输入、输出电容等。基于以上需求通常会采用一些浮空栅极、哑栅极(DummyGate,栅极接电位，但原胞区无注入，无电流)、Trench与发射极(源极)短接等花样繁多的原胞结构。本发明使得以上原胞设计的需求全部成为可能。
如图9所示为浮空栅极的原胞结构，可以设置1导通1浮空，1导通2浮空.......1导通N浮空的原胞排布。在与栅极与金属栅极汇流条的接触区，不设置通孔，就能使该Trench浮空了。
图10所示则是部分Trench直接与发射极相连的结构。只需要将浮空的Trench在发射极区设置通孔即可与发射极相连。接栅极的Trench、接发射极的Trench同样可以设置1：N，到1：N的任意比例、任意规则排布。
还可以支持同时包含有以上三种情况的原胞结构，栅极的Trench、接发射极的Trench、浮空的trench，可以根据设计需求设置任意比例、规则排布。
同一根Trench，只能存在一种状态。或接栅极、或浮空、或接发射极。不然会造成设计错误，或引发芯片可靠性问题。
以下根据调节输入电容来设计沟槽的具体连接情况：
由于输入电容的主要构成部分为Cge，也就是栅极到发射极的电容。如图11(a)所示，连接栅极的沟槽Trench由栅极到源极存在一个由栅极氧化层形成的Cge的电连接关系；而连接发射极的沟槽Trench因为没有与栅极相连，而且该根沟槽Trench的氧化层电容直接被在发射极被短路，可以认为连发射极的沟槽Trench不存在Cge。因此当接栅极沟槽Trench与接发射极沟槽Trench比例为1:1时，该器件的Cge直接缩小1倍，到原来沟槽Trench全部接入栅极时输入电容Co的1/2。同理图11(b)中比例达到1:3时，Cge变成Co的1/4；图11(c)中比例达到1:7时，Cge变成Co的1/8；该结构可以进行1：N的任意比例搭配。图11(d)，图11(e)示例引入浮空Trench，既不与栅极相连，也不与发射极相连，浮空Trench与电极之间不存在连接关系，所以该根Trench的氧化层电容对芯片参数也没有贡献，在Cge的调节作用方面与连接发射极的Trench作用相同，即是说图11(d)接栅极Trench：浮空Trench：接发射极Trench为1:1:6，图11(e)接栅极Trench：浮空Trench：接发射极Trench为1:3:4，这两种情况芯片的Cge都将为原来Co的1/8.然而图11(d)和图11(e)的浮空Trench还有一项重要的作用就是减少芯片表面密集开孔的密度，降低工艺风险的发生。由上述分析可知，接栅极Trench：浮空Trench：接发射极Trench的比例1:N1:N2可根据需求进行任意比例的灵活搭配，其实际输入电容为：Cge＝Co/(1+N1+N2)，其中Co为沟槽Trench全部接栅极时的输入电容。
本发明的第二方面提供了一种沟槽型原胞功率器件，包括硅基衬底1；硅基衬底1上刻蚀有梳齿状的沟槽；沟槽表面上形成有氧化层2，沟槽中填充有多晶硅3；还包括钝化层4，形成在所述硅基衬底1和沟槽表面上；还包括金属层6，所述金属层6被刻蚀形成栅极和源极/发射极，通过通孔5连接到内部原胞的相关电极；其中，栅极和源极/发射极为双J互锁型形状，即栅极或源极/发射极主体两端向同一侧突出，且栅极和源极/发射极的突出方向相向。
进一步的，所述沟槽的长度延伸为同时被栅极金属层和源极/发射极金属层覆盖，以便在栅极金属层和/或源极/发射极金属层下方的沟槽中开通孔，以供选择为将其通孔连接至栅极金属层或源极/发射极金属层。
进一步的，部分覆盖于栅极金属层和/或源极/发射极金属层突出短边的沟槽同时向两端延伸，以被栅极金属层和/或源极/发射极金属层的突出长边覆盖。
进一步的，所述沟槽分别连接于栅极、源极/发射极或者浮空；根据输入电容设置所述连接于栅极、源极/发射极的沟槽数量比例以及排列规则。具体参照前述方法中的内容，在此不再赘述。
本发明在芯片制备过程中采用金属栅极汇流条代替了多晶硅汇流条，并采用了一种双J互锁型栅极布线方式巧妙地实现了高密度trench与栅极汇流条的连接，而且满足工艺设计规则。
本发明在IGBT/MOSFET等功率器件的制备工艺中。采用金属栅极汇流条工艺，替代了现有多晶硅栅极汇流条工艺。提高了栅极汇流条的综合电导率，使得功率器件的栅极信号能够几乎无损传导到各个原胞；芯片表面各个区域的原胞开启均流性大大提高，使得更大面积的芯片制备成为可能；芯片工作时的热量均匀分布，大大提高了芯片的可靠性。
本发明采用将金属层与各原胞电极直接相连的理念，金属层和原胞结构层中间间隔一层氧化隔离层，只需将原胞对应电极位置直接开通孔就能与金属电极直接相连。结构与层次更简单，连通效率更高。现有技术还有一层栅极多晶硅层。金属与原胞层之间有：金属层，氧化层，多晶硅层，氧化层，原胞结构层等。层次复杂，布线复杂，连通效率低。
本发明对于传统技术低密度Trench结构的功率器件也适用，通用性更强。
综上所述，本发明提供了一种沟槽型原胞功率器件的制备方法和沟槽型原胞功率器件，本发明通过将金属层直接与多晶硅连接，提高了栅极汇流条的综合电导率，使得功率器件的栅极信号能够无损传导到各个原胞；且本发明采用双J型互锁式版图布线方式，解决了现有技术中高密度沟槽功率器件版图布局上容易造成虚接、断接的情况。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (10)

1.一种沟槽型原胞功率器件的制备方法，其特征在于，包括如下步骤：
在硅基衬底上刻蚀梳齿状的沟槽分布；
经过氧化工艺在沟槽和硅基衬底表面形成一层氧化层作为栅极氧化层；
淀积一层多晶硅材料，并填充沟槽形成原胞内的栅极；
通过湿法腐蚀或研磨工艺，将硅基衬底表面的多晶硅材料和氧化层清除干净；
在硅基衬底表面淀积一层绝缘钝化层；
在栅极区和源极/发射极区开通孔，以备和金属层连接；
以溅射或蒸镀的形式在表面淀积一层金属层，通过通孔可连接到内部原胞的相关电极；
刻蚀金属层，形成栅极和源极/发射极；
其中，栅极和源极/发射极为双J互锁型形状，即栅极和源极/发射极主体两端向同一侧突出，且栅极和源极/发射极的突出方向相向。
2.根据权利要求1所述的沟槽型原胞功率器件的制备方法，其特征在于，所述在硅基衬底上刻蚀梳齿状的沟槽分布包括：
采用激光刻蚀工艺在硅基衬底上刻蚀出梳齿状的沟槽；沟槽的宽度为0.5um-0.6um,深度为4um-5um，沟槽的间距为1um左右。
3.根据权利要求1或2所述的沟槽型原胞功率器件的制备方法，其特征在于，所述沟槽的长度延伸为同时被栅极金属层和源极/发射极金属层覆盖，以便在栅极金属层和/或源极/发射极金属层下方的沟槽中开通孔，以供选择为将其通孔连接至栅极金属层或源极/发射极金属层。
4.根据权利要求3所述的沟槽型原胞功率器件的制备方法，其特征在于，部分覆盖于栅极金属层和/或源极/发射极金属层突出短边的沟槽同时向两端延伸，以被栅极金属层和/或源极/发射极金属层的突出长边覆盖。
5.根据权利要求3所述的沟槽型原胞功率器件的制备方法，其特征在于，所述沟槽分别连接于栅极、源极/发射极或者浮空。
6.根据权利要求5所述的沟槽型原胞功率器件的制备方法，其特征在于，根据输入电容设置所述连接于栅极、源极/发射极的沟槽数量比例以及排列规则。
7.一种沟槽型原胞功率器件，其特征在于，包括硅基衬底；
所述硅基衬底上刻蚀有梳齿状的沟槽;
所述沟槽表面上形成有氧化层，沟槽中填充有多晶硅；
还包括钝化层，形成在所述硅基衬底和沟槽表面上；
还包括金属层，所述金属层被刻蚀形成栅极和源极/发射极，通过通孔连接到内部原胞的相关电极；
其中，栅极和源极/发射极为双J互锁型形状，即栅极和源极/发射极主体两端向同一侧突出，且栅极和源极/发射极的突出方向相向。
8.根据权利要求7所述的沟槽型原胞功率器件，其特征在于，所述沟槽的长度延伸为同时被栅极金属层和源极/发射极金属层覆盖，以便在栅极金属层和/或源极/发射极金属层下方的沟槽中开通孔，以供选择为将其通孔连接至栅极金属层或源极/发射极金属层。
9.根据权利要求8所述的沟槽型原胞功率器件，其特征在于，部分覆盖于栅极金属层和/或源极/发射极金属层突出短边的沟槽同时向两端延伸，以被栅极金属层和/或源极/发射极金属层的突出长边覆盖。
10.根据权利要求8或9所述的沟槽型原胞功率器件，其特征在于，所述沟槽分别连接于栅极、源极/发射极或者浮空；根据输入电容设置所述连接于栅极、源极/发射极的沟槽数量比例以及排列规则。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0210625A2 (en) * 1985-08-02 1987-02-04 General Electric Company Low capacitance amorphous silicon field effect transistor structure
KR100636919B1 (ko) * 2005-08-26 2006-10-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN104900705A (zh) * 2008-12-25 2015-09-09 罗姆股份有限公司 半导体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345247B4 (de) * 2003-09-29 2007-10-04 Infineon Technologies Ag Verwendung von Leiterbahnen als Krallkörper
US8187939B2 (en) * 2009-09-23 2012-05-29 Alpha & Omega Semiconductor Incorporated Direct contact in trench with three-mask shield gate process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0210625A2 (en) * 1985-08-02 1987-02-04 General Electric Company Low capacitance amorphous silicon field effect transistor structure
KR100636919B1 (ko) * 2005-08-26 2006-10-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN104900705A (zh) * 2008-12-25 2015-09-09 罗姆股份有限公司 半导体装置

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