CN215731728U - 微沟槽igbt - Google Patents

Abstract

本实用新型提供一种微沟槽IGBT，所述微沟槽IGBT包括：半导体衬底和IGBT元胞，IGBT元胞包括：多个真栅极单元，相邻真栅极单元之间设有数量不等的假沟槽单元和/或假栅极单元，且假沟槽单元和/或假栅极单元对称设置；相连沟槽之间中间通过注入推结形成PW导电层覆盖到沟槽底部，且在真栅极单元两侧通过注入推结在PW导电层下部形成JFET层。本实用新型将PW导电层覆盖到沟槽底部同时在真栅极单元之两侧引入JFET，使得PW局部维持原来的深度且不改变沟道长度，可以在优化IGBT静态特性的同时通过虚拟栅极降低米勒电容，增大输入电容和米勒电容的比例，进一步增强IGBT开通关断过程可控性。

Description

微沟槽IGBT

技术领域

本实用新型涉及半导体技术领域，具体涉及一种微沟槽IGBT(Insulated GateBipolar Transistor，绝缘栅双极型晶体管)。

背景技术

随着技术的升级，微沟槽MPT(Micro Pattern Trench)结构已逐渐被应用到最新产品中，微沟槽顾名思义，是采用较小的沟槽Cell Pitch(一般小于4um)，但随着沟槽的缩小沟槽密度的增加必然带来寄生电容的增加，从而无法确保IGBT开通关断过程中的可控性。

实用新型内容

本实用新型为解决上述技术问题，提供了一种微沟槽IGBT，本实用新型在微沟槽IGBT的基础上通过调整栅极的结构，将PW(P-type well)导电层覆盖到沟槽底部同时在真栅极单元之两侧引入JFET(Junction Field-Effect Transistor，结型场效应晶体管)，使得PW导电层局部维持原来的深度且不改变沟道长度，可以在优化IGBT静态特性的同时通过虚拟栅极降低米勒电容Cres，增大输入电容Cies和米勒电容Cres的比例，进一步增强IGBT开通关断过程可控性。

本实用新型采用的技术方案如下：

本实用新型的实施例提出了一种微沟槽IGBT，包括：半导体衬底和IGBT元胞，所述IGBT元胞采用MPT结构，所述IGBT元胞包括：多个真栅极单元，相邻所述真栅极单元之间设有数量不等的假沟槽单元和/或假栅极单元，且所述假沟槽单元和/或所述假栅极单元对称设置；相连沟槽之间中间通过注入推结形成PW导电层覆盖到沟槽底部，且在所述真栅极单元两侧通过注入推结在所述PW导电层下部形成JFET层。

本实用新型上述提出的微沟槽IGBT还具有如下附加技术特征：

具体地，所述PW导电层与所述半导体衬底的类型相反。

进一步地，所述真栅极单元两侧通过注入推结形成与所述导电层类型相反的源层。

具体地，所述真栅极单元和所述假栅极单元的分别通过接触孔连接栅极金属，所述假沟槽单元连接发射极金属。

具体地，相邻所述真栅极单元之间设有1个所述假栅极单元和2个所述假沟槽单元。

具体地，相邻所述真栅极单元之间设有2个所述假栅极单元和3个所述假沟槽单元。

具体地，相邻所述真栅极单元之间设有1个所述假栅极单元。

具体地，相邻所述真栅极单元之间设有1个所述假沟槽单元。

本实用新型的有益效果：

本实用新型在微沟槽IGBT的基础上通过调整栅极的结构，将PW导电层覆盖到沟槽底部同时在真栅极单元之两侧引入JFET，使得PW导电层局部维持原来的深度且不改变沟道长度，可以在优化IGBT静态特性的同时通过虚拟栅极降低米勒电容Cres，增大输入电容Cies和米勒电容Cres的比例，进一步增强IGBT开通关断过程可控性。

附图说明

图1是根据本实用新型一个实施例的微沟槽IGBT的结构示意图；

图2是根据本实用新型一个实施例的微沟槽IGBT的部分工艺后的结构示意图。

图3是根据本实用新型另一个实施例的微沟槽IGBT的部分工艺后的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图1是根据本实用新型一个实施例的微沟槽IGBT的结构示意图，如图1所示，该结构包括半导体衬底10和IGBT元胞，IGBT元胞采用MPT结构，IGBT元胞包括：多个真栅极单元20，相邻真栅极单元20之间设有数量不等的假沟槽单元(虚拟沟槽单元)30和/或假栅极单元(虚拟栅极单元)40，且假沟槽单元30和/或假栅极单元40对称设置；相连沟槽之间中间通过注入推结形成PW导电层覆盖到沟槽底部，且在真栅极单元20两侧通过注入推结在PW导电层下部形成JFET层。

具体地，图1中gate为门极，emitter为发射极，collector为集电极，半导体衬底10可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的半导体衬底优选采用硅衬底，在本实施例中以N型衬底为例进行说明。通过设置假沟槽栅单元30可以降低饱和压降、优化短路能力，通过设置假沟槽单元30可以调节栅极结电容，从而优化开关特性，根据应用端的需求假栅极单元40及假沟槽单元30的数量是可以调节的，只要满足IGBT元胞为对称结构即可，对此不做过多限制。

在微沟槽IGBT(沟槽Cell Pitch小于4um)的基础上通过调整栅极的结构，将PW推深覆盖到沟槽底部同时在真栅极两侧引入JFET，使得PW局部维持原来的深度，不改变沟道长度，优化IGBT静态特性的同时可以通过调节相邻真栅极单元之间插入的假沟槽单元和假栅极单元的数量，来调节输入电容Cies和弥勒电容Cres的比例，从而降低米勒电容Cres，增大输入电容Cies和米勒电容Cres比例，进一步增强IGBT开通关断过程可控性。

在本实用新型的实施例中，PW导电层与半导体衬底10的类型相反。例如，PW导电层为P型导电层，半导体衬底10为N型衬底。

根据本实用新型的一个实施例，如图1所示，真栅极单元20两侧通过注入推结形成与PW导电层类型相反的源层50。例如，半导体衬底10为N型衬底，真栅极单元20两侧通过注入推结形成N+源层

也就是说，本实施例中真栅极单元20是指沟槽两侧设置有N+源区的栅极，假栅极单元30是指沟槽两侧未设置N+源区的栅极。

在本实用新型的实施例中，真栅极单元20和假栅极单元40的分别通过接触孔连接栅极金属，假沟槽单元30连接发射极金属。

根据本实用新型的一个实施例，相邻真栅极单元20之间可以设有1个假栅极单元40和2个假沟槽单元30；或者，相邻真栅极单元20之间设有2个假栅极单元40和3个假沟槽单元30；或者，相邻真栅极单元20之间设有1个假栅极单元40；或者，相邻真栅极单元20之间设有1个假沟槽单元30等，只需满足假沟槽单元30和假栅极单元40数量不等且对称设置。

综上，根据本实用新型实施例的微沟槽IGBT，在微沟槽IGBT的基础上通过调整栅极的结构，将PW导电层覆盖到沟槽底部同时在真栅极单元之两侧引入JFET，使得PW导电层局部维持原来的深度且不改变沟道长度，可以在优化IGBT静态特性的同时通过虚拟栅极降低米勒电容Cres，增大输入电容Cies和米勒电容Cres的比例，进一步增强IGBT开通关断过程可控性。

此外，基于上述的微沟槽IGBT，本实用新型还提出一种微沟槽IGBT的制作方法，微沟槽IGBT包括：半导体衬底和IGBT元胞，IGBT元胞采用MPT结构，制作方法包括以下步骤：

S1，在IGBT元胞上光刻定义出JFET区域，通过注入推结形成JFET层；

S2，在IGBT元胞光刻定义出沟槽区域，并通过干法刻蚀出沟槽。

S3，在IGBT元胞上形成多个真栅极单元，其中，相邻真栅极单元之间设有数量不等的假沟槽单元和/或假栅极单元，且假沟槽单元和/或假栅极单元对称设置。

具体地，可以通过牺牲氧化、栅极氧化、多晶硅填充、多晶硅刻蚀或化学机械研磨来完成栅极。

S4，在相连沟槽之间中间通过注入推结形成PW导电层覆盖到沟槽底部

S5，光刻定义出源层，并在真栅极单元两侧通过注入推结形成与PW导电层类型相反的源层。

S6，真栅极单元和假栅极单元的分别通过接触孔连接栅极金属，假沟槽单元连接发射极金属，钝化和背面金属。

由上，形成来完成沟槽IGBT器件的制作。

完成步骤S1-S3后微沟槽IGBT的结构可参照图2，完成步骤S4-S5后微沟槽IGBT的结构可参照图3，完成步骤S6后沟槽IGBT的结构可参照图1。

根据本实用新型实施例的微沟槽IGBT的制作方法，在微沟槽IGBT的基础上通过调整栅极的结构，将PW导电层覆盖到沟槽底部同时在真栅极单元之两侧引入JFET，使得PW导电层局部维持原来的深度且不改变沟道长度，可以在优化IGBT静态特性的同时通过虚拟栅极降低米勒电容Cres，增大输入电容Cies和米勒电容Cres的比例，进一步增强IGBT开通关断过程可控性。

在本实用新型的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必针对相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同物限定。

Claims (8)

1.一种微沟槽IGBT，其特征在于，包括：

半导体衬底和IGBT元胞，所述IGBT元胞采用MPT结构，所述IGBT元胞包括：多个真栅极单元，相邻所述真栅极单元之间设有数量不等的假沟槽单元和/或假栅极单元，且所述假沟槽单元和/或所述假栅极单元对称设置；

相连沟槽之间中间通过注入推结形成PW导电层覆盖到沟槽底部，且在所述真栅极单元两侧通过注入推结在所述PW导电层下部形成JFET层。

2.根据权利要求1所述的微沟槽IGBT，其特征在于，所述PW导电层与所述半导体衬底的类型相反。

3.根据权利要求2所述的微沟槽IGBT，其特征在于，所述真栅极单元两侧通过注入推结形成与所述PW导电层类型相反的源层。

4.根据权利要求1所述的微沟槽IGBT，其特征在于，所述真栅极单元和所述假栅极单元的分别通过接触孔连接栅极金属，所述假沟槽单元连接发射极金属。

5.根据权利要求1所述的微沟槽IGBT，其特征在于，相邻所述真栅极单元之间设有1个所述假栅极单元和2个所述假沟槽单元。

6.根据权利要求1所述的微沟槽IGBT，其特征在于，相邻所述真栅极单元之间设有2个所述假栅极单元和3个所述假沟槽单元。

7.根据权利要求1所述的微沟槽IGBT，其特征在于，相邻所述真栅极单元之间设有1个所述假栅极单元。

8.根据权利要求1所述的微沟槽IGBT，其特征在于，相邻所述真栅极单元之间设有1个所述假沟槽单元。

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