JPH1126760A

JPH1126760A - 半導体装置

Info

Publication number: JPH1126760A
Application number: JP18145497A
Authority: JP
Inventors: Tetsuo Takahashi; 徹雄高橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-07
Filing date: 1997-07-07
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】定常損失を保ちながら、ターンオフ損失の低
減が図られる半導体装置を提供する。【解決手段】ｎ^-層２の一方の表面において、トレン
チ１７ａ、１７ｂにゲート酸化膜１２ａ、１２ｂを介在
させて埋込ゲート電極１８ａ、１８ｂが形成されてい
る。そのゲート酸化膜１２ａに接するようにｐベース６
およびｎ⁺エミッタ１０が形成されている。トレンチ１
７ａ、１７ｂの間にｐ⁺引抜き部２０ａが形成されてい
る。ｐ⁺引抜き部２０ａ下のｎ^-層２の電気抵抗は、ｐ
ベース６下のｎ^-層２の電気抵抗よりも高い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に定常損失を増加させることなくターンオフ損失を低
減することができる半導体装置に関するものである。

【０００２】

【従来の技術】一般に電流の導通遮断を制御することの
できるスイッチング素子には、低い定常損失およびスイ
ッチング損失、高速度の電流遮断さらに高い電流の遮断
能力が要求される。

【０００３】このような要求に応えるスイッチング素子
として、ＩＧＢＴ（Insulated GateBipolar Transistor
）が主流となっている。

【０００４】まず最も基本的なＩＧＰＴの構造について
図を用いて説明する。図１４を参照して、ｎ^-層１０２
の一方の表面にｐベース１０６が形成されている。その
ｐベース１０６の表面には、ｐ⁺コンタクト１０８およ
びｎ⁺カソード１０が形成されている。また、ｎ^-層１
０２の表面には、ゲート酸化膜１１２ａを介して埋込ゲ
ート電極１１８ａが形成されている。ｎ^-層１０２の他
方の表面には、ｎバッファ１０４を介在してｐ⁺コレク
タ１２２が形成されている。そのｐ⁺コレクタ１２２に
はコレクタ電極１２４が形成されている。ｐ⁺コンタク
ト１０８、ｐベース１０６およびｎ⁺カソード１１０に
電気的に接続されるエミッタ電極１１４が形成されてい
る。埋込ゲート電極１１８ａにゲート電極１１６が形成
されている。

【０００５】次に、動作について説明する。オン状態
は、ゲート電極１１６にしきい値電圧以上の電圧を印加
することで実現できる。ゲート電極１１６にしきい値電
圧以上の電圧を印加することにより、ゲート酸化膜１１
２ａ近傍のｐベース１０６の導電型が反転しチャネル領
域が形成される。これにより、ｎ⁺カソード１１０から
そのチャネル領域を通ってｎ^-層１０２へ電子が注入さ
れる。一方、ｐ⁺コレクタ１２２からはｎ^-層１０２へ
正孔が注入される。このため、ｎ^-１０２は電子と正孔
の濃度が上昇し、伝導度変調が起こる。その結果、エミ
ッタ電極１１４とコレクタ電極１２４との間で電流が流
れるオン状態が実現する。このオン状態になる過程を
「ターンオン」と呼ぶ。

【０００６】次にオフ状態は、ゲート電極１１６にしき
い値電圧以下の電圧を印加することにより実現できる。
オン状態から、ゲート電極１１６に印加する電圧をしき
い値電圧以下にすると、ゲート酸化膜１１２ａ近傍のｐ
ベース１０６に形成されていたチャネル領域が消滅す
る。これにより、ｎ⁺カソード１１０からｎ^-層１０２
への電子の注入がなくなる。このため、ｎ^-層１０２に
蓄積された正孔がｐベース１０６とｐ⁺コンタクト１０
８を経てエミッタ電極１１４へ流れる。その結果、エミ
ッタ電極１１４とコレクタ電極１２４との間で電流が遮
断されオフ状態となる。このオフ状態になる過程を「タ
ーンオフ」と呼ぶ。

【０００７】ところで、ＩＧＢＴにおいて発生する損失
は大きく分けて２つあり、１つは定常損失であり、他の
１つはスイッチング損失である。定常損失は、オン状態
において、エミッタ電極とコレクタ電極との間に発生す
る電圧効果（オン電圧）による損失である。スイッチン
グ損失には、ターンオン損失とターンオフ損失がある。
ターンオン損失は、ターンオン時に発生する損失であ
る。ターンオフ損失は、ターンオフ時に発生する損失で
ある。

【０００８】これらの損失のうち、現実的には定常損失
とターンオン損失が損失の大部分を占めている。そし
て、これらの損失を低減することが必要となっている。

【０００９】次に、オン電圧を低く保ち定常損失を改善
したＩＧＢＴとして、特開平５−２４３５６１号公報お
よび特開平５−３１７３７５号公報に開示されたＩＧＢ
Ｔについて図を用いて説明する。図１５を参照して、ｎ
^-層１０２の一方の表面に、ゲート酸化膜１１２ａを介
在させ、複数の埋込ゲート電極１１８ａ、１１８ｂ、１
１８ｃが形成されている。埋込ゲート電極１１８ａと埋
込ゲート電極１１８ｂとの間の領域には、ｐベース２０
６が形成されている。そのｐベース２０６の表面には、
ｐ⁺コンタクト２０８およびｎ⁺カソード２１０が形成
されている。これらの領域とゲート電極１１６とはゲー
ト酸化膜１１２ａによって電気的に絶縁されている。こ
れ以外の構成については、図４に示す構造と同様なの
で、同一部材には同一符号を付しその詳しい説明を省略
する。

【００１０】次に動作について説明する。オン状態は、
ゲート電極１１６にしきい値電圧以上の電圧を印加する
ことで実現できる。ゲート電極１１６にしきい値電圧以
上の電圧を印加することにより、ゲート酸化膜１１２ａ
近傍のｐベース１０６の導電型が反転しチャネル領域が
形成される。これにより、図１４に示したＩＧＢＴの場
合と同様に、ｎ^-層１０２に電子および正孔が蓄積され
伝導度変調が起こる。これにより、オン状態が実現す
る。

【００１１】この構成の場合、特に、エミッタ電極１１
４に接続されているｎ⁺カソード１１０、ｐベース１０
６の占有面積が小さくなっているため、正孔がｎ^-層１
０２からｐベース１０６へ流れにくい。その結果、ｎ^-
層１０２へ正孔が蓄積され、オン電圧が低くなると考え
られている。

【００１２】次に、特開平９−１３９５１０号公報に開
示されているＩＧＢＴについて図を用いて説明する。図
１６を参照して、埋込ゲート電極１１８ａ、１１８ｂ、
１１８ｃの各領域の間のｎ^-層１０２に不純物領域が形
成されていないことを除けば、図１５に示す構造と同じ
である。

【００１３】この構成においては、特にゲート電極１１
６にしきい値電位以上の電位を印加することにより、各
埋込ゲート電極１１８ａ〜１１８ｃに接するゲート酸化
膜１１２ａ近傍のｎ^-層１０２の電子の濃度が上昇す
る。このため、正孔がよりｎ^-層１０２に蓄積される。
その結果、オン電圧が低くなると考えられている。

【００１４】以上説明したように、図１５および図１６
に示すＩＧＢＴの場合、エミッタ電極１１４下近傍のｎ
^-層１０２のキャリア濃度が上昇することにより、伝導
度変調が高くなりオン電圧が低下すると考えられてい
る。

【００１５】

【発明が解決しようとする課題】しかしながら、上述し
たＩＧＢＴにおいては、特に、ターンオフ時に問題があ
った。図１５または図１６を参照して、オフ状態は、ゲ
ート電極１１６にしきい値電位以下の電位を印加するこ
とで実現できる。ゲート電極１１６にしきい値電位以下
の電位を印加すると、ゲート酸化膜１１２ａ近傍のｐベ
ース１０６に形成されていたチャネル領域が消滅する。
エミッタ電極１１４からｎ^-層１０２への電子の注入が
なくなるため、ｎ^-層１０２に蓄積された正孔がｐベー
ス１０６とｐ⁺コンタクト１０８を通してエミッタ電極
１１４へ流れる。このとき、正孔が良好にエミッタ電極
１１４へ流れないために、ターンオン損失の低減が十分
に図れず、ＩＧＢＴが発熱を伴うなどの問題点があっ
た。

【００１６】本発明は、上述した問題点を解決するため
になされたものであり、定常損失を増加させることな
く、スイッチング損失、特にターンオフ損失の低減が図
れる半導体装置を得ることを目的とする。

【００１７】

【課題を解決するための手段】本発明の１つの局面によ
る半導体装置は、複数の溝部と第２導電型の第１不純物
領域と第１導電型の第２不純物領域と第２導電型の第３
不純物領域と第１制御電極層と第２制御電極層と第２導
電型の第４不純物領域と第１電極層と第２電極層とを備
えている。複数の溝部は、第１導電型の半導体基板の第
１主表面に、互いに距離を隔てて設けられ、実質的にそ
れぞれ同じ深さを有している。第２導電型の第１不純物
領域は、半導体基板の第１主表面に形成され、複数の溝
部のうちの１つの溝部の一方の側面に接し、１つの溝部
の深さよりも浅い。第１導電型の第２不純物領域は、第
１不純物領域の第１主表面に形成され、１つの溝部の一
方の側面に接している。第２導電型の第３不純物領域
は、１つの溝部と１つの溝部の隣に位置する他の溝部と
の間の半導体基板の第１導電型の領域の第１主表面に形
成され、１つの溝部の他方の側面と、他の溝部の一方の
側面とに接し、１つの溝部および他の溝部の深さよりも
浅い。第１制御電極層は、１つの溝部内に絶縁膜を介在
させて埋込まれている。第２制御電極層は、他の溝部内
に絶縁膜を介在させて埋込まれている。第２導電型の第
４不純物領域は、半導体基板の第２主表面に形成されて
いる。第１電極層は、第１〜第３不純物領域に電気的に
接続されている。第２電極層は、第４不純物領域に電気
的に接続されている。第１不純物領域下に位置する半導
体基板の第１導電型の領域における、第１不純物領域直
下から１つの溝部の底と実質的に同じ深さまでの電気抵
抗が、第３不純物領域下に位置する半導体基板の第１導
電型の領域における、第３不純物領域直下から１つの溝
部の底と実質的に同じ深さまでの電気抵抗よりも低い。

【００１８】好ましくは、以下のように構成する。第１
不純物領域直下から１つの溝部の底と実質的に同じ深さ
までに位置する半導体基板の第１導電型の領域におい
て、第１不純物領域の占有面積をＳ₁、第１不純物領域
直下から１つの溝部の底と実質的に同じ深さまでの距離
をＬ₁、比抵抗をρ₁とし、第３不純物領域直下から１
つの溝部の底と実質的に同じ深さまでに位置する半導体
基板の第１導電型の領域において、第３不純物領域の占
有面積をＳ₂、第３不純物領域直下から１つの溝部の底
と実質的に同じ深さまでの距離をＬ₂、比抵抗をρ₂と
したときに、ρ₁・Ｌ₁／Ｓ₁＜ρ₂・Ｌ₂／Ｓ₂を満
たすように、第１〜第３不純物領域、１つの溝部がそれ
ぞれ形成されている。

【００１９】また好ましくは、以下のように構成する。
第１不純物領域、第３不純物領域、１つの溝部、他の溝
部は、半導体基板の第１主表面において、それぞれ一方
向に所定の長さを有してストライプ状に形成されてい
る。第１不純物領域直下から１つの溝部の底と実質的に
同じ深さまでに位置する半導体基板の第１導電型の領域
において、その一方向と直交する方向の長さをＷ₁と
し、第３不純物領域直下から１つの溝部の底と実質的に
同じ深さまでに位置する半導体基板の第１導電型の領域
において、その一方向と直交する方向の長さをＷ₂とし
たときに、ρ₁・Ｌ ₁／Ｗ₁＜ρ₂・Ｌ₂／Ｗ₂を満た
している。

【００２０】さらに好ましくは、第３不純物領域は、他
の隣接する各溝部の間の半導体基板の第１導電型の領域
の第１主表面にそれぞれ形成されている。

【００２１】また好ましくは、第３不純物領域の第１主
表面に形成され、第１電極層と電気的に接続されるとと
もに、１つの溝部の他方の側面と接する第１導電型の第
５不純物領域を含んでいる。

【００２２】さらに好ましくは、以下の構成を備えてい
る。第１電極層は、第２制御電極層と電気的に接続され
ている。他の溝部の近傍に位置する半導体基板の第１導
電型の領域の導電型を反転させるために、第２制御電極
層に印加すべきしきい値電位をＶとし、第１制御電極層
に所定の電位以上の電位を印加することにより、１つの
溝部の近傍に位置する第１不純物領域の導電型が反転
し、チャネル領域が形成されて第１電極層と、第２電極
層との間で電流が流れるオン状態における半導体基板の
第１導電型の領域の電位をＶ_onとし、第１制御電極層に
所定の電位より低い電位を印加することにより、チャネ
ル領域が消滅し、第１電極層と第２電極層との間で電流
が遮断されるオフ状態における半導体基板の第１導電型
の領域の電位をＶ_offとしたときに、Ｖ_on＜Ｖ＜Ｖ_off
である。

【００２３】

【発明の実施の形態】実施の形態１実施の形態１に係る半導体装置について図を用いて説明
する。図１および図２を参照して、第１導電型の半導体
基板としてのｎ^-層２の一方の表面に溝部としてのトレ
ンチ１７ａ、１７ｂが形成されている。トレンチ１７
ａ、１７ｂには、絶縁膜としてのゲート酸化膜１２ａを
介して、第１または第２制御電極層としての埋込ゲート
電極１８ａ、１８ｂがそれぞれ形成されている。トレン
チ１７ａの一方の側面に接するように、第１不純物領域
としてのｐベース６が形成されている。そのｐベース６
には、ゲート酸化膜１２ａに接するように、第２不純物
領域としてのｎ⁺カソード１０が形成されている。ま
た、ｐベース６には、ｐ⁺コンタクト８が形成されてい
る。

【００２４】トレンチ１７ａ、１７ｂの間にそれぞれゲ
ート酸化膜１２ａ、１２ｂに接するように、第３不純物
領域としてのｐ⁺引抜き部２０ａが形成されている。そ
のｐ ⁺引抜き部２０ａ、ｎ⁺カソード１０およびｐ⁺コ
ンタクト８に、第１電極層としてのエミッタ電極１４が
接続されている。埋込ゲート電極１８ａ、１８ｂにはゲ
ート電極１６が接続されている。ｎ^-層２の他方の表面
には、ｎバッファ４を介在させて、第４不純物領域とし
てのｐ⁺コレクタ２２が形成されている。そのｐ⁺コレ
クタには、第２電極層としてのコレクタ電極２４が接続
されている。

【００２５】なお、ＩＧＢＴの平面構造は、図２に示す
ように、ストライプ状である。したがって、ｐベース
６、ｐ⁺引抜き部２０ａ、トレンチ１７ａ、１７ｂ等は
図の紙面に垂直な方向に対してほぼ同じ長さを有してい
る。また、ｐベース６の幅Ｗ₁はｐ⁺引抜き部２０ａの
幅Ｗ₂よりも大きい。このため、ｐベース６の占有面積
は、ｐ⁺引抜き部２０ａの占有面積よりも大きい。ｐベ
ース６直下からトレンチ１７ａの底に相当する位置まで
の長さｄ₁とｐ⁺引抜き部２０ａ直下からトレンチ１７
ａの底に相当する位置までの長さｄ₂とはほぼ同じであ
る。また、ｐベース６下近傍のｎ^-層２の電子の濃度と
ｐ⁺引抜き部２０ａ下近傍のｎ^-層２の電子の濃度とは
ほぼ等しい。このため、それぞれの比抵抗は実質的に等
しい。

【００２６】これにより、ｐベース６下に位置するｎ^-
層２のトレンチ１７ａの底に相当する位置までの電気抵
抗は、ｐ⁺引抜き部２０ａ下に位置するｎ^-層２のトレ
ンチ１７ａの底に相当する位置までの電気抵抗よりも小
さい。

【００２７】次に、オン動作について説明する。ゲート
電極１６に、しきい値電位以上の電位を印加する。これ
により、ゲート絶縁膜１２ａ近傍のｐベース６の導電型
が反転しチャネル領域が形成される。ｎ⁺カソード１０
からそのチャネル領域を経てｎ^-層２へ電子が注入され
る。一方、ｐ⁺コレクタ２２からは、ｎ^-層２へ正孔が
注入される。このとき、上述したように、ｐ⁺引抜き部
２０ａ下に位置するｎ ^-層２の電気抵抗が、ｐベース６
下に位置するｎ^-層２の電気抵抗よりも高い。このた
め、ｎ^-層２へ注入された正孔はｐ⁺引抜き部２０ａへ
は流れにくい。また、ゲート酸化膜１２ａ近傍のｎ^-層
２は電子がより多く蓄積され、正孔はさらに流れにくく
なる。このため、効率よくｎ^-層２へ正孔が蓄積され
る。その結果、伝導度変調が起こりオン状態が実現す
る。

【００２８】ここで、オン電圧の幅Ｗ₂に対する依存性
を評価した結果を図３に示す。なお、このとき幅Ｗ₁を
一定とした。図３を参照して、幅Ｗ₂を狭めることによ
り、オン電圧が低下し、ｐ⁺引抜き部２０ａを備えない
従来のＩＧＢＴのオン電圧に近づくことが判明した。す
なわち、ｐ⁺引抜き部２０ａ下のｎ^-層２の電気抵抗を
ｐベース６下のｎ^-層２の電気抵抗よりもより高くする
ことで、従来のＩＧＢＴのオン電圧に近づけることが判
明した。

【００２９】次にオフ動作について説明する。ゲート電
極１６にしきい値電位以下の電位を印加することによ
り、ゲート酸化膜１２ａ近傍のｐベース６に形成されて
いたチャネル領域が消滅する。また、ゲート酸化膜１２
ａ近傍に位置するｎ^-層２の導電型が反転しｐ型領域が
形成される。これにより、ｐ⁺引抜き部２０ａは、その
ｐ型領域を通して、トレンチ１７ａ、１７ｂ直下まで実
効的に拡張された状態となる。

【００３０】このため、ｎ^-層２に蓄積された正孔は、
ｐベース６へ流れると同時に、そのｐ型領域を通してｐ
⁺引抜き部２０ａへも流れる。これにより、ｎ^-層２に
蓄積された正孔をエミッタ電極１４へ効率的に引抜くこ
とができる。その結果、ＩＧＢＴのターンオフ損失が低
減する。

【００３１】以上により、従来のＩＧＢＴと同等の定常
損失を保ちながら、ターンオフ損失を効果的に低減する
ことができる。

【００３２】ところで、上述したＩＧＢＴは、既存の製
造方法を用いて製造することが可能である。特に、ｐベ
ース６およびｐ⁺引抜き部２０ａを形成する際には、そ
れぞれの幅が、Ｗ₁＞Ｗ₂であるようなマスクを用いて
選択的に不純物を注入することにより形成される。ま
た、ｐベース６およびｐ⁺引抜き部２０ａは、それぞれ
ほぼ同じ深さを有するため、両者をイオン注入法等によ
り同時に形成することができる。

【００３３】実施の形態２実施の形態２に係るＩＧＢＴについて図を用いて説明す
る。図４を参照して、ｐ⁺引抜き部２０ａの幅Ｗ₂はｐ
ベース６の幅Ｗ₁とほぼ同じである。ｐ⁺引抜き部２０
ａ直下からトレンチ１７ａの底に相当する位置までの長
さｄ₂はｐベース６下からトレンチ１７ａの底に相当す
る位置までの長さｄ₁よりも長い。このため、ｐ⁺引抜
き部２０ａ下に位置するｎ^-層２の電気抵抗は、ｐベー
ス６下に位置するｎ^-層２の電気抵抗よりも高い。これ
以外の構成については、実施の形態１において説明した
図１および図２に示す構造と同様なので同一部材には同
一符号を付しその詳しい説明を省略する。

【００３４】次に動作について説明する。動作は、実施
の形態１において説明した動作と全く同様である。上述
したように、ｐ⁺引抜き部２０ａ下に位置するｎ^-層２
の電気抵抗がｐベース６下に位置するｎ^-層２の電気抵
抗よりも高いため、オン状態において、正孔はｐ⁺引抜
き部２０ａへはほとんど流れない。ターンオフ状態にお
いては、ゲート酸化膜１２ａ近傍のｎ^-層２の導電型が
反転しｐ型領域が形成される。ｎ^-層２に蓄積された正
孔は、ｐベース６に流れるとともに、そのｐ領域を通っ
てｐ⁺引抜き部２０ａへも流れる。これにより、ＩＧＢ
Ｔのターンオフ損失が低減する。

【００３５】実施の形態３実施の形態３に係るＩＧＢＴについて図を用いて説明す
る。図５を参照して、ｐベース６直下から、トレンチ１
７ａの底に相当する位置までの長さｄ₁はｐ⁺層引抜き
部２０ａ直下からトレンチ１７ａの底に相当する位置ま
での長さｄ₂とほぼ同じである。ｐ⁺引抜き部２０ａの
幅Ｗ₂はｐベース６の幅Ｗ₁とほぼ同じである。また、
ｐ⁺引抜き部２０ａの下には、ｎ型領域３４が形成され
ている。このｎ型領域３４の電子の濃度は、ｎ^-層２の
電子の濃度よりも高い。このため、ｎ型領域３４は電子
にとっては流れやすいが、正孔にとっては流れにくい。
つまり、正孔にとって、ｎ型領域３４はｎ^-層２よりも
比抵抗が高い。これ以外の構成については、実施の形態
１において説明した図１に示す構成と同様なので同一部
材には同じ符号を付しその説明を省略する。

【００３６】次に動作について説明する。動作は、実施
の形態１において説明した動作と全く同様である。この
場合、ｐ⁺引抜き部２０ａ下に位置するｎ型領域３４の
電子の濃度が、ｐベース６下に位置するｎ^-層２の電子
の濃度よりも高い。このため、オン状態においては、ｎ
^-層２に蓄積された正孔は、ｐ⁺引抜き部２０ａへはほ
とんど流れない。一方、ターンオフ状態においては、ゲ
ート酸化膜１２ａ近傍のｎ^-層２およびｎ型領域３４に
ｐ型領域が形成される。これにより、ｎ^-層２に蓄積さ
れた正孔が、ｐベース６に流れるとともに、ｐ⁺引抜き
部２０ａへも流れる。これらの結果、ＩＧＢＴの定常損
失を保ちながら、ターンオフ損失を効果的に低減するこ
とができる。

【００３７】なお、実施の形態１の場合と同様に、ｐベ
ース６およびｐ⁺引抜き部２０ａは、それぞれほぼ同じ
深さを有するため、両者をイオン注入法等により同時に
形成することができる。

【００３８】実施の形態４実施の形態４に係るＩＧＢＴについて図を用いて説明す
る。図６を参照して、オンＩＧＢＴは、実施の形態１に
おいて説明したＩＧＢＴと、実施の形態２において説明
したＩＧＢＴとを組合せた構造を有している。すなわ
ち、ｐ⁺引抜き部２０ａ直下からトレンチ１７ａの底に
相当する位置までの長さｄ₂は、ｐベース６直下からト
レンチ１７ａの底に相当する位置までの長さｄ₁よりも
長い。ｐ⁺引抜き部２０ａの幅Ｗ₂はｐベース６の幅Ｗ
₁よりも短い。このため、ｐ⁺引抜き部２０ａ下に位置
するｎ^-層２の電気抵抗は、ｐベース６下に位置するｎ
^-層２の電気抵抗よりも高い。これ以外の構成について
は、実施の形態１または実施の形態２において説明した
構成と同様なので、同一部材には同一符号を付しその説
明を省略する。

【００３９】次に動作について説明する。動作は、実施
の形態１において説明したＩＧＢＴの動作と全く同様で
ある。上述したように、ｐ⁺引抜き部２０ａ下に位置す
るｎ ^-層２の電気抵抗が、ｐベース６下に位置するｎ^-
層２の電気抵抗よりも高い。このため、オン状態におい
て、ｎ^-層２に蓄積された正孔はｐ⁺層引抜き部２０ａ
へはほとんど流れない。一方、ターンオフ状態において
は、ゲート酸化膜１２ａ近傍のｎ^-層２にｐ型領域が形
成される。これにより、正孔がｐベース６へ流れるとと
もに、ｐ⁺引抜き部２０ａへも流れる。これらの結果、
ＩＧＢＴの定常損失を保ちながら、ターンオフ損失を効
果的に低減することができる。

【００４０】実施の形態５実施の形態５に係るＩＧＢＴについて図を用いて説明す
る。図７を参照して、ｎ^-層２の一方の表面に複数のト
レンチ１７ａ〜１７ｅがそれぞれ形成されている。各ト
レンチ１７ａ〜１７ｅには、ゲート酸化膜１２ａ〜１２
ｅをそれぞれ介在させ、埋込ゲート電極１８ａ〜１８ｅ
がそれぞれ形成されている。各トレンチ１７ａ〜１７ｅ
の間には、ｐ⁺引抜き部２０ｅがそれぞれ形成されてい
る。ｐ⁺引抜き部２０ａ〜２０ｅ直下からトレンチ１７
ａ〜１７ｅの底に相当する位置までの長さｄ₂〜ｄ
₆は、それぞれｐベース６直下からトレンチ１７ａの底
に相当する位置までの長さｄ₁よりも長い。また、ｐ⁺
引抜き部２０ａ〜２０ｅの幅Ｗ ₂〜Ｗ₆はそれぞれｐベ
ース６の幅Ｗ₁よりも短い。しかも、ｐ⁺引抜き部２０
ａ〜２０ｅの幅Ｗ₂〜Ｗ₆の総和が、ｐベース６の幅Ｗ
₁よりも小さい。これ以外の構成については、実施の形
態１において説明したＩＧＢＴと同様なので、同一部材
には同一符号を付しその説明を省略する。

【００４１】次に動作について説明する。動作は、実施
の形態１において説明したＩＧＢＴの動作と全く同様で
ある。この場合、オン状態において、ｎ^-層２に蓄積さ
れたホールがｐ⁺引抜き部２０ａ〜２０ｅへ流れること
はない。その結果、従来のＩＧＢＴと同レベルのオン電
圧を維持することができる。

【００４２】一方、ターンオフ状態においては、ｎ^-層
２に蓄積されたホールが、ｐベース６へ流れるととも
に、各ｐ⁺引抜き部２０ａ〜２０ｅへも流れる。このと
き、実施の形態１の場合のように、ｐ⁺引抜き部が１カ
所しか形成されていない構造と比べると、より効果的に
正孔を引抜くことができる。その結果、ＩＧＢＴのター
ンオフ損失がさらに低減する。以上により、ＩＧＢＴの
定常損失を保ちつつ、ターンオフ損失を効果的に低減す
ることができる。

【００４３】実施の形態６実施の形態６に係るＩＧＢＴについて図を用いて説明す
る。図８を参照して、トレンチ１７ｂ、１７ｃにシリコ
ン酸化膜２６を介在させて埋込エミッタ電極２８ａ、２
８ｂがそれぞれ形成されている。その埋込エミッタ電極
２８ａ、２８ｂはｐ⁺引抜き部２０ａとともにエミッタ
電極１４に接続されている。これ以外の構成について
は、実施の形態４において説明した図６に示すＩＧＢＴ
と同じ構成なので、同一部材には同一符号を付しその説
明を省略する。

【００４４】特に本ＩＧＢＴでは、ゲート電極１６は、
トレンチ１７ａにゲート酸化膜１２ａを介在させて形成
された埋込ゲート電極１８ａにのみ接続されている。こ
のため、実施の形態４において説明した効果の他に、ゲ
ートの領域を低減したことによるゲート容量の低下に伴
い、ゲート駆動回路の損失が減少する。また、ゲートの
領域の低減により、ゲート駆動回路が簡略化できる。

【００４５】実施の形態７実施の形態７に係るＩＧＢＴについて図を用いて説明す
る。図９を参照して、ｎ^-層２の一方の表面に形成され
た複数のトレンチ１７ａ〜１７ｅにそれぞれシリコン酸
化膜２６を介在させて形成された埋込エミッタ電極２８
ａ〜２８ｄがエミッタ電極１４に接続されている点を除
けば、実施の形態５において説明した図７に示すＩＧＢ
Ｔと同じ構成である。したがって、図７に示す構成と同
一部材には同一符号を付しその説明を省略する。

【００４６】次に動作について説明する。本構成の場
合、特に、埋込エミッタ電極２８ａ〜２８ｄに印加する
電位によってシリコン酸化膜２６近傍のｎ^-層２に反転
層が形成されるときのしきい値電位をＶとし、エミッタ
電極１４とコレクタ電極２４との間で電流が流れている
オン状態におけるｎ^-層２の電位をＶ_offとし、エミッ
タ電極１４とコレクタ電極２４との間で電流が遮断され
たオフ状態におけるｎ^-層２の電位をＶ_offとしたとき
に、Ｖが、Ｖ_onとＶ_offとの間の電位に設定されている
ことである。すなわち、Ｖ_on＜Ｖ＜Ｖ_offである。

【００４７】ゲート電極１６に、しきい値電位以上の電
位として、たとえば１５Ｖを印加することにより、ゲー
ト酸化膜１２ａ近傍のｐベース６にチャネル領域が形成
される。これにより、ｎ⁺カソード１０からそのチャネ
ル領域を経てｎ^-層２へ電子が注入されるとともに、ｐ
⁺コレクタ２２からｎ^-層２へホールが注入される。こ
のため、ｎ^-層２では電子および正孔の濃度が上昇し伝
導度変調が起こる。その結果、エミッタ電極１４とコレ
クタ電極２４との間で電流が流れるオン状態が実現す
る。このとき、ｎ^-層２の電位は正の電位であるが、そ
の値は極めて低い値である。なお、エミッタ電極１４の
電位は０Ｖである。

【００４８】次に、ゲート電極１６に印加する電位をし
きい値電位以下にすると、ゲート酸化膜１２ａ近傍のｐ
ベース６に形成されていたチャネル領域が消滅する。こ
のため、ｎ⁺カソード１０からｎ^-層２への電子の注入
がなくなる。ｎ^-層２に蓄積された正孔が、ｐベース６
および各ｐ⁺引抜き部２０ａ〜２０ｅを経てエミッタ電
極１４へ流れる。これにより、ｎ^-層２の電位が上昇す
る。このとき、そのｎ ^-層２の電位が上述したしきい値
電位Ｖを越える。このため、シリコン酸化膜２６近傍の
ｎ^-層２の導電型が反転し、ｐ型領域が形成される。こ
れにより、ｎ^-層２に蓄積された正孔が、そのｐ型領域
を経てｐ⁺引抜き部２０ａ〜２０ｅへさらに効果的に流
れる。その結果、ＩＧＢＴのターンオフ損失が低減す
る。

【００４９】以上説明したように、本ＩＧＢＴの場合、
シリコン酸化膜２６近傍のｎ^-層２にｐ型領域を形成す
るためのエミッタ電極１４に印加すべきしきい値電位
を、ＩＧＢＴのオン状態におけるｎ^-層２の電位と、オ
フ状態におけるｎ^-層２の電位の間に設定することによ
り、オン状態においては、ｐ型領域は形成されない。こ
のため、ｎ^-層２に蓄積されたホールが、ｐ⁺引抜き部
２０ａ〜２０ｅへ流れることはない。一方、ターンオフ
状態においては、ｐ型領域が形成されるため、正孔は、
ｐ⁺引抜き部２０ａ〜２０ｅを経てエミッタ電極１４へ
流れる。その結果、従来のＩＧＢＴと同等の定常損失を
保ちながら、ターンオフ損失を効果的に低減することが
できる。

【００５０】また、本ＩＧＢＴにおいては、ゲート電極
１６は埋込ゲート電極１８ａにのみ接続されているた
め、ゲート電極の面積が低減する。これにより、ゲート
容量が小さくなり、ゲート駆動回路の簡略化を図ること
ができる。

【００５１】実施の形態８実施の形態８に係るＩＧＢＴについて図を用いて説明す
る。図１０を参照して、ｐ⁺引抜き部２０ａにゲート酸
化膜１２ａに接するように、第５不純物領域としてのｎ
⁺エミッタ３２が形成されている。これ以外の構成につ
いては、実施の形態４において説明した図６に示すＩＧ
ＢＴと同様なので、同一部材には同一符号を付しその説
明は省略する。

【００５２】次に動作について説明する。まず、オン動
作においては、ゲート電極１６にしきい値電位以上の電
位を印加することにより、ゲート酸化膜１２ａ近傍のｐ
ベース６およびｐ⁺引抜き部２０ａにチャネル領域が形
成される。これにより、ｎ⁺カソード１０からそのチャ
ネル領域を経て、ｎ⁺層２へ電子が注入される。また、
ｎ⁺エミッタ３２からもそのチャネル領域を経て、ｎ^-
層２へ電子が注入される。このため、ｎ^-層２へ注入さ
れる電子の量が、図６に示されたＩＧＢＴの場合よりも
多くなる。その結果、より速くオン状態が実現する。

【００５３】一方、ターンオフ時の動作は図６に示すＩ
ＧＢＴの場合と全く同様である。以上により、本ＩＧＢ
Ｔは、従来のＩＧＢＴと同等もしくはそれ以上の定常損
失を保ちながら、しかもターンオフ損失の低減が図られ
る。

【００５４】実施の形態９実施の形態９に係るＩＧＢＴについて図を用いて説明す
る。図１１を参照して、本ＩＧＢＴは、従来の技術の項
において説明した図１５に示すＩＧＢＴと実施の形態４
において説明した図６に示すＩＧＢＴとを組合せた構造
を有している。すなわち、トレンチ１７ａにゲート酸化
膜１２ａを介在させて埋込ゲート電極１８ａが形成され
ている。トレンチ１７ａとトレンチ１７ｂとの間にｐ⁺
引抜き部２０ａが形成されている。

【００５５】次に動作について説明する。まずオン動作
においては、従来の技術の項において説明したように、
オン電圧の低減が図られ、定常損失が維持される。一
方、ターンオフ状態においては、ゲート酸化膜１２ａ近
傍のｎ^-層２にｐ型領域が形成される。これにより、正
孔がｐベース６へ流れるとともに、ｐ⁺引抜き部２０ａ
へも流れる。これらの結果、ＩＧＢＴにおいては、定常
損失が維持されるとともに、ターンオフ損失の低減が図
られる。

【００５６】実施の形態１０実施の形態１０に係るＩＧＢＴについて図を用いて説明
する。図１２を参照して、本ＩＧＢＴは、トレンチ１７
ｂがより大きな溝として形成されていることを除けば、
実施の形態４において説明した図６に示すＩＧＢＴの構
造と同様である。これにより、ＩＧＢＴの定常損失を保
ったままターンオフ損失の低減が図られ、さらに、ゲー
ト容量の低減およびゲート駆動回路の簡略化が図られ
る。

【００５７】実施の形態１１実施の形態１〜１０においては、ＩＧＢＴの平面構造と
してストライプ状のものを対象として説明した。本ＩＧ
ＢＴの構成はこのようなストライプ状のものに限られ
ず、レイアウトパターンに合せて任意の形状に選択する
ことができる。ただし、上述した効果を得るには、以下
に示すような制限が必要とされる。すなわち、図１３を
参照して、ｐベース６の占有面積をＳ₁、ｐ⁺引抜き部
２０ａの占有面積をＳ₂、ｐベース６直下からトレンチ
１７ａの底に相当する位置までの長さをＤ₁、ｐ⁺引抜
き部２０ａ直下からトレンチ１７ａの底に相当する位置
までの長さをｄ₂、ｐベース６下のｎ^-層２の比抵抗を
ρ₁、ｐ⁺引抜き部２０ａ下のｎ^-層２の比抵抗をρ₂
としたときに、ρ₁・ｄ₁／Ｓ₁＜ρ₂・ｄ₂／Ｓ₂で
あることが必要である。言換えれば、ｐ⁺引抜き部２０
ａ下のｎ^-層２の電気抵抗がｐベース６下のｎ^-層２の
電気的より高くなるように各領域が形成されていること
により、ＩＧＢＴは上述した効果を有することができ
る。なお、今回開示された実施の形態はすべての点で例
示であって制限的なものではないと考えられるべきであ
る。本発明の範囲は上記で説明した範囲ではなくて特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲でのすべての変更が含まれることが意図さ
れる。

【００５８】

【発明の効果】本発明の１つの局面による半導体装置
は、複数の溝部と第２導電型の第１不純物領域と第１導
電型の第２不純物領域と第２導電型の第３不純物領域と
第１制御電極層と第２制御電極層と第２導電型の第４不
純物領域と第１電極層と第２電極層とを備えている。複
数の溝部は、第１導電型の半導体基板の第１主表面に、
互いに距離を隔てて設けられ、実質的にそれぞれ同じ深
さを有している。第２導電型の第１不純物領域は、半導
体基板の第１主表面に形成され、複数の溝部のうちの１
つの溝部の一方の側面に接し、１つの溝部の深さよりも
浅い。第１導電型の第２不純物領域は、第１不純物領域
の第１主表面に形成され、１つの溝部の一方の側面に接
している。第２導電型の第３不純物領域は、１つの溝部
と１つの溝部の隣に位置する他の溝部との間の半導体基
板の第１導電型の領域の第１主表面に形成され、１つの
溝部の他方の側面と、他の溝部の一方の側面とに接し、
１つの溝部および他の溝部の深さよりも浅い。第１制御
電極層は、１つの溝部内に絶縁膜を介在させて埋込まれ
ている。第２制御電極層は、他の溝部内に絶縁膜を介在
させて埋込まれている。第２導電型の第４不純物領域
は、半導体基板の第２主表面に形成されている。第１電
極層は、第１〜第３不純物領域に電気的に接続されてい
る。第２電極層は、第４不純物領域に電気的に接続され
ている。第１不純物領域下に位置する半導体基板の第１
導電型の領域における、第１不純物領域直下から１つの
溝部の底と実質的に同じ深さまでの電気抵抗が、第３不
純物領域下に位置する半導体基板の第１導電型の領域に
おける、第３不純物領域直下から１つの溝部の底と実質
的に同じ深さまでの電気抵抗よりも低い。

【００５９】この構成によれば、第１制御電極層に所定
の電位以上の電位を印加することにより、絶縁膜近傍に
位置する第１不純物領域の導電型が反転し、第１導電型
の第２不純物領域と半導体基板の第１導電型の領域との
間にチャネル領域が形成される。第４不純物領域から半
導体基板の第１導電型の領域へ、正孔が注入される。ま
た、第２不純物領域からチャネル領域を経て半導体基板
の第１導電型の領域へ電子が注入される。半導体基板の
第１導電型の領域において、電子と正孔の濃度が上昇
し、伝導度変調が起こる。これにより、第１電極層と第
２電極層との間で電流が流れるオン状態が実現する。こ
のとき、第１不純物領域下に位置する半導体基板の第１
導電型の領域の抵抗が、第３不純物領域下に位置する半
導体基板の第１導電型の領域の電気抵抗よりも低い。こ
のため、半導体基板の第１導電型の領域へ注入された正
孔は、第３不純物領域へは流れにくい。さらに、絶縁膜
近傍の半導体基板の第１導電型の領域では、電子の密度
が高くなるため、正孔はより流れにくくなる。これによ
り、オン状態を実現するためのオン電圧を上げることな
く、オン状態を実現することができる。

【００６０】次に、第１制御電極層に所定の電位以下の
電位を印加することにより、絶縁膜近傍に位置する第１
不純物領域に形成されていたチャネル領域が消滅する。
第２不純物領域から半導体基板の第１導電型の領域への
電子の注入がなくなる。半導体基板の第１導電型の領域
に蓄積された正孔が第１不純物領域を経て第１電極層へ
流れる。蓄積された正孔がすべて第１電極層へ流れた時
点で、第１電極層と第２電極層との間で電流が遮断され
るオフ状態が実現する。このとき、絶縁膜近傍の半導体
基板の第１導電型の領域では、導電型が反転し第２導電
型の領域が形成される。したがって、正孔はその第２導
電型の領域から第３不純物領域へも流れる。これによ
り、半導体基板の第１導電型の領域に蓄積された正孔
が、第１不純物領域とともに、第３不純物領域へ流れて
効果的に引抜かれる。その結果、ターンオフ時に発生す
るターンオフ損失を低減することができる。

【００６１】好ましくは、以下のように構成する。第１
不純物領域直下から１つの溝部の底と実質的に同じ深さ
までに位置する半導体基板の第１導電型の領域におい
て、第１不純物領域の占有面積をＳ₁、第１不純物領域
直下から１つの溝部の底と実質的に同じ深さまでの距離
をＬ₁、比抵抗をρ₁とし、第３不純物領域直下から１
つの溝部の底と実質的に同じ深さまでに位置する半導体
基板の第１導電型の領域において、第３不純物領域の占
有面積をＳ₂、第３不純物領域直下から１つの溝部の底
と実質的に同じ深さまでの距離をＬ₂、比抵抗をρ₂と
したときに、ρ₁・Ｌ₁／Ｓ₁＜ρ₂・Ｌ₂／Ｓ₂を満
たすように、第１〜第３不純物領域、１つの溝部がそれ
ぞれ形成されている。

【００６２】この場合には、半導体装置のパターンレイ
アウト構成に対して、第１〜第３不純物領域、１つの溝
部が上記に示した関係を有するように構成することで、
オン電圧を上げることなく半導体装置のオン状態が実現
される。また、ターンオフ時に発生するターンオフ損失
の低減が図られる。

【００６３】また好ましくは、以下のように構成する。
第１不純物領域、第３不純物領域、１つの溝部、他の溝
部は、半導体基板の第１主表面において、それぞれ一方
向に所定の長さを有してストライプ状に形成されてい
る。第１不純物領域直下から１つの溝部の底と実質的に
同じ深さまでに位置する半導体基板の第１導電型の領域
において、その一方向と直交する方向の長さをＷ₁と
し、第３不純物領域直下から１つの溝部の底と実質的に
同じ深さまでに位置する半導体基板の第１導電型の領域
において、その一方向と直交する方向の長さをＷ₂とし
たときに、ρ₁・Ｌ ₁／Ｗ₁＜ρ₂・Ｌ₂／Ｗ₂を満た
している。

【００６４】この場合に、半導体装置の平面レイアウト
がストライプ状の場合には、第１不純物領域、第３不純
物濃度、１つの溝部および他の溝部が上述した寸法関係
を有することにより、オン電圧を上げることなく半導体
装置のオン状態が実現され、また、ターンオフ時に発生
するターンオフ損失の低減が図られる。

【００６５】さらに好ましくは、第３不純物領域は、他
の隣接する各溝部の間の半導体基板の第１導電型の領域
の第１主表面にそれぞれ形成されている。

【００６６】この場合には、特にターンオフ時に、半導
体基板の第１導電型の領域に蓄積された正孔が、第１不
純物領域と複数の第３不純物領域とへさらに効果的に引
抜かれる。その結果、半導体装置のターンオフ損失をさ
らに低減することができる。

【００６７】また好ましくは、第３不純物領域の第１主
表面に形成され、第１電極層と電気的に接続されるとと
もに、１つの溝部の他方の側面と接する第１導電型の第
５不純物領域を含んでいる。

【００６８】この場合には、オン状態において、絶縁膜
近傍の第３不純物領域の導電型が反転しチャネル領域が
形成される。そのチャネル領域を通って第５不純物領域
から半導体基板の第１導電型の領域へ電子が流れる。こ
れにより、半導体基板の第１導電型の領域へより多くの
電子が注入され、その結果、半導体装置のオン特性が改
善される。

【００６９】さらに好ましくは、以下の構成を備えてい
る。第１電極層は、第２制御電極層と電気的に接続され
ている。他の溝部の近傍に位置する半導体基板の第１導
電型の領域の導電型を反転させるために、第２制御電極
層に印加すべきしきい値電位をＶとし、第１制御電極層
に所定の電位以上の電位を印加することにより、１つの
溝部の近傍に位置する第１不純物領域の導電型が反転
し、チャネル領域が形成されて第１電極層と、第２電極
層との間で電流が流れるオン状態における半導体基板の
第１導電型の領域の電位をＶ_onとし、第１制御電極層に
所定の電位より低い電位を印加することにより、チャネ
ル領域が消滅し、第１電極層と第２電極層との間で電流
が遮断されるオフ状態における半導体基板の第１導電型
の領域の電位をＶ_offとしたときに、Ｖ_on＜Ｖ＜Ｖ_off
である。

【００７０】この場合、オン状態においては絶縁膜近傍
の半導体基板の第１導電型の領域の導電型は反転しな
い。このため、半導体基板の第１導電型の領域から第３
不純物領域へは正孔はほとんど流れない。一方、ターン
オフ時においては、半導体基板の第１導電型の領域の電
位が上昇し、上述したしきい値電位Ｖを越える。このた
め、絶縁膜近傍の半導体基板の第１導電型の領域の導電
型が自動的に反転し、チャネル領域が形成される。これ
により、半導体基板の第１導電型の領域から、そのチャ
ネル領域を通って正孔が第３不純物領域へ効果的に流れ
る。その結果、半導体装置のターンオフ損失がより改善
される。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るＩＧＢＴの一断
面図である。

【図２】同実施の形態において、図１に示すＩＧＢＴ
の断面斜視図である。

【図３】同実施の形態において、ＩＧＢＴのオン電圧
のグラフである。

【図４】本発明の実施の形態２に係るＩＧＢＴの一断
面図である。

【図５】本発明の実施の形態３に係るＩＧＢＴの一断
面図である。

【図６】本発明の実施の形態４に係るＩＧＢＴの一断
面図である。

【図７】本発明の実施の形態５に係るＩＧＢＴの一断
面図である。

【図８】本発明の実施の形態６に係るＩＧＢＴの一断
面図である。

【図９】本発明の実施の形態７に係るＩＧＢＴの一断
面図である。

【図１０】本発明の実施の形態８に係るＩＧＢＴの一
断面図である。

【図１１】本発明の実施の形態９に係るＩＧＢＴの一
断面図である。

【図１２】本発明の実施の形態１０に係るＩＧＢＴの
一断面図である。

【図１３】本発明の実施の形態１１に係るＩＧＢＴの
一断面図である。

【図１４】従来のＩＧＢＴの一断面図である。

【図１５】従来のＩＧＢＴの他の断面図である。

【図１６】従来のＩＧＢＴのさらに他の断面図であ
る。

【符号の説明】

２ｎ^-層、４ｎバッファ、６ｐベース、８ｐ⁺
コンタクト、１０ｎ ⁺カソード、１２ａゲート酸化
膜、１４エミッタ電極、１６ゲート電極、１７ａ〜
１７ｅトレンチ、１８ａ〜１８ｅ埋込ゲート電極、
２０ａ〜２０ｅｐ⁺引抜き部、２２ｐ⁺コレクタ、２
４コレクタ電極、２６シリコン酸化膜、２８埋込
エミッタ電極、３２ｎ⁺エミッタ。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年９月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】まず最も基本的なＩＧＢＴの構造について
図を用いて説明する。図１４を参照して、ｎ^-層１０２
の一方の表面にｐベース１０６が形成されている。その
ｐベース１０６の表面には、ｐ⁺コンタクト１０８およ
びｎ⁺エミッタ１１０が形成されている。また、ｎ^-層
１０２の表面には、ゲート酸化膜１１２ａを介して埋込
ゲート電極１１８ａが形成されている。ｎ^-層１０２の
他方の表面には、ｎバッファ１０４を介在してｐ⁺コレ
クタ１２２が形成されている。そのｐ⁺コレクタ１２２
にはコレクタ電極１２４が形成されている。ｐ⁺コンタ
クト１０８、ｐベース１０６およびｎ⁺エミッタ１１０
に電気的に接続されるエミッタ電極１１４が形成されて
いる。埋込ゲート電極１１８ａにゲート電極１１６が形
成されている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】次に、動作について説明する。オン状態
は、ゲート電極１１６にしきい値電圧以上の電圧を印加
することで実現できる。ゲート電極１１６にしきい値電
圧以上の電圧を印加することにより、ゲート酸化膜１１
２ａ近傍のｐベース１０６の導電型が反転しチャネル領
域が形成される。これにより、ｎ⁺エミッタ１１０から
そのチャネル領域を通ってｎ^-層１０２へ電子が注入さ
れる。一方、ｐ⁺コレクタ１２２からはｎ^-層１０２へ
正孔が注入される。このため、ｎ^-１０２は電子と正孔
の濃度が上昇し、伝導度変調が起こる。その結果、エミ
ッタ電極１１４とコレクタ電極１２４との間で電流が流
れるオン状態が実現する。このオン状態になる過程を
「ターンオン」と呼ぶ。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】次にオフ状態は、ゲート電極１１６にしき
い値電圧以下の電圧を印加することにより実現できる。
オン状態から、ゲート電極１１６に印加する電圧をしき
い値電圧以下にすると、ゲート酸化膜１１２ａ近傍のｐ
ベース１０６に形成されていたチャネル領域が消滅す
る。これにより、ｎ⁺エミッタ１１０からｎ^-層１０２
への電子の注入がなくなる。このため、ｎ^-層１０２に
蓄積された正孔がｐベース１０６とｐ⁺コンタクト１０
８を経てエミッタ電極１１４へ流れる。その結果、エミ
ッタ電極１１４とコレクタ電極１２４との間で電流が遮
断されオフ状態となる。このオフ状態になる過程を「タ
ーンオフ」と呼ぶ。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】これらの損失のうち、現実的には定常損失
とターンオフ損失が損失の大部分を占めている。そし
て、これらの損失を低減することが必要となっている。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】次に、オン電圧を低く保ち定常損失を改善
したＩＧＢＴとして、特開平５−２４３５６１号公報お
よび特開平５−３１７３７５号公報に開示されたＩＧＢ
Ｔについて図を用いて説明する。図１５を参照して、ｎ
^-層１０２の一方の表面に、ゲート酸化膜１１２ａを介
在させ、複数の埋込ゲート電極１１８ａ、１１８ｂ、１
１８ｃが形成されている。埋込ゲート電極１１８ａと埋
込ゲート電極１１８ｂとの間の領域には、ｐベース２０
６が形成されている。そのｐベース２０６の表面には、
ｐ⁺コンタクト２０８およびｎ⁺エミッタ２１０が形成
されている。これらの領域とゲート電極１１６とはゲー
ト酸化膜１１２ａによって電気的に絶縁されている。こ
れ以外の構成については、図４に示す構造と同様なの
で、同一部材には同一符号を付しその詳しい説明を省略
する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】この構成の場合、特に、エミッタ電極１１
４に接続されているｎ⁺エミッタ２１０、ｐベース１０
６の占有面積が小さくなっているため、正孔がｎ^-層１
０２からｐベース１０６へ流れにくい。その結果、ｎ^-
層１０２へ正孔が蓄積され、オン電圧が低くなると考え
られている。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】

【発明の実施の形態】実施の形態１実施の形態１に係る半導体装置について図を用いて説明
する。図１および図２を参照して、第１導電型の半導体
基板としてのｎ^-層２の一方の表面に溝部としてのトレ
ンチ１７ａ、１７ｂが形成されている。トレンチ１７
ａ、１７ｂには、絶縁膜としてのゲート酸化膜１２ａを
介して、第１または第２制御電極層としての埋込ゲート
電極１８ａ、１８ｂがそれぞれ形成されている。トレン
チ１７ａの一方の側面に接するように、第１不純物領域
としてのｐベース６が形成されている。そのｐベース６
には、ゲート酸化膜１２ａに接するように、第２不純物
領域としてのｎ⁺エミッタ１０が形成されている。ま
た、ｐベース６には、ｐ⁺コンタクト８が形成されてい
る。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】トレンチ１７ａ、１７ｂの間にそれぞれゲ
ート酸化膜１２ａ、１２ｂに接するように、第３不純物
領域としてのｐ⁺引抜き部２０ａが形成されている。そ
のｐ ⁺引抜き部２０ａ、ｎ⁺エミッタ１０およびｐ⁺コ
ンタクト８に、第１電極層としてのエミッタ電極１４が
接続されている。埋込ゲート電極１８ａ、１８ｂにはゲ
ート電極１６が接続されている。ｎ^-層２の他方の表面
には、ｎバッファ４を介在させて、第４不純物領域とし
てのｐ⁺コレクタ２２が形成されている。そのｐ⁺コレ
クタには、第２電極層としてのコレクタ電極２４が接続
されている。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】次に、オン動作について説明する。ゲート
電極１６に、しきい値電位以上の電位を印加する。これ
により、ゲート絶縁膜１２ａ近傍のｐベース６の導電型
が反転しチャネル領域が形成される。ｎ⁺エミッタ１０
からそのチャネル領域を経てｎ^-層２へ電子が注入され
る。一方、ｐ⁺コレクタ２２からは、ｎ^-層２へ正孔が
注入される。このとき、上述したように、ｐ⁺引抜き部
２０ａ下に位置するｎ ^-層２の電気抵抗が、ｐベース６
下に位置するｎ^-層２の電気抵抗よりも高い。このた
め、ｎ^-層２へ注入された正孔はｐ⁺引抜き部２０ａへ
は流れにくい。また、ゲート酸化膜１２ａ近傍のｎ^-層
２は電子がより多く蓄積され、正孔はさらに流れにくく
なる。このため、効率よくｎ^-層２へ正孔が蓄積され
る。その結果、伝導度変調が起こりオン状態が実現す
る。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】ゲート電極１６に、しきい値電位以上の電
位として、たとえば１５Ｖを印加することにより、ゲー
ト酸化膜１２ａ近傍のｐベース６にチャネル領域が形成
される。これにより、ｎ⁺エミッタ１０からそのチャネ
ル領域を経てｎ^-層２へ電子が注入されるとともに、ｐ
⁺コレクタ２２からｎ^-層２へホールが注入される。こ
のため、ｎ^-層２では電子および正孔の濃度が上昇し伝
導度変調が起こる。その結果、エミッタ電極１４とコレ
クタ電極２４との間で電流が流れるオン状態が実現す
る。このとき、ｎ^-層２の電位は正の電位であるが、そ
の値は極めて低い値である。なお、エミッタ電極１４の
電位は０Ｖである。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００４８

【補正方法】変更

【補正内容】

【００４８】次に、ゲート電極１６に印加する電位をし
きい値電位以下にすると、ゲート酸化膜１２ａ近傍のｐ
ベース６に形成されていたチャネル領域が消滅する。こ
のため、ｎ⁺エミッタ１０からｎ^-層２への電子の注入
がなくなる。ｎ^-層２に蓄積された正孔が、ｐベース６
および各ｐ⁺引抜き部２０ａ〜２０ｅを経てエミッタ電
極１４へ流れる。これにより、ｎ^-層２の電位が上昇す
る。このとき、そのｎ ^-層２の電位が上述したしきい値
電位Ｖを越える。このため、シリコン酸化膜２６近傍の
ｎ^-層２の導電型が反転し、ｐ型領域が形成される。こ
れにより、ｎ^-層２に蓄積された正孔が、そのｐ型領域
を経てｐ⁺引抜き部２０ａ〜２０ｅへさらに効果的に流
れる。その結果、ＩＧＢＴのターンオフ損失が低減す
る。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】次に動作について説明する。まず、オン動
作においては、ゲート電極１６にしきい値電位以上の電
位を印加することにより、ゲート酸化膜１２ａ近傍のｐ
ベース６およびｐ⁺引抜き部２０ａにチャネル領域が形
成される。これにより、ｎ⁺エミッタ１０からそのチャ
ネル領域を経て、ｎ⁺層２へ電子が注入される。また、
ｎ⁺エミッタ３２からもそのチャネル領域を経て、ｎ^-
層２へ電子が注入される。このため、ｎ^-層２へ注入さ
れる電子の量が、図６に示されたＩＧＢＴの場合よりも
多くなる。その結果、より速くオン状態が実現する。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】符号の説明

【補正方法】変更

【補正内容】

【符号の説明】２ｎ^-層、４ｎバッファ、６ｐベース、８ｐ⁺
コンタクト、１０ｎ ⁺エミッタ、１２ａゲート酸化
膜、１４エミッタ電極、１６ゲート電極、１７ａ〜
１７ｅトレンチ、１８ａ〜１８ｅ埋込ゲート電極、
２０ａ〜２０ｅｐ⁺引抜き部、２２ｐ⁺コレクタ、２
４コレクタ電極、２６シリコン酸化膜、２８埋込
エミッタ電極、３２ｎ⁺エミッタ。

【手続補正１４】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の第１主表面
に、互いに距離を隔てて設けられた、実質的にそれぞれ
同じ深さを有する複数の溝部と、前記半導体基板の前記第１主表面に形成され、複数の前
記溝部のうちの１つの溝部の一方の側面に接し、前記１
つの溝部の深さよりも浅い第２導電型の第１不純物領域
と、前記第１不純物領域の前記第１主表面に形成され、前記
１つの溝部の一方の側面に接する第１導電型の第２不純
物領域と、前記１つの溝部と、前記１つの溝部の隣に位置する他の
溝部との間の前記半導体基板の第１導電型の領域の前記
第１主表面に形成され、前記１つの溝部の他方の側面
と、前記他の溝部の一方の側面とに接し、前記１つの溝
部および前記他の溝部の深さよりも浅い、第２導電型の
第３不純物領域と、前記１つの溝部内に絶縁膜を介在させて埋込まれた第１
制御電極層と、前記他の溝部内に絶縁膜を介在させて埋込まれた第２制
御電極層と、前記半導体基板の第２主表面に形成された、第２導電型
の第４不純物領域と、前記第１〜第３不純物領域に電気的に接続される第１電
極層と、前記第４不純物領域に電気的に接続される第２電極層と
を備え、前記第１不純物領域下に位置する前記半導体基板の第１
導電型の領域における、前記第１不純物領域直下から前
記１つの溝部の底と実質的に同じ深さまでの電気抵抗
が、前記第３不純物領域下に位置する前記半導体基板の
第１導電型の領域における、前記第３不純物領域直下か
ら前記１つの溝部の底と実質的に同じ深さまでの電気抵
抗よりも低い、半導体装置。
【請求項２】前記第１不純物領域直下から前記１つの
溝部の底と実質的に同じ深さまでに位置する前記半導体
基板の第１導電型の領域において、前記第１不純物領域の占有面積をＳ₁、前記第１不純物
領域直下から前記１つの溝部の底と実質的に同じ深さま
での距離をＬ₁、比抵抗をρ₁とし、前記第３不純物領域直下から前記１つの溝部の底と実質
的に同じ深さまでに位置する前記半導体基板の第１導電
型の領域において、前記第３不純物領域の占有面積をＳ₂、前記第３不純物
領域直下から前記１つの溝部の底と実質的に同じ深さま
での距離をＬ₂、比抵抗をρ₂としたときに、 ρ₁・Ｌ₁／Ｓ₁＜ρ₂・Ｌ₂／Ｓ₂ を満たすように、前記第１〜第３不純物領域、前記１つ
の溝部がそれぞれ形成されている、請求項１記載の半導
体装置。
【請求項３】前記第１不純物領域、前記第３不純物領
域、前記１つの溝部、前記他の溝部は、前記半導体基板
の前記第１主表面において、それぞれ一方向に所定の長
さを有してストライプ状に形成され、前記第１不純物領域直下から前記１つの溝部の底と実質
的に同じ深さまでに位置する前記半導体基板の第１導電
型の領域において、前記一方向と直交する方向の長さを
Ｗ₁とし、前記第３不純物領域直下から前記１つの溝部の底と実質
的に同じ深さまでに位置する前記半導体基板の第１導電
型の領域において、前記一方向と直交する方向の長さを
Ｗ₂としたときに、 ρ₁・Ｌ₁／Ｗ₁＜ρ₂・Ｌ₂／Ｗ₂ を満たす、請求項２記載の半導体装置。
【請求項４】前記第３不純物領域は、さらに、他の隣
接する各前記溝部の間の前記半導体基板の第１導電型の
領域の前記第１主表面にそれぞれ形成されている、請求
項２または３に記載の半導体装置。
【請求項５】前記第３不純物領域の前記第１主表面に
形成され、前記第１電極層と電気的に接続されるととも
に、前記１つの溝部の他方の側面と接する、第１導電型
の第５不純物領域を含む、請求項２または３に記載の半
導体装置。
【請求項６】前記第１電極層は、前記第２制御電極層
と電気的に接続され、前記他の溝部近傍に位置する前記半導体基板の第１導電
型の領域の導電型を反転させるために、前記第２制御電
極層に印加すべきしきい値電位をＶとし、前記第１制御電極層に所定の電位以上の電位を印加する
ことにより、前記１つの溝部の近傍に位置する前記第１
不純物領域の導電型が反転し、チャネル領域が形成され
て前記第１電極層と、前記第２電極層との間で電流が流
れるオン状態における前記半導体基板の第１導電型の領
域の電位をＶ_onとし、前記第１制御電極層に所定の電位より低い電位を印加す
ることにより、前記チャネル領域が消滅し、前記第１電
極層と前記第２電極層との間で電流が遮断されるオフ状
態における前記半導体基板の第１導電型の領域の電位を
Ｖ_offとしたときに、Ｖ_on＜Ｖ＜Ｖ_off である、請求項２〜４のいずれかに記載の半導体装置。