JP6521851B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6521851B2 JP6521851B2 JP2015239441A JP2015239441A JP6521851B2 JP 6521851 B2 JP6521851 B2 JP 6521851B2 JP 2015239441 A JP2015239441 A JP 2015239441A JP 2015239441 A JP2015239441 A JP 2015239441A JP 6521851 B2 JP6521851 B2 JP 6521851B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- body layer
- layer
- depth
- floating region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
図2及び図3に示すように、半導体基板12は、拡散層としてのn+型のドレイン層23と、ドレイン層23の上に形成されたドリフト層24と、ドリフト層24の上に形成されたp型のボディ層25とを備えている。つまり、半導体基板12は、ドレイン層23→ドリフト層24→ボディ層25の順に積層された構造となっている。ドリフト層24は、ドレイン層23の不純物濃度よりも低いn型である。換言すれば、ドレイン層23は、ドリフト層24の下に形成され且つ当該ドリフト層24よりも不純物濃度が高い層である。
ドレイン層23とソース領域34との間に電圧が印加された場合、セルエリアA1内においてはゲート電極31の底面31a付近と第1フローティング領域36とに対して電界が集中する一方、終端エリアA2内においては第2ドリフト層24bと第2ボディ層25bとの界面26bと第2フローティング領域42とに対して電界が集中する。
まず、図4(a)に示すように、ドレイン層23を構成するn+型のバルク基板にn型の層をエピタキシャル成長させ、そのエピタキシャル層に対してイオン注入を行うことにより、ドリフト層24及びボディ層25を形成する。
(1)半導体装置10は、複数のセル11が配列されているセルエリアA1と、セルエリアA1を囲む終端エリアA2とが区画されている半導体基板12を備えている。セルエリアA1は、n型の第1ドリフト層24aと、第1ドリフト層24aの上に形成されたp型の第1ボディ層25aと、第1ボディ層25aを貫通し且つ第1ドリフト層24aまで到達している第1トレンチ21とを有している。セルエリアA1は、第1トレンチ21内に収容されたものであって埋込絶縁膜32を介して第1ボディ層25aと対向しているゲート電極31と、第1トレンチ21の下方位置にて第1トレンチ21の底部21aを覆うように設けられたp型の第1フローティング領域36とを有している。
○ 図6に示すように、第1フローティング領域71は、第1トレンチ21の底部21aから下方に延びてドレイン層23に到達していてもよい。この場合、耐圧の更なる向上を図ることができる。また、第2フローティング領域72は、第2トレンチ22の底部22aから下方に延びてドレイン層23に到達していてもよい。
○ 最外周の第1トレンチ21よりも内側のセル11は、MOSFETに限られず、例えばIGBTであってもよい。この場合、半導体装置10は、ソース領域34に代えてエミッタ領域を備え、ドレイン層23に代えてp+コレクタ層を備えているとよい。
○ n型とp型とを反対にしてもよい。すなわち、各実施形態では、n型が「第1導電型」に対応し、p型が「第2導電型」に対応していたが、p型が「第1導電型」に対応し、n型が「第2導電型」に対応してもよい。
(イ)半導体装置について、第1フローティング領域の上端とは、第1フローティング領域と第1トレンチ内に埋め込まれた絶縁膜との境界部分のうち終端エリア寄りの上端箇所であり、最内周第2フローティング領域の上端とは、最内周第2フローティング領域と第2トレンチ内に埋め込まれた絶縁膜との境界部分のうちセルエリア側の上端箇所であるとよい。
(ハ)半導体装置の製造方法について、フローティング領域形成工程の後、第1トレンチ及び第2トレンチを埋めつつ半導体基板におけるセルエリアの表面及び終端エリアの表面の双方を覆う絶縁膜を形成し、その後終端エリアの絶縁膜を残しつつセルエリアの絶縁膜をエッチングすることにより、セルエリアの表面を露出させるとともに第1トレンチ内の絶縁膜の一部を除去して当該第1トレンチ内にゲート電極のスペースを形成する工程を備え、当該工程の後に深さ調整工程を実行するとよい。
Claims (4)
- 複数のセルが配列されているセルエリアと、前記セルエリアを囲む終端エリアとが区画されている半導体基板を備えた半導体装置において、
前記セルエリアは、
第1導電型の第1ドリフト層と、
前記第1ドリフト層の上に形成された第2導電型の第1ボディ層と、
前記第1ボディ層を貫通し且つ前記第1ドリフト層まで到達している第1トレンチと、
前記第1トレンチ内に収容され且つ絶縁膜を介して前記第1ボディ層と対向しているゲート電極と、
前記第1トレンチの下方位置にて前記第1トレンチの底部を覆うように設けられた第2導電型の第1フローティング領域と、を有し、
前記終端エリアは、
第1導電型の第2ドリフト層と、
前記第2ドリフト層の上に形成された第2導電型の第2ボディ層と、
前記セルエリアを囲む環状に形成され、前記第2ボディ層を貫通し且つ前記第2ドリフト層まで到達している第2トレンチと、
前記第2トレンチの下方位置にて前記第2トレンチの底部を覆うように設けられた第2導電型の第2フローティング領域と、を有し、
前記第1トレンチの深さと前記第2トレンチの深さとは同一に設定されており、
前記ゲート電極の底面は、前記第1ボディ層と前記第1ドリフト層との界面よりも下方に突出しており、
前記第2トレンチ及び前記第2フローティング領域は1又は複数設けられており、
上下方向における前記第1フローティング領域の上端と前記ゲート電極の底面との間の距離を第1距離とし、前記1又は複数の第2トレンチのうち最内周にある最内周第2トレンチに対応する前記第2フローティング領域の上端と前記第2ボディ層との上下方向の距離を第2距離とすると、
前記最内周第2トレンチの周囲の前記第2ボディ層の深さは、前記第1距離と前記第2距離とが同一となるように、前記第1ボディ層の深さよりも深く設定されていることを特徴とする半導体装置。 - 前記第1フローティング領域は、前記第1ドリフト層に囲まれており、
前記1又は複数の第2フローティング領域は、前記第2ドリフト層に囲まれている請求項1に記載の半導体装置。 - 前記第1フローティング領域及び前記1又は複数の第2フローティング領域は、前記両ドリフト層の下に形成されている拡散層まで到達している請求項1に記載の半導体装置。
- 第1導電型のドリフト層及び前記ドリフト層の上に形成された第2導電型のボディ層を有し、且つ、複数のセルが配列されているセルエリアと前記セルエリアを囲む終端エリアとが区画されている半導体基板を備えた半導体装置の製造方法であって、
前記ボディ層を貫通し且つ前記ドリフト層まで到達するようにエッチングを行うことにより、前記セルエリア内に配置される第1トレンチ、及び、前記終端エリア内に配置される環状の第2トレンチを同一の深さで形成するトレンチ形成工程と、
前記第1トレンチ及び前記第2トレンチの底部から第2導電型の不純物イオンを注入することにより、前記第1トレンチの底部を覆う第2導電型の第1フローティング領域及び前記第2トレンチの底部を覆う第2導電型の第2フローティング領域を形成するフローティング領域形成工程と、
前記半導体基板における前記セルエリアの表面から前記ドリフト層と前記ボディ層との界面付近に第1導電型の不純物イオンを注入することにより、前記セルエリア内に配置されている前記ボディ層である第1ボディ層の深さを、前記終端エリア内に配置されている前記ボディ層である第2ボディ層の深さよりも浅くする深さ調整工程と、
前記第1トレンチ内にゲート電極を形成するゲート電極形成工程と、
を備え、
前記ゲート電極形成工程では、前記ゲート電極の底面が前記第1ボディ層の下面よりも突出するように前記ゲート電極を形成し、
前記トレンチ形成工程では、前記第2トレンチを1又は複数形成し、
上下方向における前記第1フローティング領域の上端と前記ゲート電極の底面との間の距離を第1距離とし、前記1又は複数の第2トレンチのうち最内周にある最内周第2トレンチに対応する前記第2フローティング領域の上端と前記第2ボディ層との上下方向の距離を第2距離とすると、
前記深さ調整工程では、前記第1距離と前記第2距離とが同一となるように、前記第1ボディ層の深さを前記第2ボディ層の深さよりも浅くすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015239441A JP6521851B2 (ja) | 2015-12-08 | 2015-12-08 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015239441A JP6521851B2 (ja) | 2015-12-08 | 2015-12-08 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017107939A JP2017107939A (ja) | 2017-06-15 |
JP6521851B2 true JP6521851B2 (ja) | 2019-05-29 |
Family
ID=59060023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015239441A Active JP6521851B2 (ja) | 2015-12-08 | 2015-12-08 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6521851B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110931548A (zh) * | 2019-12-16 | 2020-03-27 | 安建科技(深圳)有限公司 | 一种半导体器件结构及其制造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4414863B2 (ja) * | 2004-10-29 | 2010-02-10 | トヨタ自動車株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
DE102006036347B4 (de) * | 2006-08-03 | 2012-01-12 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einer platzsparenden Randstruktur |
JP2008078397A (ja) * | 2006-09-21 | 2008-04-03 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
JP5298565B2 (ja) * | 2008-02-22 | 2013-09-25 | 富士電機株式会社 | 半導体装置およびその製造方法 |
-
2015
- 2015-12-08 JP JP2015239441A patent/JP6521851B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017107939A (ja) | 2017-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5569162B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP3652322B2 (ja) | 縦型mosfetとその製造方法 | |
JP4940546B2 (ja) | 半導体装置 | |
JP5697744B2 (ja) | 半導体装置およびその製造方法 | |
JP5136578B2 (ja) | 半導体装置 | |
JP5298565B2 (ja) | 半導体装置およびその製造方法 | |
JP5767857B2 (ja) | トレンチ型mosfet及びその製造方法 | |
US9825164B2 (en) | Silicon carbide semiconductor device and manufacturing method for same | |
JP5758824B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US9755042B2 (en) | Insulated gate semiconductor device and method for manufacturing the insulated gate semiconductor device | |
JP4735235B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP6561611B2 (ja) | 半導体装置 | |
US10720492B2 (en) | Silicon carbide semiconductor device and manufacturing method therefor | |
WO2014129404A1 (ja) | 半導体装置およびその製造方法 | |
JP6747195B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6840611B2 (ja) | 半導体装置及びその製造方法 | |
JP5807597B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
CN107004700B (zh) | 半导体装置及其制造方法 | |
JP6648331B1 (ja) | 半導体装置及び半導体装置の製造方法 | |
WO2013057564A1 (en) | Semiconductor device and method of producing the same | |
JP6750300B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6536377B2 (ja) | 半導体装置 | |
WO2008094497A1 (en) | Termination trench structure for mosgated device and process for its manufacture | |
JP2009141185A (ja) | 半導体装置及びその製造方法 | |
JP6521851B2 (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171227 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181030 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190409 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190423 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6521851 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |