CN101562195A - 半导体结构 - Google Patents

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Abstract

本发明是有关于一种半导体结构，其包括：一半导体基材；一第一高电压掺杂井区，位于该半导体基材上，具有一第一电性；一第二高电压掺杂井区，位于该半导体基材上，具有与该第一电性相反的一第二电性，并横向地邻接该第一高电压掺杂井区；一栅介电层，从该第一高电压掺杂井区上方延伸至该第二高电压掺杂井区上方；一栅极，位于该栅介电层上方；一漏极区，位于该第二高电压掺杂井区之中；一源极区，位于该栅介电层的一侧，与该漏极区反向相对；及一深掺杂p型井区，位于该第二高电压掺杂井区下方，具有该第一电性，其中该深掺杂p型井区实质上并未直接地形成在该漏极区的正下方。本发明可降低源极－漏极之间的开启状态电阻值，增进开启状态的驱动电流。

Description

半导体结构
技术领域
本发明涉及一种半导体元件其制造方法，特别是涉及一种关于高电压金属-氧化物半导体元件。
背景技术
高电压金属-氧化物半导体元件目前正广泛地使用于许多电子设备之中。例如，广泛地使用于输出/输入电路、中央处理器的电源供应器、电源管理系统以及交流/直流转换元件(AC/DC Converters)之中。
目前存在地高电压金属-氧化物半导体元件种类相当多。其中对称的高电压金属-氧化物半导体元件具有一个对称的源极与漏极(及汲极，以下均称为漏极)结构。可以同时在源极与漏极上施加高电压。而至于不对称的高电压金属-氧化物半导体元件，则只具有一个不对称的源极与漏极结构，例如只有源极与漏极其中的一者，能承受较高的电压。
请参照图1所示，图1是绘示一种传统的高电压n型金属-氧化物半导体元件2的结构剖面图。其中高电压n型金属-氧化物半导体元件2包括基材7、埋藏层9、栅极(即栅极，以下均称为栅极)氧化硅10、位于栅极氧化硅10上的栅极12、位于高电压n型井(High-Voltage n-Well，HVNW)区3之中的漏极(接触)区4以及位于高电压p型井(High-Voltagep-Well，HVPW)区5之中的源极(接触)区6。浅沟隔离区8则将漏极区4和栅极12分隔开，因此可以施加一个较高的漏极到栅极的电压。n型掺杂井区形成在深p型掺杂井区1(图未示)之中。
然而，这种高电压n型金属-氧化物半导体元件2有一些缺点。请参照图2所示，图2是绘示图1的高电压n型金属-氧化物半导体元件2在不同栅极电压Vg下的电流/电压曲线。其中，X轴代表施加于漏极区4的电压Vd；而Y轴代表驱动电流Id。值得注意的是，当以较高的漏极电流进行操作时，例如当漏极电压Vd实质大于或等于50v，而栅极电压Vg实质大于或等于5v时，驱动电流I d并未因为漏极电压Vd的增加而饱和，不过电流/电压曲线出现了额外的波峰(如虚线圈所标示)。这表示有输出电阻(OutputResistance)的问题产生，进而使元件的可靠度降低。加上集成电路模拟模式SPICE models并无法模拟出该一元件行为(Device Behavior)
由此可见，上述现有的半导体元件在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的半导体结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的半导体元件存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的半导体结构，能够改进一般现有的半导体元件，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的半导体元件存在的缺陷，而提供一种新型的半导体结构，可藉由此种新型的半导体结构来降低源极-漏极之间的开启状态电阻值(On-State Resistance)，增进开启状态的驱动电流的效能，进而解决半导体元件在较高的漏极电流进行操作时，产生输出电阻(Output Resistance)的的技术问题增加半导体元件的可靠度，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体结构，其包括：一半导体基材；一第一高电压掺杂井区，位于该半导体基材上，且具有一第一电性；一第二高电压掺杂井区，位于该半导体基材上，且具有与该第一电性相反的一第二电性，并横向地邻接该第一高电压掺杂井区；一栅介电层，从该第一高电压掺杂井区上方延伸至该第二高电压掺杂井区上方；一栅极，位于该栅介电层上方；一漏极区，位于该第二高电压掺杂井区之中；一源极区，位于该栅介电层的一侧，且与该漏极区反向相对；以及一深掺杂p型井区，位于该第二高电压掺杂井区下方，且具有该第一电性，其中该深掺杂p型井区实质上并未直接地形成在该漏极区的正下方。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体结构，其中所述的第一电性是一p型电性，且该第二电性是一n型电性。
前述的半导体结构，其中所述的深掺杂p型井区与形成于该第一高电压掺杂井区和该第二高电压掺杂井区之间的一介面相互分离。
前述的半导体结构，其更包括一埋藏层，具有该第二电性，其中该埋藏层位于该半导体基材上方，且位于该第一高电压掺杂井区、该第二高电压掺杂井区以及该深掺杂p型井区的下方。
前述的半导体结构，其更包括一埋藏层，其中该深掺杂p型井区包括两个彼此分离的部分，借由该第二高电压掺杂井区的一部分来隔离，其中该第二高电压掺杂井区直接位于该漏极区的正下方。
前述的半导体结构，其更包括：一第三高电压掺杂井区，具有该第二电性，位于该第一高电压掺杂井区的反面一侧，并与该第二高电压掺杂井区反向相对，其中该第三高电压掺杂井区具有与该第一高电压掺杂井区相同的一厚度，且该源极区是位于该第三高电压井区之中；以及一附加的深掺杂p型井区，具有该第一电性，位于该第三高电压掺杂井区下方，其中该深掺杂p型井区以及该附加的深掺杂p型井区位于相同的高度，且具有相同的厚度，其中该附加的深掺杂p型井区并未直接地形成于该源极区的正下方。
前述的半导体结构，其中所述的源极区形成于该第一高电压掺杂井区之中。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体结构，其包括：一半导体基材；一高电压p型掺杂井区，位于该半导体基材上；一高电压n型掺杂井区，位于该半导体基材上，其中该高电压p型掺杂井区和该高电压n型掺杂井区是横向地接触，并且形成一介面；一隔离区，由该高电压n型掺杂井区的上表面延伸进入该高电压n型掺杂井区之中；一栅介电层，由该高电压p型掺杂井区上方延伸至该隔离区上方；一栅极，位于该栅介电层上方；一源极区，位于该高电压p型掺杂井区之中；一漏极区，位于该高电压n型掺杂井区之中，其中该源极区和该漏极区皆重掺杂有n型掺质；以及一深掺杂p型井区，具有彼此水平分隔的一第一部分和一第二部分，且该第一部分和该第二部分皆位于该高电压n型掺杂井区下方。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体结构，其中所述的深掺杂p型井区并未直接位于该漏极区的正下方。
前述的半导体结构，其中所述的深掺杂p型井区的该第一部分，至少有一部分直接位于该隔离区的正下方，且该第一部分与该介面彼此分离。
前述的半导体结构，其中所述的第一部分是垂直地对准该介面。
前述的半导体结构，其更包括一附加的高电压p型掺杂井区，邻接于该高电压n型掺杂井区，位于该高电压n型掺杂井区的一侧，且与该高电压p型掺杂井区反向相对，该深掺杂p型井区的该第二部分并水平地位于该源极区与一附加介面之间，其中该附加介面是位于该高电压n型掺杂井区与该高电压p型掺杂井区之间。
前述的半导体结构，其中所述的深掺杂p型井区的该第一部分与该第二部分是借由一部分的该高电压n型掺杂井区使其二者分离。
前述的半导体结构，其更包括一n型埋藏层，其中该n型埋藏层位于该半导体基材上方，且位于该高电压n型掺杂井区、该高电压p型掺杂井区以及该深掺杂p型井区的下方。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种半导体结构，其包括：一半导体基材；一高电压p型掺杂井区，位于该半导体基材上；一高电压n型掺杂井区，位于该半导体基材上，其中该高电压p型掺杂井区和该高电压n型掺杂井区接触，并且在该高电压p型掺杂井区和该高电压n型掺杂井区两者之间形成一介面；一隔离区，由该n型掺杂井区的上表面延伸进入该n型掺杂井区之中；一栅介电层，由该高电压p型掺杂井区上方延伸至该隔离区上方；一栅极，位于该栅介电层上方；一源极区，位于该高电压p型掺杂井区之中；一漏极区位于该高电压n型掺杂井区之中，其中该源极区和该漏极区皆重掺杂有n型掺质，且该漏极区具有邻接于该隔离区的一内部边缘以及远离该隔离区的一外部边缘；以及一深掺杂p型井区，具有一内部边缘与一外部边缘，其中该深掺杂p型井区的该内部边缘和该外部边缘，水平位于该介面与该漏极区的该内部边缘之间。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体结构，其中所述的深掺杂p型井区是水平地与该介面相距有一段距离。
前述的半导体结构，其中所述的深掺杂p型井区的该内部边缘是垂直地对准该介面。
前述的半导体结构，其更包括：一附加的高电压p型掺杂井区，邻接于该高电压n型掺杂井区，位于该高电压n型掺杂井区的一侧，且与该高电压p型掺杂井区反向相对，其中该高电压p型掺杂井区与该高电压n型掺杂井区在两者之间形成一附加介面；一附加的隔离区，由该高电压n型掺杂井区延伸进入该附加的高电压p型掺杂井区上方；以及一附加的深掺杂p型井区，水平地位于该漏极区的该外部边缘与该附加的介面之间，其中该深掺杂p型井区和该附加的深掺杂p型井区是彼此之间相距有一段距离。
前述的半导体结构，其中所述的附加的深掺杂p型井区具有一外部边缘与该附加的介面彼此分离。
前述的半导体结构，其中所述的高电压p型掺杂井区与该隔离区是彼此分离。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为达到上述目的，本发明提供了一种半导体结构，该半导体结构包括半导体基材、第二高电压掺杂井区、栅极、栅介电层、漏极区、源极区以及深掺杂p型井区。第一高电压掺杂井区位于半导体基材上，且具有第一电性。第二高电压掺杂井区位于半导体基材上，且具有与第一电性相反的第二电性，并横向地邻接第一高电压掺杂井区。栅介电层从第一高电压掺杂井区上方延伸至第二高电压掺杂井区上方。栅极位于栅介电层上方。漏极区位于第二高电压掺杂井区之中。源极区位于栅介电层之一侧而与漏极区反向相对。深掺杂p型井区位于第二高电压掺杂井区下方，且具有第一电性。其中，实质上深掺杂p型井区并未直接形成于漏极区的正下方。
此外，为达到上述目的，本发明还提供了一种半导体结构，此一半导体结构包括半导体基材、高电压p型掺杂井区、高电压n型掺杂井区、隔离区、栅介电层、栅极、源极区、漏极区以及深掺杂p型井区。高电压p型掺杂井区，位于半导体基材上。高电压n型掺杂井区，位于半导体基材上；其中高电压p型掺杂井区和高电压n型掺杂井区系横向地接触，并且形成一个介面。隔离区由高电压n型掺杂井区的上表面延伸进入高电压n型掺杂井区之中。栅介电层由高电压p型掺杂井区上方延伸至隔离区上方。栅极位于栅介电层上方。源极区位于高电压p型掺杂井区之中。漏极区位于高电压n型掺杂井区之中。其中源极区和漏极区皆重掺杂有n型掺质。深掺杂p型井区具有彼此水平分隔的第一部分和第二部分。且第一部分和第二部分皆位于高电压n型掺杂井区下方。
另外，为达到上述目的，本发明另还提供了一种半导体结构，此一半导体结构包括半导体基材、高电压p型掺杂井区、高电压n型掺杂井区、隔离区、栅介电层、栅极、源极区以及漏极区。高电压p型掺杂井区，位于半导体基材上。高电压n型掺杂井区，位于半导体基材上；其中高电压p型掺杂井区和高电压n型掺杂井区接触，并且形成一个介面。隔离区由n型掺杂井区的上表面延伸进入n型掺杂井区之中。栅介电层由高电压p型掺杂井区上方延伸至隔离区上方。栅极位于栅介电层上方。源极区位于高电压p型掺杂井区之中。漏极区位于高电压n型掺杂井区之中。其中源极区和漏极区皆重掺杂有n型掺质。漏极区具有一个邻接于隔离区的内部边缘以及一个远离隔离区的外部边缘。半导体结构还包括一个深掺杂p型井区，具有一个内部边缘与一个外部边缘。其中深掺杂p型井区的内部边缘和外部边缘，水平位于高电压p型掺杂井区和高电压n型掺杂井区所形成的接触介面与漏极区的内部边缘之间。
借由上述技术方案，本发明半导体结构至少具有下列优点及有益效果：
本发明可借由上述实施例所揭露的结构来降低源极-漏极之间的开启状态电阻值(On-State Resistance)，进而增进开启状态的驱动电流的效能。
综上所述，本发明是有关于一种半导体结构，其包括：位于半导体基材上的第一高电压掺杂井区，其具有第一电性；位于半导体基材上的第二高电压掺杂井区，其具有与第一电性相反的第二电性，并横向地邻接第一高电压掺杂井区；栅介电层从第一高电压掺杂井区上方延伸至第二高电压掺杂井区上方；栅极位于栅介电层上方；漏极区位于第二高电压掺杂井区之中；源极区位于栅介电层相对于漏极区的一侧；深掺杂p型井区具有第一电性，位于第二高电压掺杂井区下方；深掺杂p型井区并未直接形成于漏极区的正下方。本发明具有上述诸多优点及实用价值，其不论在产品结构或功能上皆有较大改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的半导体元件有增进的突出功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示一种传统的高电压n型金属-氧化物半导体元件的结构剖面图。
图2是绘示图1的高电压n型金属-氧化物半导体元件在不同栅极电压下的电流/电压曲线图。
图3是根据本发明的一个较佳实施例所绘示的基材的结构剖面图。
图4是绘示在图3的埋藏层上磊晶生成磊晶层的结构剖面图。
图5是在图4的磊晶层上形成高电压p型掺杂井区及高电压n型掺杂井区的结构剖面图。
图6是绘示使用微影制造工艺形成并图案化光阻的结构剖面图。
图7是绘示形成隔离区的制造工艺结构剖面图。
图8是绘示使用并图案画光阻以形成开口的制造工艺结构剖面图。
图9是绘示形成栅介电层、栅极以及间隙壁的制造工艺结构剖面图。
图10是绘示在高电压p型掺杂井区之中形成N+区，且在高电压n型掺杂井区中形成N+区的制造工艺结构剖面图。
图11是根据本发明的一较佳实施例，所绘示的一种非对称高电压n型金属-氧化物半导体元件的电流/电压曲线图。
图12是根据本发明的另一较佳实施例，所绘示的一种对称高电压n型金属-氧化物半导体元件的结构剖面图。
2：高电压n型金属-氧化物半导体元件
3：高电压n型井区            4：汲区
5：高电压p型井区        6：源极区
7：基材                 8：浅沟隔离区
9：埋藏层               10：栅极氧化硅
12：栅极                20：基材
22：埋藏层              23：磊晶层
24：深p型掺杂井区
241：深p型掺杂井区的一部分
242：深p型掺杂井区的一部分
243：深p型掺杂井区的一部分
244：深p型掺杂井区的一部分
25：光阻                26：高电压p型掺杂井区
27：光阻                28：高电压n型掺杂井区
29：浮体                30：p型掺杂井区
36：隔离区              40：光阻
44：P+区                54：N+区
56：N+区                60：栅介电层
62：栅极                64：间隙壁
68：高电压n型金属-氧化物半导体元件
70：区域
72：高电压p型掺杂井区和高电压n型掺杂井区的介面
Vd：施加于漏极区的电压
Vg：栅极电压            D：距离
Id：驱动电流            T：磊晶层的厚度
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体结构其具体实施方式、结构、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
请参照图3至图10所示，图3至图10是根据本发明的一较佳实施例所绘示的制造高电压n型金属-氧化物半导体元件的一系列中间制造工艺结构的剖面图。另外在说明书中也探讨其他不同的较佳实施例。其中相同的图示符号是代表相似的元件，但这并不代表不同图式之间有必然的相对关系。
首先请参照图3所示，图3是根据本发明的一个较佳实施例所绘示的基材20的结构剖面图。基材20较佳由半导体材质，例如硅、或其他适用的半导体材质，例如硅锗和/或第三族、第四族及/或第五族元素。基材20较佳是轻掺杂有p型掺质，不过在其他实施例之中，基材20也可以轻掺杂有n型掺质。
对基材20所进行的掺杂制造工艺，会形成一个n型埋藏层(BuriedLayer)22。在本发明的一个实施例之中，是采用含磷、锑及/或砷的离子进行掺杂。另外，埋藏层22也可以借由在高温环境中，将n型掺质扩散进入基材20的方式形成。
图4是绘示在图3的埋藏层22上磊晶生成磊晶层23的结构剖面图。磊晶层23较佳是由半导体材质，例如硅所构成。其中磊晶层23的材质可以与构成基材20的材质相同或相异。磊晶层23的形成可以不经掺杂制造工艺，或者仅轻掺杂n型或p型掺质。其中掺杂制造工艺是在磊晶成长制造工艺中进行原位掺杂。在本发明的一些实施例之中，磊晶层23是掺杂有n型掺质，例如含磷、锑及/或砷离子的掺质。而掺质浓度，实质等于后续所形成的高电压n型掺杂井区28所需要的掺质浓度。例如掺质浓度可以实质介于1014/cm3至1017/cm3之间。磊晶层23的厚度T较佳是等于后续要形成的高电压p型及n型掺杂井区所需要的厚度。在本发明的一些实施例之中，磊晶层23的厚度T实质大于2nm。在其他实施例之中，磊晶层23是掺杂有p型掺质。
图5是在图4的磊晶层23上形成高电压p型掺杂井区26和30及高电压n型掺杂井区28。首先形成光阻25以覆盖形成有高电压n型掺杂井区28的区域，并且将高电压p型掺杂井区26和30的区域暴露在外。然后进行离子掺杂制造工艺，将p型掺质，例如硼、铟及其他类似掺质引入，以形成p型掺杂井区26和30。而位于磊晶层23之中的n型掺质，则被掺杂进入的p型掺质所中和，使p型掺杂井区26和30的掺质净浓度为p型。在本发明的一些实施例之中，高电压p型掺杂井区26和30中的p型掺质浓度实质介于1014/cm2至1017/cm2之间。但在其他实施例之中，p型掺质浓度可以高过或低于这个范围。值得注意的是，高电压p型掺杂井区26和30可以是两个分开的区域。高电压p型掺杂井区26和30，也可以是用来围绕高电压n型掺杂井区28，由上方俯视，高电压p型掺杂井区26和30，分别为连续环型的高电压p型掺杂井区的两个部分。其中被光阻25遮盖的区域形成包括有高电压n型掺杂井区28的高电压n型掺杂井区。当高电压p型掺杂井区26和高电压n型掺杂井区28形成以后，即移除光阻25。
另外借由另一个掺杂制造工艺搭配额外的光阻(未绘示)，可以选择性地形成一个浮体(Floating Body)29。其中浮体29的电性为p型，且其掺质浓度高过于高电压p型掺杂井区26的掺质浓度。
图6是绘示使用微影制造工艺形成并图案化光阻27的结构剖面图。首先，借由掺杂p型掺质，例如硼、铟或其他类似的离子，来形成深p型掺杂井区(Deep p-Well，DPW)24。其中深p型掺杂井区24的离子浓度，可以等于或大于高电压n型掺杂井区28的离子浓度。在本发明的一些实施例之中，深p型掺杂井区24中的p型掺质浓度实质介于1015/cm3至1017/cm3之间。至于深p型掺杂井区24的确切位置，则详述于下述的实施说明之中。另外，形成深p型掺杂井区24的能量较佳必须够高，使得深p型掺杂井区24可以位于高电压n型掺杂井区28的底部。深p型掺杂井区24更佳是与n型埋藏层22接触。
在本发明的另外一些实施例之中，磊晶层23(请参照图4所示)并未进行任何掺杂，以及深p型掺杂井区24都是借由掺杂制造工艺所形成，而其中这些区域的深度，皆是借由施以适当的掺杂能量来加以控制。
图7是绘示形成隔离区36的制造工艺结构剖面图。在图7的较佳实施例之中，隔离区36的形成，首先在高电压p型掺杂井区30和高电压n型掺杂井区28之中形成沟渠；接着再以介电材质，例如二氧化硅或高浓度等离子体(即等离子体，以下均称为等离子体)(High-Density Plasma，HDP)氧化物，填充于沟渠之中；然后进行化学机械研磨，使填充的介电材质的表面高度与高电压p型掺杂井区26、30和高电压n型掺杂井区28的上表面等高；最后所形成的浅沟隔离区即隔离区36。在另一个实施例之中，隔离区36是场氧化硅。在本发明的一个实施例之中，场氧化硅的形成制造工艺包括下述步骤：首先，形成覆盖高电压p型掺杂井区26、30和高电压n型掺杂井区28的罩幕层。罩幕层的材质较佳包括氮化硅。接着图案化罩幕层，借以形成开口。然后进行原位氧化制造工艺(Local Oxidation)，使隔离区36(场氧化硅)形成在开口之中。再移除罩幕。
在上述实施例之中，虽然隔离区36是形成在高电压p型掺杂井区26、30和高电压n型掺杂井区28已经形成之后。然而任何相关技术领域具有通常知识者当能因应制造工艺需要，而改变上述步骤的进行顺序。例如在另外一些实施例之中，是在磊晶层23和隔离区36形成以后，再形成高电压p型掺杂井区26、30和高电压n型掺杂井区28。深p型掺杂井区24可以在隔离区36形成之前，或在隔离区36形成之后形成。深p型掺杂井区24亦可在高电压p型掺杂井区26、30和高电压n型掺杂井区28形成之前或之后形成。
图8是绘示使用并图案化光阻40以形成开口42的制造工艺结构剖面图。首先，进行p型掺杂制造工艺，借以在高电压p型掺杂井区26(或浮体29)中形成P+区44。其中P+区44较佳包括硼及/或其他合适的p型掺质；且此p型掺杂制造工艺是一种重掺杂制造工艺，其掺质浓度实质高于1020/cm3；掺杂制造工艺所形成的P+区44是用来做为高电压p型掺杂井区26的接触层。接着移除图案化光阻40。
图9是绘示形成栅介电层60、栅极62以及间隙壁64的制造工艺结构剖面图。如本领域具有通常知识者所习知，栅介电层60较佳包括氧化硅，但是也可能包括其他介电材质，例如氮化硅、碳化硅、氮氧化硅、高介电系数材质或上述材质的任意组合所构成的材质层或多层结构。栅极62较佳包括掺杂的多晶硅。但也可以采用金属、金属氮化物、金属硅化物或其他导电材质来替代。栅极间隙壁64的较佳制造工艺，首先是形成毯覆的介电材质；接着再由水平方向的表面移除不必要的部分。由于形成栅介电层60、栅极62以及间隙壁64的制造工艺方法业已习知，因此不在此重复赘述。栅介电层60、栅极62，较佳是由高电压p型掺杂井区26的上方延伸至高电压n型掺杂井区28的上方；而且栅极62的侧壁边缘，直接地覆盖于形成在高电压n型掺杂井区28之中的隔离区36上。轻掺杂源极(未绘示)则形成在高电压p型掺杂井区26之中。
图10是绘示在高电压p型掺杂井区26之中形成N+区54，且在高电压n型掺杂井区28中形成N+区56的制造工艺结构剖面图。首先先形成并图案化光阻层(未绘示)，再进行n型掺杂制造工艺，借以在高电压p型掺杂井区26之中形成N+区54，并在高电压n型掺杂井区28中形成N+区56，而构成一个高电压n型金属-氧化物半导体元件68。掺杂制造工艺中所使用的N+掺质，包括磷及/或砷离子；且此n型掺杂制造工艺是一种重掺杂制造工艺，其掺质浓度实质高于1020/cm3。在上述实施例之中，根据特定元件的型态、所采用的技术世代及最小特征尺寸的大小来研判，所谓的重掺杂制造工艺，其是一种采用掺质浓度实质高过1020/cm3的掺杂制造工艺。在本实施例之中，N+区54是用来做为高电压n型金属-氧化物半导体元件68的源极区；同时N+区56则用来做为高电压n型金属-氧化物半导体元件68的漏极区。在掺杂制造工艺之后，移除图案化光阻层。由于栅极62与N+区56彼此分离，因此可以施与较高的源极-漏极电压。
在本发明的另一个实施例之中，在形成浅沟隔离区36之后，P+区44、N+区54和56尚未形成之前，形成浮体29、栅介电层60、栅极62以及间隙壁64。N+区54和56也可能形成在栅介电层60、栅极62以及间隙壁64形成之前。而相关技术领域具有通常知识者应能依据制造工艺变化相对地调整制造工艺步骤。
在图10绘示的结构之中，深p型掺杂井区24可区隔成彼此不相连的部分241和部分242，其中并没有p型掺杂井区24的任何部分直接位于漏极区(N+区)56的正下方。假如以图式符号70代表直接位于漏极区(N+区)56的正下方区域，以图式符号72代表高电压p型掺杂井区26和高电压n型掺杂井区28间的介面，则深p型掺杂井区24是形成于区域70靠近介面72的一侧，或者是形成于区域70远离介面72的另一侧。且深p型掺杂井区24的部分241和部分242，分别具有一个边缘对准漏极区(N+区)56的内侧及外侧边缘(如虚线所绘示)，或者是借由区域70来分隔深p型掺杂井区24的部分241和部分242(如图10所绘示)。
虽然图示中绘示有两个深p型掺杂井区24，深p型掺杂井区24可能包含有由不同图式符号所组成的不连续部分。在一个实施例之中，p型掺杂井区24只在区域70和介面72之间形成部分241；而并未在介面72相反一侧形成部分242。在另一个实施例之中，p型掺杂井区24只形成有部分242。在又一个实施例之中，p型掺杂井区24形成有两个以上的部分242，例如每一个部分241和部分242可以各自再区隔成两个或更多不连续的部分。
在本发明的较佳实施例之中，由于p型掺杂井区24的部分241与介面72彼此相距有一段距离D，当金属-氧化物半导体元件在开启状态进操作时，可弱化降低表面场效应(Reduced Surface Field，RESURF)(详细内容叙述如下)，进而降低源极-漏极之间的电阻值Rdson。但在本发明的一些实施例之中，p型掺杂井区24的部分241位于栅极62和高电压n型掺杂井区28重叠的区域。
图11是根据本发明的一较佳实施例，所绘示的高电压n型金属-氧化物半导体元件的电流/电压曲线图。值得注意的是，高电压n型金属-氧化物半导体元件是采用高电流来进行操作。例如当施与较高的漏极电压Vd(实质大于或大于50v)以及较高的栅极电压(实质大于或大于5v)时，驱动电流方才会趋于饱和。这显示借由本发明的技术特征所形成的高电压金属-氧化物半导体元件，可大幅提高元件的可靠度。
可靠度的改善可以借由电流/电压曲线图做以上的解释，但值得注意的是，实际上的机转(Mechanism)有可能比下述解释更为复杂。由于当深p型掺杂井区24形成于高电压n型掺杂井区28的下方时，空泛区(DepletionRegion)形成在深p型掺杂井区24和高电压n型掺杂井区28之间。可预见的是：当漏极电压及/或栅极电压升高时，空泛区将会成长，最后到达漏极区(N+区)56。其结果是增强了所谓的降低表面场效应，并大幅地增加冲击离子及热载子，进而增加了漏极电流。而在本发明的实施例之中，由于并没有任何深p型掺杂井区直接形成在漏极区(N+区)56的正下方，且由于降低表面场效应相当的弱，因此可以降低漏极电流。
上述实施例皆具有非对称结构，其中源极区和漏极区是分别位于不同电性的高电压掺杂井区之中。图12是根据本发明的另一较佳实施例，所绘示的一种对称的高电压n型金属-氧化物半导体元件的结构剖面图。其中高电压n型金属-氧化物半导体元件包括两个高电压n型掺杂井区28以及位于两者之间的高电压p型掺杂井区26。在本实施例之中，深p型掺杂井区(由部分241、242、243和244所构成)较佳并未直接形成在漏极区56以及源极区54的正下方。
根据以上所述的实施例，本发明的技术特征及技术优势是在于可借由上述实施例所揭露的结构来降低源极-漏极之间的开启状态电阻值，进而增进开启状态的驱动电流的效能。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1、一种半导体结构，其特征在于其包括：
一半导体基材；
一第一高电压掺杂井区，位于该半导体基材上，且具有一第一电性；
一第二高电压掺杂井区，位于该半导体基材上，且具有与该第一电性相反的一第二电性，并横向地邻接该第一高电压掺杂井区；
一栅介电层，从该第一高电压掺杂井区上方延伸至该第二高电压掺杂井区上方；
一栅极，位于该栅介电层上方；
一漏极区，位于该第二高电压掺杂井区之中；
一源极区，位于该栅介电层的一侧，且与该漏极区反向相对；以及
一深掺杂p型井区，位于该第二高电压掺杂井区下方，且具有该第一电性，其中该深掺杂p型井区实质上并未直接地形成在该漏极区的正下方。
2、根据权利要求1所述的半导体结构，其特征在于其中所述的第一电性是一p型电性，且该第二电性是一n型电性。
3、根据权利要求1所述的半导体结构，其特征在于其中所述的深掺杂p型井区与形成于该第一高电压掺杂井区和该第二高电压掺杂井区之间的一介面相互分离。
4、根据权利要求1所述的半导体结构，其特征在于其更包括一埋藏层，具有该第二电性，其中该埋藏层位于该半导体基材上方，且位于该第一高电压掺杂井区、该第二高电压掺杂井区以及该深掺杂p型井区的下方。
5、根据权利要求1所述的半导体结构，其特征在于其更包括一埋藏层，位于该半导体基材上方，其中该深掺杂p型井区包括两个彼此分离的部分，借由该第二高电压掺杂井区的一部分来隔离，其中该第二高电压掺杂井区直接位于该漏极区的正下方。
6、根据权利要求1所述的半导体结构，其特征在于其更包括：
一第三高电压掺杂井区，具有该第二电性，位于该第一高电压掺杂井区的反面一侧，并与该第二高电压掺杂井区反向相对，其中该第三高电压掺杂井区具有与该第一高电压掺杂井区相同的一厚度，且该源极区是位于该第三高电压井区之中；以及
一附加的深掺杂p型井区，具有该第一电性，位于该第三高电压掺杂井区下方，其中该深掺杂p型井区以及该附加的深掺杂p型井区位于相同的高度，且具有相同的厚度，其中该附加的深掺杂p型井区并未直接地形成于该源极区的正下方。
7、根据权利要求1所述的半导体结构，其特征在于其中所述的源极区形成于该第一高电压掺杂井区之中。
8、一种半导体结构，其特征在于其包括：
一半导体基材；
一高电压p型掺杂井区，位于该半导体基材上；
一高电压n型掺杂井区，位于该半导体基材上，其中该高电压p型掺杂井区和该高电压n型掺杂井区是横向地接触，并且形成一介面；
一隔离区，由该高电压n型掺杂井区的上表面延伸进入该高电压n型掺杂井区之中；
一栅介电层，由该高电压p型掺杂井区上方延伸至该隔离区上方；
一栅极，位于该栅介电层上方；
一源极区，位于该高电压p型掺杂井区之中；
一漏极区，位于该高电压n型掺杂井区之中，其中该源极区和该漏极区皆重掺杂有n型掺质；以及
一深掺杂p型井区，具有彼此水平分隔的一第一部分和一第二部分，且该第一部分和该第二部分皆位于该高电压n型掺杂井区下方。
9、根据权利要求8所述的半导体结构，其特征在于其中所述的深掺杂p型井区并未直接位于该漏极区的正下方。
10、根据权利要求8所述的半导体结构，其特征在于其中所述的深掺杂p型井区的该第一部分，至少有一部分直接位于该隔离区的正下方，且该第一部分与该介面彼此分离。
11、根据权利要求8所述的半导体结构，其特征在于其中所述的第一部分是垂直地对准该介面。
12、根据权利要求8所述的半导体结构，其特征在于其更包括一附加的高电压p型掺杂井区，邻接于该高电压n型掺杂井区，位于该高电压n型掺杂井区的一侧，且与该高电压p型掺杂井区反向相对，该深掺杂p型井区的该第二部分并水平地位于该源极区与一附加介面之间，其中该附加介面是位于该高电压n型掺杂井区与该高电压p型掺杂井区之间。
13、根据权利要求8所述的半导体结构，其特征在于其中所述的深掺杂p型井区的该第一部分与该第二部分是借由一部分的该高电压n型掺杂井区使其二者分离。
14、根据权利要求8所述的半导体结构，其特征在于其更包括一n型埋藏层，其中该n型埋藏层位于该半导体基材上方，且位于该高电压n型掺杂井区、该高电压p型掺杂井区以及该深掺杂p型井区的下方。
15、一种半导体结构，其特征在于其包括：
一半导体基材；
一高电压p型掺杂井区，位于该半导体基材上；
一高电压n型掺杂井区，位于该半导体基材上，其中该高电压p型掺杂井区和该高电压n型掺杂井区接触，并且在该高电压p型掺杂井区和该高电压n型掺杂井区两者之间形成一介面；
一隔离区，由该n型掺杂井区的上表面延伸进入该n型掺杂井区之中；
一栅介电层，由该高电压p型掺杂井区上方延伸至该隔离区上方；
一栅极，位于该栅介电层上方；
一源极区，位于该高电压p型掺杂井区之中；
一漏极区位于该高电压n型掺杂井区之中，其中该源极区和该漏极区皆重掺杂有n型掺质，且该漏极区具有邻接于该隔离区的一内部边缘以及远离该隔离区的一外部边缘；以及
一深掺杂p型井区，具有一内部边缘与一外部边缘，其中该深掺杂p型井区的该内部边缘和该外部边缘，水平位于该介面与该漏极区的该内部边缘之间。
16、根据权利要求15所述的半导体结构，其特征在于其中所述的深掺杂p型井区是水平地与该介面相距有一段距离。
17、根据权利要求15所述的半导体结构，其特征在于其中所述的深掺杂p型井区的该内部边缘是垂直地对准该介面。
18、根据权利要求15所述的半导体结构，其特征在于其更包括：
一附加的高电压p型掺杂井区，邻接于该高电压n型掺杂井区，位于该高电压n型掺杂井区的一侧，且与该高电压p型掺杂井区反向相对，其中该高电压p型掺杂井区与该高电压n型掺杂井区在两者之间形成一附加介面；
一附加的隔离区，由该高电压n型掺杂井区延伸进入该附加的高电压p型掺杂井区上方；以及
一附加的深掺杂p型井区，水平地位于该漏极区的该外部边缘与该附加的介面之间，其中该深掺杂p型井区和该附加的深掺杂p型井区是彼此之间相距有一段距离。
19、根据权利要求15所述的半导体结构，其特征在于其中所述的附加的深掺杂p型井区具有一外部边缘与该附加的介面彼此分离。
20、根据权利要求15所述的半导体结构，其特征在于其中所述的高电压p型掺杂井区与该隔离区是彼此分离。
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