JP7102048B2 - チャネル領域拡張部を用いた炭化ケイ素金属酸化物半導体（ｍｏｓ）デバイスセルにおける電界シールド - Google Patents

チャネル領域拡張部を用いた炭化ケイ素金属酸化物半導体（ｍｏｓ）デバイスセルにおける電界シールド Download PDF

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Description

本明細書に開示された主題は、電界トランジスタ（例えば、ＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、トレンチＭＯＳＦＥＴなど）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）を含む、炭化ケイ素（ＳｉＣ）パワーデバイスなどの半導体パワーデバイスに関する。
本段落は、以下に記載および／または請求される本開示の様々な態様に関連する可能性がある技術の様々な態様を読者に紹介することが意図されている。本議論は、本開示の様々な態様についてのよりよい理解を促進するための背景情報を読者に提供するのに役立つと考えられる。したがって、これらの記述は、従来技術の承認としてではなく、この観点で読まれるべきであることを理解されたい。
電力変換デバイスは、負荷による消費のために電力をある形態から別の形態に変換するために、現代の電気システム全体にわたって広く使用されている。多くのパワーエレクトロニクスシステムは、サイリスター、ダイオード、および様々なタイプのトランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）などの様々な半導体デバイスおよび部品を利用する。
特に、高周波、高電圧、および／または高電流用途に対して、炭化ケイ素（ＳｉＣ）デバイスは、高温動作、導通およびスイッチング損失の低減、ならびに対応するシリコン（Ｓｉ）デバイスよりも小さなダイサイズの点でいくつかの利点を提供することができる。しかしながら、ＳｉＣは、ＳｉＣデバイス製造中のより低いドーパント拡散、および動作中の（例えば、逆バイアス下での）ＳｉＣデバイス内部のより高い電界などの、Ｓｉに比べていくつかの技術的および設計上の課題も提示する。ＳｉＣデバイスのＳｉＣ部分は、これらのより高い電界に対して堅牢である場合があるが、酸化シリコン（ＳｉＯ２）誘電体層などの、ＳｉＣデバイスの他の部分は、これらのより高い電界の下で故障することがある。したがって、デバイス性能を実質的に低下させることなくデバイスの信頼性を向上させるために、高電界を低減させるＳｉＣデバイス設計を開発することが望ましい。
米国特許第２０１５／０５３９９９号
本発明のこれらならびに他の特徴、態様および利点は、図面全体にわたって同様の記号が同様の部分を表す添付図面を参照して以下の詳細な説明を読むと、一層よく理解されるようになるであろう。
典型的なプレーナＭＯＳＦＥＴデバイスの概略図である。 典型的なＭＯＳＦＥＴデバイスの様々な領域に対する抵抗を示す概略図である。 ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。 いくつかの正方形半導体デバイスセルを含むＳｉＣ層の上面図である。 いくつかの千鳥状の正方形半導体デバイスセルを含むＳｉＣ層の上面図である。 いくつかの六角形半導体デバイスセルを含むＳｉＣ層の上面図である。 ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、逆バイアス下でシールドされていない正方形デバイスセルの平行な部分間に配置されている。 ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、逆バイアス下でシールドされていない正方形デバイスセルのウェル領域のコーナー間に配置されている。 ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、本技法の実施形態による、チャネル領域拡張部および動作逆バイアスによってシールドされた正方形デバイスセルのウェル領域のコーナー間に配置されている。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの細長い六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部の例を有するいくつかの細長い六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部およびソース領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部およびソース領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。 本技法の実施形態による、チャネル領域拡張部およびソース領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
１つまたは複数の特定の実施形態について以下に記載する。これらの実施形態についての簡潔な記載を提供するために、実際の実施態様のすべての特徴が明細書に記載されているわけではない。すべてのエンジニアリングまたは設計プロジェクトと同様に、すべてのそのような実際の実施態様の開発では、システム関連およびビジネス関連の制約の遵守などの、開発者の特定の目標を達成するために、実施態様毎に異なる可能性がある実施態様に特有の決定を多数行わなければならないことを認識されたい。さらに、そのような開発努力は、複雑で時間がかかることがあるが、それにもかかわらず、本開示の利益を有する当業者にとっては設計、製作、および製造の日常的な仕事であることを認識されたい。
本開示の様々な実施形態の要素を紹介する場合、冠詞「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、要素の１つまたは複数があることを意味することが意図されている。用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」は、包括的であり、列挙された要素以外のさらなる要素があってもよいことを意味することが意図されている。さらに、本開示の「一実施形態」または「実施形態」への言及は、列挙されたフィーチャも組み込むさらなる実施形態の存在を排除するものとして解釈されることが意図されていないことを理解されたい。本明細書に開示されたフィーチャの形状、位置、およびアラインメントは、簡単にするために、比較的理想的であるもの（例えば、正方形、矩形、および六角形のセル、ならびに完全に直線の整列したフィーチャを有するシールド領域）として図示および記載されていることを認識されよう。しかしながら、当業者には認識され得るように、プロセスのばらつきおよび技術的な限界により、結果として、理想的な形状とは言えないセルラー式設計または不規則なフィーチャとなることがあるが、これらは、それでもなお本技法の精神の範囲内にあり得る。そのため、フィーチャの形状、位置、またはアラインメントを記載するために本明細書で使用されるような用語「実質的に」は、当業者によって認識され得るように、理想的なまたは目標の形状、位置、およびアラインメント、ならびに半導体製作プロセスの変動に起因する不完全に実施された形状、位置、およびアラインメントを包含することを意味する。さらに、半導体デバイスセルは、本明細書では、半導体層の「表面に」、「表面内に」、「表面上に」、もしくは「表面に沿って」配置または製作されるとして記載されており、これは、半導体層のバルク内部に配置された部分、半導体層の表面に近接して配置された部分、半導体層の表面と同一面上に配置された部分、および／または半導体層の表面の上方もしくは上部に配置された部分を有する半導体デバイスセルを含むことが意図されている。
現代のパワーエレクトロニクスの不可欠な構築ブロックの１つは、電界効果トランジスタ（ＦＥＴ）デバイスである。例えば、図１Ａは、プレーナｎチャネル電界効果トランジスタ、すなわちＤＭＯＳＦＥＴ、以降、ＭＯＳＦＥＴデバイス１０の能動セルを示す。以下で論じる他のデバイスと同様に、ＭＯＳＦＥＴデバイス１０のある特定の構成要素をより明瞭に示すために、一般的に理解されているある特定の設計要素（例えば、上部メタライゼーション、パッシベーション、エッジ終端など）は、省略されることがあることを認識されよう。
図１Ａの図示されたＭＯＳＦＥＴデバイス１０は、第１の表面４および第２の表面６を有する半導体デバイス層２（例えば、エピタキシャルＳｉＣ層）を含む。半導体デバイス層２は、第１の導電型を有するドリフト領域１６（例えば、ｎ型ドリフト層１６）と、ドリフト領域１６に隣接し、第１の表面４に近接して配置された第２の導電型を有するウェル領域１８（例えば、ｐ－ウェル１８）と、を含む。半導体デバイス層２は、ウェル領域１８に隣接し、第１の表面４に近接した第１の導電型を有するソース領域２０（例えば、ｎ型ソース領域２０）も含む。誘電体層２４（ゲート絶縁層またはゲート誘電体層とも呼ばれる）は、半導体デバイス層２の第１の表面４の一部に配置され、ゲート電極２６は、誘電体層２４上に配置されている。半導体デバイス層２の第２の表面６は、基板層１４（例えば、ＳｉＣ基板層）であり、ドレインコンタクト１２は、基板層１４に沿ってデバイス１０の底部に配置されている。
オン状態動作中に、適切なゲート電圧（例えば、ＭＯＳＦＥＴデバイス１０のしきい電圧（ＶＴＨ）以上）によって、チャネル領域２８に反転層が形成され、ならびにキャリアの蓄積のために、接合電界効果トランジスタ（ＪＦＥＴ）領域２９において導電性経路が増強され得て、ドレインコンタクト１２（すなわち、ドレイン電極）からソースコンタクト２２（すなわち、ソース電極）に電流を流すことができる。本明細書で論じるＭＯＳＦＥＴデバイスについては、チャネル領域２８は、一般に、ゲート電極２６およびゲート誘電体２４の下に配置されたウェル領域１８の上方部分として画定されることがあることを認識されたい。さらに、本手法は、以下では、ＳｉＣ ＭＯＳＦＥＴデバイスの文脈で論じられることがあるが、本手法は、他のタイプの材料系（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アルミニウム窒化物（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、ダイヤモンド（Ｃ）、もしくは任意の他の適切なワイドバンドギャップ半導体）、ならびにｎチャネルおよびｐチャネル設計の両方を利用する他のタイプのデバイス構造（例えば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）、もしくは任意の他の適切なＦＥＴおよび／またはＭＯＳデバイス）に適用可能であり得ることを認識されたい。
図１Ｂは、図１ＡのＳｉＣデバイス１０の概略断面図である。図１Ｂに示すＭＯＳＦＥＴデバイス１０のソースコンタクト２２は、一般に、ソース電極へのオーミック接続を提供し、ソース領域２０の一部およびウェル領域１８の一部の両方の上に配置されている。ソースコンタクト２２は、一般に、ＭＯＳＦＥＴデバイス１０のこれらの半導体部分と金属ソース電極との間に位置する１つまたは複数の金属層を含む金属インタフェースである。明瞭にするために、コンタクト２２の下に配置されたＭＯＳＦＥＴデバイス１０のソース領域２０（例えば、ｎ＋ソース領域２０）の部分は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のソースコンタクト領域４２と呼ばれることがある。同様に、ウェル領域１８の残りの部分よりも高レベルにドープされている場合があるＭＯＳＦＥＴデバイス１０のウェル領域１８の一部は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のボディ領域３９（例えば、ｐ＋ボディ領域３９）と呼ばれることがある。明瞭にするために、コンタクト２２の下に配置された（例えば、コンタクト２２によってカバーされ、コンタクト２２に電気的に直接接続された）ボディ領域３９の部分は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のボディコンタクト領域４４（例えば、ｐ＋ボディコンタクト領域４４）と呼ばれることがある。
図１Ｂに示すように、ＭＯＳＦＥＴデバイス１０の様々な領域はそれぞれ、関連付けられた抵抗と、これらの抵抗のそれぞれの和として表すことができるＭＯＳＦＥＴデバイス１０の全抵抗（例えば、オン抵抗Ｒｄｓ（オン））と、を有することができる。例えば、図１Ｂに示すように、ＭＯＳＦＥＴデバイス１０のオン抵抗（Ｒｄｓ（オン））は、抵抗Ｒｓ３０（例えば、ソース領域２０の抵抗およびコンタクト２２の抵抗）と、抵抗Ｒｃｈ３２（例えば、図１Ａに示す領域２８の反転チャネルの抵抗）と、抵抗Ｒａｃｃ３４（例えば、ゲート酸化物２４と、ウェル領域１８間に位置するドリフト層１６の部分との間の蓄積層の抵抗）と、抵抗ＲＪＦＥＴ３６（例えば、ウェル領域１８間の空乏化されていないネック領域の抵抗）と、抵抗Ｒｄｒｉｆｔ３８（例えば、ドリフト層１６周りの抵抗）と、抵抗Ｒｓｕｂ４０（例えば、基板層１４周りの抵抗）との和として近似することができる。図１Ｂに示す抵抗は、網羅的であることは意図されておらず、他の抵抗（例えば、ドレインコンタクト抵抗、広がり抵抗など）が半導体デバイス１０内部に潜在的に存在する可能性があることに留意されたい。
場合によっては、図１Ｂに示す１つまたは２つの抵抗成分が半導体デバイス１０の導通損失を支配することがあり、これらの要因に対処することによって、Ｒｄｓ（オン）に著しく影響を与えることができる。例えば、ドリフト抵抗３８、基板抵抗４０、およびコンタクト抵抗３０が（他の抵抗成分と比較して）それほど重要でないデバイス、例えば、低電圧デバイス、または低い反転層移動度を欠点として持つデバイス（例えば、ＳｉＣデバイス）などについては、チャネル抵抗（Ｒｃｈ３２）がデバイスの導通損失のかなりの部分を占めることがある。さらなる例として、中電圧および高電圧デバイスでは、ＪＦＥＴ領域の抵抗（ＲＪＦＥＴ３６）が全導通損失のかなりの部分を占めることがある。
図２は、従来のストライプセルレイアウトを有するＭＯＳＦＥＴデバイス構造４１を含む半導体デバイス層２の上面図を示す。寸法に関して、従来のＭＯＳＦＥＴデバイス構造４１は、特定のチャネル長（Ｌｃｈ４３）と、チャネル領域からオーミック領域までの長さ（Ｌｃｈ＿ｔｏ＿ｏｈｍ４５）と、オーミック領域の幅（Ｗｏｈｍ４７）と、ＪＦＥＴ領域の幅（ＷＪＦＥＴ４９）と、を有するものとして記載することができる。図２に示す従来のストライプセルレイアウトは、良好な信頼性（例えば、長期間の高温性能）を提供するが、ＭＯＳＦＥＴデバイス構造４１の比較的高いチャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）は、結果として、比較的高いＲｄｓ（オン）をもたらし、これによってデバイスの電気的性能が低下する。
半導体デバイスに対するチャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）を低減させることができる１つのやり方は、セルラー式デバイス設計の使用によるものである。図３～図５は、異なる従来のセルラー式設計およびレイアウトを有する半導体デバイス層２の上面図を示す。これらの従来の設計は、以下で論じる本技法のシールドされたデバイスセルに対してシールドされていないものとして記載されることがある。図３～図５、ならびに以下で提示されるデバイスセルの上面図については、デバイスセルのある特定のフィーチャ（例えば、ゲートコンタクト２６、誘電体層２４、コンタクト２２）は、半導体デバイス層２の表面の遮られない図を提供するために省略されていることを認識されよう。特に、図３は、整列したレイアウト５１の正方形デバイスセル５０を示し、一方、図４は、千鳥状のまたはオフセットされたレイアウト５２の正方形セルラー式デバイスセル５０を示す。図５は、整列したレイアウト５５の六角形デバイスセル５４を示す。一般に、図３～図５に示す図示されたセルラー式設計およびレイアウトは、図２に示すようなストライプセルレイアウトと比較して、チャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）の両方を低減させることによって、Ｒｄｓ（オン）を低減させることを可能にする。例えば、図３の正方形デバイスセル５０は、同様のプロセス／技術限界寸法（例えば、同じＬｃｈ４３、Ｌｃｈ＿ｔｏ＿ｏｈｍ４５、Ｗｏｈｍ４７、およびＷＪＦＥＴ４９）を仮定すると、図２のストライプデバイス４１よりもおよそ２０％低いＲｄｓ（オン）を提供する。本明細書では、半導体表面２上の半導体デバイスの多数のデバイスセルのサブセットを表すいくつかのデバイスセルを用いてレイアウトが示されていることを認識されよう。
図３～図５では、図示する従来の正方形デバイスセル５０および六角形デバイスセル５４はそれぞれ、図１Ｂに示すように、ウェル領域１８の一部分である各セルの中心６５に配置されたボディコンタクト領域４４を含む。ボディコンタクト領域４４は、ソース領域２０によって取り囲まれている。より具体的には、各セルのボディコンタクト領域４４は、ソース領域２０のソースコンタクト領域４２によって取り囲まれてもよく、ソースコンタクト領域４２のドーピングは、ソース領域２０の残りの部分と同じであってもよい。各セルのソース領域２０は、図１Ａおよび図１Ｂに示すように、ウェル領域１８の一部分でもあるチャネル領域２８によって取り囲まれている。そして次に、チャネル領域２８がＪＦＥＴ領域２９によって取り囲まれている。一般に、ＪＦＥＴ領域２９の特定の一部分の幅は、ＪＦＥＴ領域２９のドーピング型（例えば、ｎ型）と比較して反対のドーピング型（例えば、ｐ型）を有する領域間の最短距離として画定される。各デバイスセルは、セルの周辺部の周りにＪＦＥＴ領域２９を含むが、これらのＪＦＥＴ領域２９は、簡単にするため、時として、総称して半導体デバイス層２のＪＦＥＴ領域２９と呼ばれることがある。半導体デバイス層２、ソースコンタクト領域４２を含むソース領域２０、およびＪＦＥＴ領域２９は、第１の導電型（例えば、ｎ型）を有するが、ボディコンタクト領域４４およびチャネル領域２８を含むウェル領域１８は、第２の導電型（例えば、ｐ型）を有することも認識されよう。本明細書で使用されるように、（例えば、デバイスセルの境界の側面６８に沿って、またはコーナー６９で）２つのセルの境界のいずれかの部分が接触する場合、２つのデバイスセルは、隣り合うセルまたは隣接するセルと呼ばれることがある。そのため、図３の正方形デバイスセル５０のそれぞれは、８つの隣り合うまたは隣接するセルを有するが、図４の千鳥状の正方形セル５０のそれぞれ、および図５の六角形デバイスセル５４のそれぞれは、６つの隣り合うまたは隣接するセルを有することを認識されよう。
図３～図５に示すセルラー式設計は、図２に示すようなストライプセルレイアウトに比べてＲｄｓ（オン）をより低くすることができるが、そのようなセルラー式設計は、遮断状態下で隣り合うデバイスセルのウェル領域のコーナー間のＪＦＥＴ領域２９の部分で実質的により高い電界を有する可能性があることが現在認識されている。ＳｉＣ ＭＯＳデバイスについては、（図１および図２に示す）ＪＦＥＴ領域２９上に配置された誘電体層２４（例えば、ＳｉＯ２）内の電界は、デバイスセルが逆バイアス下で動作する場合、Ｓｉデバイスと比べて１０倍ほど高いことがある。ＳｉＣは、一般に、より高い電界に対して堅牢であるが、誘電体層２４は、長期間の動作中に破壊を被ることがあり、結果として、ＳｉＣデバイスセル５０および５４に信頼性の問題をもたらす可能性がある。
特に、逆バイアス下のＳｉＣ ＭＯＳＦＥＴでは、図３～図５に示す隣り合うデバイスセル５０および５４のウェル領域のコーナー間のＪＦＥＴ領域２９の最も広い部分に存在する電界は、ＪＦＥＴ領域２９の他の部分よりも実質的に高い。図３に示すように、デバイスセル５０のチャネル領域２８のコーナー間の対角線の距離６０は、隣り合うデバイスセル５０のチャネル領域２８の平行な部分間の距離４９（すなわち、ＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９）よりも大きい。図６は、図３に示す矢印６４に沿って配置されたシールドされていないデバイスセル５０の部分に対する逆バイアス下での電界の強度を（任意単位（ａｕ）で）プロットしたグラフ７０である。より具体的には、図６は、Ｖｄｓ＝１２００Ｖにおける例示的なシールドされていないデバイスセル５０（すなわち、８×１０１５ｃｍ－３のエピドープされた１１μｍ厚のドリフト層を有し、ＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９が２．６μｍである１２００Ｖ ＳｉＣ ＭＯＳＦＥＴ正方形デバイスセル）について、図１ＡのＪＦＥＴ領域２９内の電界を示す第１の曲線７２を含み、（図１Ａおよび図１Ｂに示すような）誘電体層２４内の電界を示す第２の曲線７４を含む。図６のグラフ７０に示すように、デバイスセル５０の中心６５では（すなわち、ｘ＝０μｍでは）、半導体デバイス層２内および誘電体層２４内の両方の電界は低く、電界は、ＪＦＥＴ領域２９の中央で（すなわち、ほぼｘ＝４．７μｍで）最大電界強度に増加する。
図７Ａは、逆バイアス下のシールドされていないＳｉＣデバイスセル５０の各部分に対する電界の強度を（任意単位（ａｕ）で）プロットしたグラフ８０であり、各部分は図３に示す対角線の矢印６６に沿って配置されている。図６と同様に、図７Ａのグラフ８０は、図６に示すような同じ寸法および条件を有する例示的な従来のＳｉＣデバイスセル５０について、半導体デバイス層２内の電界を示す第１の曲線８２を含み、（図１Ａおよび図１Ｂに示すような）半導体デバイス層２の上に配置された誘電体層２４内の電界を示す第２の曲線８４を含む。図７Ａに示すように、従来のＳｉＣデバイスセル５０の中心では（すなわち、ｘ＝０μｍでは）電界は低く、従来のデバイスセル５０のコーナーを通って対角線状に移動すると、電界は、ＪＦＥＴ領域２９の中央で（すなわち、ほぼｘ＝６．６５μｍで）ピーク電界強度に増加する。図６と図７を比較すると、例示的なシールドされていないＳｉＣ正方形セル５０については、セルのコーナー間（すなわち、図３の矢印６６に沿った距離６０）のピークまたは最大の電界は、セル５０の平行な部分間（すなわち、図３の矢印６４に沿った距離４９）のピークまたは最大の電界よりもおよそ２０％高い。その結果、図７Ａに示すように、誘電体層２４内のピーク電界は、隣り合うデバイスセル５０のウェル領域１８のコーナー間（例えば、隣り合うセルが出会うコーナー６９における、隣り合うデバイスセルのチャネル領域２８のコーナー間）でより大きく、このことが、結果として、そのようなシールドされていないデバイスセル５０に対する長期信頼性の問題をもたらす。
前述の事項を念頭において、本実施形態は、Ｒｄｓ（オン）を著しく増加させることなく、隣り合うデバイスセルのコーナー６９が出会う位置におけるＪＦＥＴ領域２９内の（ならびに図１Ｂに示すゲート誘電体層２４内の）電界を低減させる、チャネル領域２８の注入された拡張部の形態の１つまたは複数のシールド領域を組み込むセルラー式デバイス設計を対象とする。したがって、本明細書に開示されたデバイスのシールド領域は、注入拡張部と、隣り合うデバイスセルのウェル領域との間の距離が隣り合うデバイスセルのウェル領域の平行な部分間の距離以下となるように設計される。したがって、本設計は、ＪＦＥＴ領域２９のどの部分も、隣り合うデバイスセルのチャネル領域の平行な部分間のＪＦＥＴ領域２９の幅（すなわちＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９）ほど広くないことを全体的に保証する。さらに、本設計は、同等の寸法（例えば、同じＬｃｈ、Ｌｃｈ＿ｔｏ＿ｏｈｍ、Ｗｏｈｍ）を有する従来のストライプデバイス（例えば、図２のストライプセルデバイス４１）以上のチャネル領域幅および／またはＪＦＥＴ領域濃度を維持する。そのため、本明細書に開示されたシールドされたデバイスセルは、同等の寸法の従来のストライプデバイスセルに比べて優れた性能を提供し、一方で、同様の信頼性（例えば、長期間の高温安定性）を依然として提供する。さらに、本明細書に開示されたセルラー式設計のシールド領域は、デバイスセルの他のフィーチャと同時に注入されてもよく、そのため、製作の複雑さまたはコストを増加させない。
前述の事項を念頭において、本実施形態は、チャネル領域拡張部であるシールド領域を含むデバイスセル設計を対象とする。本明細書で使用されるような「拡張部」は、デバイスセルのフィーチャ（例えば、チャネル領域２８）をその典型的な境界を超えて延出させた注入領域を一般に指す。特に、ある特定の開示されたデバイス設計およびレイアウトは、典型的には、デバイスセル当たり少なくとも１つのチャネル領域拡張部を含む。本明細書で使用されるように、「チャネル領域拡張部」は、複数のデバイスセルが出会うＪＦＥＴ領域２９の一部へと外に向かって突き出る（図１Ａおよび図１Ｂに示すようなウェル領域１８の一部分である）デバイスセルのチャネル領域２８の拡張部である。以下で論じるように、その場合、第１のデバイスセルのチャネル領域拡張部と、隣り合うデバイスセルのウェル領域との間の距離がＪＦＥＴ領域のこの部分の幅を画定するため、開示されたチャネル領域拡張部は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを保証し、前述の電界を抑制し、デバイスの信頼性を向上させ、局所的なドレイン誘起バリア低下（ＤＩＢＬ）を低減させる。
また、開示されたチャネル領域拡張部は、ウェル領域１８を形成するために使用される同じ注入ステップを使用して形成されてもよく、そのため、チャネル領域拡張部は、ドーピング濃度および深さの点でウェル領域１８と実質的に同じであってもよいことを認識されよう。さらに、開示されたチャネル領域拡張部は、特定の幅または最大の幅を有することができ、この幅は、一般に、ウェル注入処理中に画定される他のフィーチャの幅（例えば、ウェル領域１８の幅）よりも小さい。ある特定の実施形態では、開示されたチャネル領域拡張部は、現在の注入技法を使用してフィーチャを画定するための実際に達成可能な下限値によって画定または限定される幅を有することができる。以下で論じるように、ある特定の実施形態では、デバイスセルのチャネル領域拡張部の幅は、デバイスセルのチャネル長の２倍より大きくてもよく（すなわち、＞２Ｌｃｈ）、デバイスセルは、チャネル拡張部と同じ方向に延出するソース領域拡張部も含むことができる。本明細書で使用されるように、「ソース領域拡張部」は、チャネル拡張部と同じ方向に延出するデバイスセルのソース領域２０の拡張部である。
図８～図２７は、普通ならばＪＦＥＴ領域（すなわち、隣り合うデバイスセルのウェル領域間）の最も広い部分となるであろう部分に配置されて、ＪＦＥＴ領域のこの部分の電界を低減させる少なくとも１つのチャネル拡張部を含む様々なレイアウトを有する半導体層２の実施形態の上面図を示す。より具体的には、図８～図１０は、正方形デバイスセルの例示的なレイアウトを示し、図１１～図１６は、細長い矩形デバイスセルの例示的なレイアウトを示し、図１７～図２２は、六角形デバイスセルの例示的なレイアウトを示し、図２３および図２４は、細長い六角形デバイスセルの例示的なレイアウトを示し、図２４～図２７は、ソース領域拡張部も含む正方形デバイスセルの例示的なレイアウトを示し、各レイアウトが複数のチャネル領域拡張部を含む。図１１～図１６の細長い矩形デバイスセル、ならびに図２３および図２４の細長い六角形デバイスセルは、両方とも２０１４年６月２４日に申請された同時係属中の米国特許出願第１４／３１３，７８５号および第１４／３１３，８２０号に記載された１つまたは複数の特徴を含むことができ、これらの特許出願は、すべての目的のためにその全体が参照により本明細書に組み込まれる。デバイスおよびレイアウトのいくつかの異なる例示的な実施形態が以下に提示されているが、これらは、単に例であることが意図されていることを認識されよう。そのため、他の実施形態では、本手法のチャネル領域拡張部は、本手法の効果を無効にすることなく、他の形状（例えば、正方形の、丸みを帯びた、湾曲した、幅が変化する、細長い、または歪んだ形状）を有してもよい。また、図８～図２７に示す開示されたセルラー式レイアウトの実施形態のチャネルおよび／またはＪＦＥＴの濃度は、一般に、図２に示すような同じ設計パラメータを有するストライプデバイスセルレイアウト４１よりも大きいことを認識されよう。
前述の事項を念頭において、図８は、本技法の実施形態による、いくつかの正方形デバイスセル１０９２を含むデバイスレイアウト１０９０を示す。図示する正方形デバイスセル１０９２はそれぞれ、チャネル領域２８をＪＦＥＴ領域２９内へと延出させる単一のチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１０９２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１０９２の領域間）の距離６０がすべて、隣り合うセル１０９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。ある特定の実施形態では、チャネル領域拡張部１０９４の幅１０９６は、およそ１μｍ未満（例えば、およそ０．１μｍ～およそ１μｍ）またはおよそ０．５μｍ未満（例えば、およそ０．１μｍ～およそ０．５μｍ）であってもよい。さらに、図８に示すチャネル領域拡張部１０９４は、実質的に同じ方向に向いており、これは、チャネル領域拡張部１０９４が各セル１０９２の等価なコーナーから延出し、拡張方向が互いに実質的に平行であることを意味する。ある特定の実施形態では、チャネル領域拡張部１０９４は、図８に示すように、デバイスセルの対角線と整列していなくてもよく、または互いに平行な方向に向いていなくてもよいことを認識されよう。図７Ｂに関して以下に述べるように、矢印１０９８に沿って移動すると、開示されたチャネル領域拡張部は、図８に示す実施形態と同様に、電界の低下をもたらすことをさらに留意されたい。いくつかの図示する実施形態については、チャネル領域拡張部１０９４は、チャネル領域２８のすべてのコーナーまたはすべての側面から延出しているわけではないことを認識されよう。
開示されたチャネル領域拡張部１０９４によって提供される改善を示すために、図７Ｂは、逆バイアス下での図８のＳｉＣデバイスセル１０９２の実施形態の部分に対する電界の大きさを（図６および図７Ａと同じ任意単位（ａｕ）で）プロットしたグラフ８６であり、デバイスセル１０９２の特定の部分は、図８に示す対角線の矢印１０９８に沿って配置されている。図６および図７Ａと同様に、図７Ｂのグラフ８６は、図６および図７Ａに表されたシールドされていないデバイスセルと同じ寸法を有する例示的なＳｉＣデバイスセル１０９２について、（図１Ａおよび図１Ｂに示すような）ＳｉＣ層２内の電界を示す第１の曲線８７を含み、ＳｉＣ層２上に配置された誘電体層２４内の電界を示す第２の曲線８８を含む。図７Ｂに示すように、ＳｉＣデバイスセル１０９２の中心６５では（すなわちｘ＝０μｍでは）、ＳｉＣ層２内および誘電体層２４内の電界は両方とも、低く、デバイスセル１０９２のコーナーを通って対角線状に移動すると、電界は、チャネル領域拡張部１０９４に（すなわち、ほぼｘ＝５．７５μｍで）達する前に、ピーク電界強度に増加し（すなわち、ほぼｘ＝５．５μｍで）、その後電界の大きさが急激に低下する。曲線８８によって示されるように、対応する低下が誘電体層２４においても観察される。図７Ａと図７Ｂを比較すると、図８のシールドされたＳｉＣデバイスセル１０９２のウェル領域のコーナー間の（すなわち、矢印１０９８に沿った）ピークまたは最大の電界は、図３のシールドされていないＳｉＣ正方形セル５０に対するコーナー間の（すなわち、矢印６６に沿った）ピークまたは最大の電界よりもおよそ２０％低い。その結果、図７Ｂに示すように、誘電体層２４内のピーク電界は、隣り合うデバイスセル１０９２のウェル領域のコーナー間にあるＪＦＥＴ領域２９の部分でより低く、結果として、これらのＳｉＣデバイスセル１０９２に対する長期信頼性を改善することができる。
ある特定の実施形態では、デバイスセル１０９２のチャネル領域拡張部１０９４は、ＪＦＥＴ領域２９全体を通って延出して、隣り合うデバイスセル１０９２のチャネル領域拡張部１０９４とオーバラップすることができる。そのような設計は、効果的なシールドを提供するが、ＪＦＥＴ濃度がわずかに低いため、結果として、チャネル領域拡張部１０９４が接続しない設計に比べてＲｄｓ（オン）がわずかに高くなることも認識されよう。例えば、図９は、本技法の実施形態による、いくつかの正方形デバイスセル１０９２を含むデバイスレイアウト１１００を示す。図９の正方形のデバイスセル１０９２はそれぞれ、チャネル領域２８の２つの相対するコーナーからＪＦＥＴ領域２９内へと延出して、２つの隣り合うデバイスセル１０９２のチャネル領域拡張部１０９４とオーバラップするチャネル領域拡張部１０９４を含む。さらに、図９に示すチャネル領域拡張部１０９４は、実質的に同じ方向に向いており、これは、チャネル領域拡張部１０９４が各セル１０９２の等価なコーナーから延出し、互いに対して実質的に平行な方向に向いていることを意味する。したがって、チャネル領域拡張部１０９４は、隣り合うデバイスセル１０９２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１０９２の領域間）の距離６０がすべて、隣り合うセル１０９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
開示されたチャネル領域拡張部は、例えば、正方形セルラー式デバイスの他のレイアウトと共に使用することもできる。図１０は、本技法の実施形態による、いくつかの千鳥状の正方形デバイスセル１０９２を含むデバイスレイアウト１１１０を示す。図１０のセル１０９２の正方形デバイスセル１０９２のそれぞれは、チャネル領域２８の２つの相対する側面からＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。チャネル領域拡張部１０９４は、隣り合うデバイスセル１０９２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１０９２の領域間）の距離６０がすべて、隣り合うセル１０９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
前述したように、本明細書に開示されたチャネル領域拡張部は、他のセル形状を有するセルラー式デバイスと共に使用することもできる。例えば、図１１は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１１２２を含むデバイスレイアウト１１２０を示す。図１１の矩形デバイスセル１１２２のそれぞれは、チャネル領域２８の２つの相対する側面からＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１２２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１２２の領域間）の距離６０がすべて、隣り合うセル１１２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図１２は、本技法の実施形態による、いくつかの細長い矩形ＳｉＣデバイスセル１１２２を含むデバイスレイアウト１１３０を示す。図１２の矩形デバイスセル１１２２のそれぞれは、チャネル領域２８の２つの相対するコーナーからＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１２２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１２２の領域間）の距離６０がすべて、隣り合うセル１１２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図１３は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１１２２を含むデバイスレイアウト１１４０を示す。図１３の矩形デバイスセル１１２２のそれぞれは、チャネル領域２８の１つのコーナーからＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１２２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１２２の領域間）の距離６０がすべて、隣り合うセル１１２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図１４は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１１２２を含むデバイスレイアウト１１５０を示す。図１４の矩形デバイスセル１１２２のそれぞれは、チャネル領域２８をＪＦＥＴ領域２９内へと延出させるチャネル領域拡張部１０９４を含む。より具体的には、図１４の矩形デバイスセル１１２２は、チャネル領域２８のコーナーから延出する第１のチャネル領域拡張部と、コーナーに隣接するチャネル領域２８の側面を通って延出する第２のチャネル領域拡張部と、を有する。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１２２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１２２の領域間）の距離６０がすべて、隣り合うセル１１２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図１５は、本技法の実施形態による、いくつかの細長い矩形デバイスセルを含むデバイスレイアウト１１６０を示す。図１５の矩形デバイスセル１１２２のそれぞれは、チャネル領域２８をＪＦＥＴ領域２９内へと延出させて、２つの異なる隣り合うデバイスセル１１２２のチャネル拡張部１０９４とオーバラップする２つのチャネル領域拡張部１０９４を含む。より具体的には、図１５に示すデバイスセル１１２２は、チャネル領域２８のコーナーから延出する第１のチャネル拡張部１０９４と、コーナーに隣接するチャネル領域２８の側面から延出する第２のチャネル拡張部１０９４と、を有する。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１２２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１２２の領域間）の距離６０がすべて、隣り合うセル１１２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図１６は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１１２２を含むデバイスレイアウト１１７０を示す。図１６の矩形デバイスセル１１２２のそれぞれは、チャネル領域２８の２つの相対するコーナーからＪＦＥＴ領域２９内へと延出して、２つの異なる隣り合うデバイスセル１１２２のチャネル領域拡張部１０９４とオーバラップするチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１２２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１２２の領域間）の距離６０がすべて、隣り合うセル１１２２のウェル領域１８の平行な部分間の距離４９よりも小さいことを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
前述したように、本明細書に開示されたチャネル領域拡張部は、六角形形状を有するセルラー式デバイスと共に使用することもできる。例えば、図１７は、本技法の実施形態による、いくつかの六角形ＳｉＣデバイスセル１１８２を含むデバイスレイアウト１１８０を示す。図１７のデバイスセル１１８２のそれぞれは、チャネル領域２８の２つの相対するコーナーからＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１８２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１８２の領域間）の距離６０がすべて、隣り合うセル１１８２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図１８は、本技法の実施形態による、いくつかの六角形デバイスセル１１８２を含むデバイスレイアウト１１９０を示す。図１８のデバイスセル１１８２のそれぞれは、チャネル領域２８の２つの隣接するコーナーからＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１８２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１８２の領域間）の距離６０がすべて、隣り合うセル１１８２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図１９は、本技法の実施形態による、いくつかの六角形デバイスセル１１８２を含むデバイスレイアウト１２００を示す。図１９のデバイスセル１１８２の一部は、チャネル領域２８をＪＦＥＴ領域２９内へと延出させるチャネル領域拡張部１０９４を含む。より具体的には、図１９の図示するレイアウト１２００は、それぞれがデバイスセル１１８２のウェル領域２８の２対の相対するコーナー（２対の隣接するコーナー）から延出するチャネル領域拡張部１０９４を含む第１の列１２０２のデバイスセル１１８２を含み、これに、チャネル拡張部１０９４を含まない、隣り合うセル１１８２のチャネル領域拡張部１０９４によってシールドされた第２の列１２０４のデバイスセル１１８２が並行する。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１８２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１８２の領域間）の距離６０がすべて、隣り合うセル１１８２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図２０は、本技法の実施形態による、いくつかの六角形デバイスセル１１８２を含むデバイスレイアウト１２１０を示す。図２０のデバイスセル１１８２のそれぞれは、チャネル領域２８の２つのコーナーからＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。より具体的には、図２０の図示するレイアウト１２１０は、それぞれがセル１１８２のチャネル領域２８の２つの（例えば、隣接しない、相対しない）コーナーから延出するチャネル領域拡張部１０９４を含む第１の列１２１２のデバイスセル１１８２を含み、これに、それぞれがセル１１８２のチャネル領域２８の２つの（例えば、隣接しない、相対しない）コーナーから延出するチャネル領域拡張部１０９４を含む第２の列１２１４のデバイスセル１１８２が並行し、２つのコーナーが列１２１２および列１２１４列に対して等価である。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１８２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１８２の領域間）の距離６０がすべて、隣り合うセル１１８２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図２１は、本技法の実施形態による、いくつかの六角形デバイスセル１１８２を含むデバイスレイアウト１２２０を示す。図２１のデバイスセル１１８２の一部は、チャネル領域２８をＪＦＥＴ領域２９内へと延出させるチャネル領域拡張部１０９４を含む。より具体的には、図２１に示すデバイスセル１１８２の一部は、チャネル領域２８のすべてのコーナーから延出するチャネル領域拡張部１０９４を含む。さらに、デバイスセル１１８２の残りは、それらのチャネル領域２８から延出するチャネル拡張部１０９４を含まず、デバイスセル１１８２が出会うＪＦＥＴ領域２９の部分が、隣り合うデバイスセル１１８２のチャネル領域拡張部１０９４によってシールドされている。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１８２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１８２の領域間）の距離６０がすべて、隣り合うセル１１８２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。さらに、図２１のデバイスレイアウト１２２０について、チャネル領域拡張部１０９４を含むデバイスセル１１８２は、チャネル領域拡張部１０９４を含まないデバイスセル１１８２によって分離されている（例えば、６つの側面で取り囲まれ、すべての側面で取り囲まれて隔離されている）。
図２２は、本技法の実施形態による、いくつかの六角形デバイスセル１１８２を含むデバイスレイアウト１２３０を示す。図２２のデバイスセル１１８２の一部は、チャネル領域２８をＪＦＥＴ領域２９内へと延出させるチャネル領域拡張部１０９４を含む。より具体的には、図２２に示すデバイスセル１１８２の一部は、セル１１８２のチャネル領域２８の２つの相対するコーナーから延出するチャネル領域拡張部１０９４を含む。デバイスセル１１８２の別の一部は、セル１１８２のチャネル領域２８の２対の相対するコーナー（または２対の隣接するコーナー）から延出するチャネル領域拡張部１０９４を含む。デバイスセル１１８２のさらに別の一部は、チャネル拡張部１０９４を含まず、デバイスセル１１８２が出会うＪＦＥＴ領域の部分が、隣り合うデバイスセル１１８２のチャネル領域拡張部１０９４によってシールドされている。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１１８２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１１８２の領域間）の距離６０がすべて、隣り合うセル１１８２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図２３は、本技法の実施形態による、いくつかの細長い六角形デバイスセル１２４２を含むデバイスレイアウト１２４０を示す。図２３のデバイスセル１２４２のそれぞれは、チャネル領域２８の２つの隣接するコーナーからＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１２４２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１２４２の領域間）の距離６０がすべて、隣り合うセル１２４２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図２４は、本技法の実施形態による、いくつかの細長い六角形デバイスセル１２４２を含むデバイスレイアウト１２５０を示す。図２４のデバイスセル１２４２のそれぞれは、チャネル領域２８の２つの相対するコーナーからＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１０９４を含む。そのため、チャネル領域拡張部１０９４は、隣り合うデバイスセル１２４２のウェル領域１８とチャネル領域拡張部１０９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１２４２の領域間）の距離６０がすべて、隣り合うセル１２４２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
前述したように、ある特定の実施形態では、デバイスセルのチャネル領域拡張部の幅は、デバイスセルのチャネル長４３の２倍よりも大きくてもよい（すなわち、＞２Ｌｃｈ）。そのような実施形態については、デバイスセルは、チャネル領域拡張部がデバイス動作中に導電性チャネルを形成することができるように、チャネル拡張部と同じ方向に延出するソース領域拡張部も含むことができる。図２５～図２７は、本技法の実施形態による、チャネル領域拡張部およびソース領域拡張部の両方を有するいくつかの例示的なデバイスセルを含むデバイスレイアウトの上面図である。これらのソース領域拡張部は、デバイスセルのソース領域２０を形成するために使用される同じ注入ステップ中に注入されてもよいことを認識されよう。図２５～図２７の例示的なデバイスセルは、正方形デバイスセル（または修正された正方形デバイスセル）であるが、他の実施形態では、チャネル領域拡張部およびソース領域拡張部は、本開示による、他の形状（例えば、矩形、六角形、細長い六角形、不規則など）を有するデバイスセルと共に使用することができることも認識されよう。
図２５は、本技法の実施形態による、いくつかのデバイスセル１２６２を含むデバイスレイアウト１２６０を示す。図２５のデバイスセル１２６２のそれぞれは、チャネル領域２８の１つのコーナーからＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１２６４を含む。チャネル領域拡張部１２６４の幅１０９６は、デバイスセル１２６２に対するチャネル長４３の２倍よりも大きい。そのため、デバイスセル１２６２はそれぞれ、チャネル領域拡張部１２６４と同じ方向に延出するソース領域拡張部１２６６を含む。そのため、チャネル領域拡張部１２６４は、隣り合うデバイスセル１２６２のウェル領域１８とチャネル領域拡張部１２６４との間（例えば、第２の導電型を有する隣り合うデバイスセル１２６２の領域間）の距離６０がすべて、隣り合うセル１２６２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
ある特定の実施形態では、チャネル領域拡張部と同様に、開示されたソース領域拡張部も隣り合うデバイスセルのソース領域拡張部に結合することができる。図２６は、本技法の実施形態による、いくつかのデバイスセル１２６２を含むデバイスレイアウト１２７０を示す。図２６のデバイスセル１２６２のそれぞれは、チャネル領域２８をＪＦＥＴ領域２９内へと延出させて、２つの異なる隣り合うセル１２６２のチャネル領域拡張部１２６４とオーバラップするチャネル領域拡張部１２６４を含む。さらに、図２６に示すデバイスセル１２６２については、チャネル領域拡張部１２６４の幅１０９６は、チャネル長４３の２倍よりも大きい。デバイスセル１２６２はそれぞれ、チャネル領域拡張部１２６４と同じ方向に延出して、２つの隣り合うセル１２６２のソース領域拡張部１２６６とオーバラップするソース領域拡張部１２６６を含む。そのため、チャネル領域拡張部１２６４は、隣り合うデバイスセル１２６２のウェル領域１８とチャネル領域拡張部１２６４との間（例えば、第２の導電型を有する隣り合うデバイスセル１２６２の領域間）の距離６０がすべて、隣り合うセル１２６２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
図２７は、本技法の実施形態による、いくつかのデバイスセル１２８２を含むデバイスレイアウト１２８０を示す。図２７のデバイスセル１２８２のそれぞれは、チャネル領域２８の２つの相対する側面からＪＦＥＴ領域２９内へと延出するチャネル領域拡張部１２８４を含む。さらに、チャネル領域拡張部１２８４の少なくとも１つの最大幅１０９６は、デバイスセル１２８２に対するチャネル長４３の２倍よりも大きく、そのため、デバイスセル１２８２はそれぞれ、チャネル拡張部１２８４と同じ方向に延出するソース領域拡張部１２８６を含む。そのため、チャネル領域拡張部１２８４は、隣り合うデバイスセル１２８２のウェル領域１８とチャネル領域拡張部１２８４との間（例えば、第２の導電型を有する隣り合うデバイスセル１２８２の領域間）の距離６０がすべて、隣り合うセル１２８２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、チャネル領域拡張部１２８４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
本開示の技術的な効果は、Ｒｄｓ（オン）を著しく増加させることなく、複数のデバイスセルが出会うＪＦＥＴ領域の部分の電界を低減させるチャネル領域拡張部の形態の、１つまたは複数のシールド領域を組み込むセルラー式デバイス設計を含む。開示されたチャネル領域拡張部は、同等の寸法の従来のストライプデバイスセル以上のチャネル領域幅および／またはＪＦＥＴ領域濃度を維持しながら、セルのウェル領域コーナーと、隣り合うデバイスセルのウェル領域との間の距離をセルのウェル領域の平行な部分間の距離以下にするように設計されている。したがって、本明細書に開示されたシールドされたセルラー式デバイスセルは、同等の寸法の従来のストライプデバイスセルに比べて優れた性能を提供し、一方で同様の信頼性（例えば、長期間の高温安定性、ＤＩＢＬの低減）を依然として提供する。さらに、本明細書に開示されたセルラー式設計のチャネル領域拡張部は、デバイスセルのウェル領域と共に注入されてもよく、そのため、製作の複雑さまたはコストを増加させない。
２ 半導体デバイス層
４ 第１の表面
６ 第２の表面
１０ 半導体デバイス
１２ ドレインコンタクト
１４ 基板層
１６ ドリフト層
１８ ウェル領域
２０ ソース領域
２２ ソースコンタクト
２４ 誘電体層
２６ ゲート電極
２８ チャネル領域
２９ ＪＦＥＴ領域
３０ コンタクト抵抗
３８ ドリフト抵抗
３９ ボディ領域
４０ 基板抵抗
４１ ストライプセルデバイス
４２ ソースコンタクト領域
４３ チャネル長
４５ チャネル領域からオーミック領域までの長さ
４４ ボディコンタクト領域
４７ オーミック領域の幅
４９ ＪＦＥＴ領域の幅
５０ 正方形デバイスセル
５１ レイアウト
５２ レイアウト
５４ 六角形デバイスセル
５５ レイアウト
６０ 距離
６４ 矢印
６５ 中心
６６ 矢印
６８ 側面
６９ コーナー
７０ グラフ
７２ 第１の曲線
７４ 第２の曲線
８０ グラフ
８２ 第１の曲線
８４ 第２の曲線
８６ グラフ
８７ 第１の曲線
８８ 第２の曲線
８８ 曲線
１０９０ デバイスレイアウト
１０９２ 正方形デバイスセル
１０９４ チャネル領域拡張部
１０９６ 幅
１０９８ 矢印
１１００ デバイスレイアウト
１１１０ デバイスレイアウト
１１２０ デバイスレイアウト
１１２２ 矩形デバイスセル
１１３０ デバイスレイアウト
１１４０ デバイスレイアウト
１１５０ デバイスレイアウト
１１６０ デバイスレイアウト
１１７０ デバイスレイアウト
１１８０ デバイスレイアウト
１１８２ 六角形デバイスセル
１１９０ デバイスレイアウト
１２００ デバイスレイアウト
１２０２ 第１の列
１２０４ 第２の列
１２１０ デバイスレイアウト
１２１２ 第１の列
１２１４ 第２の列
１２２０ デバイスレイアウト
１２３０ デバイスレイアウト
１２４０ デバイスレイアウト
１２４２ 六角形デバイスセル
１２５０ デバイスレイアウト
１２６０ デバイスレイアウト
１２６２ デバイスセル
１２６４ チャネル領域拡張部
１２６６ ソース領域拡張部
１２７０ デバイスレイアウト
１２８０ デバイスレイアウト
１２８２ デバイスセル
１２８４ チャネル領域拡張部
１２８６ ソース領域拡張部

Claims (17)

  1. 第１の導電型を有する半導体デバイス層（２）内に少なくとも部分的に配置された複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）であって、前記複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）のそれぞれが、
    前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の中心の近くに配置された第２の導電型を有するボディ領域（３９）と、
    前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記ボディ領域（３９）に隣接して配置された前記第１の導電型を有するソース領域（２０）と、
    前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記ソース領域（２０）に隣接して配置された前記第２の導電型を有するチャネル領域（２８）と、
    前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記チャネル領域（２８）に隣接して配置された前記第１の導電型を有するＪＦＥＴ領域（２９）であり、前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記チャネル領域（２８）と、前記複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）のうちの隣り合うデバイスセルのチャネル領域（２８）の平行な部分との間に平行なＪＦＥＴ幅（４９）を有する、ＪＦＥＴ領域（２９）と、
    を備える、
    複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）を備え、
    前記複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）のうちの少なくとも１つのデバイスセルが、前記少なくとも１つのデバイスセルのチャネル領域拡張部（１０９４、１２６４、１２８４）と前記第２の導電型を有する前記隣り合うデバイスセルのチャネル領域（２８）との間の距離（６０）が前記平行なＪＦＥＴ幅（４９）以下となるように、前記少なくとも１つのデバイスセルの前記チャネル領域（２８）から外に向かって前記ＪＦＥＴ領域（２９）内へと延出する前記第２の導電型を有するチャネル領域拡張部（１０９４、１２６４、１２８４）を備え、
    前記少なくとも１つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）が前記少なくとも１つのデバイスセルの前記チャネル領域（２８）の長さ（Ｌｃｈ）（４３）の２倍よりも大きい幅（１０９６）を有し、前記少なくとも１つのデバイスセルが前記少なくとも１つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）と同じ方向に前記デバイスセルの前記ソース領域（２０）から延出するソース領域拡張部（１２６６、１２８６）を備える、
    デバイス。
  2. 前記半導体デバイス層（２）が炭化ケイ素（ＳｉＣ）半導体デバイス層である、請求項１記載のデバイス。
  3. 前記少なくとも１つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）と前記第２の導電型を有する前記隣り合うデバイスセルの前記チャネル領域（２８）との間の前記距離（６０）が前記平行なＪＦＥＴ幅（４９）よりも小さい、請求項１記載のデバイス。
  4. 前記少なくとも１つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）がおよそ０．１μｍ～およそ１μｍの幅（１０９６）を有する、請求項１記載のデバイス。
  5. 前記少なくとも１つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）の前記幅（１０９６）がおよそ０．１μｍ～およそ０．５μｍである、請求項４記載のデバイス。
  6. 前記複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）のうちの少なくとも２つのデバイスセルがそれぞれのチャネル領域拡張部（１０９４、１２６４、１２８４）を含み、前記少なくとも２つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）が互いに向かって延出し、互いにオーバラップする、請求項１記載のデバイス。
  7. 前記複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）のうちの少なくとも２つのデバイスセルがそれぞれのチャネル領域拡張部（１０９４、１２６４、１２８４）およびそれぞれのソース領域拡張部（１２６６、１２８６）を含み、前記少なくとも２つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）が互いに向かって延出し、互いにオーバラップする、請求項１記載のデバイス。
  8. 前記少なくとも２つのデバイスセルの前記ソース領域拡張部（１２６６、１２８６）も互いに向かって延出し、互いにオーバラップする、請求項７記載のデバイス。
  9. 前記少なくとも１つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）が前記少なくとも１つのデバイスセルの前記チャネル領域（２８）のすべてのコーナー（６９）を通っては延出しない、請求項１記載のデバイス。
  10. 前記チャネル領域拡張部（１０９４、１２６４、１２８４）が可変幅（１０９６）を有する、請求項１記載のデバイス。
  11. 前記少なくとも１つのデバイスセルに隣接して配置された前記複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の１つまたは複数のデバイスセルがそれぞれのチャネル領域拡張部（１０９４、１２６４、１２８４）を含まず、１つまたは複数のデバイスセルのＪＦＥＴ領域（２９）の最も広い部分が前記少なくとも１つの隣接するデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）によってシールドされている、請求項１記載のデバイス。
  12. 前記少なくとも１つのデバイスセルの前記チャネル領域拡張部（１０９４、１２６４、１２８４）が前記デバイスセルの前記チャネル領域（２８）の少なくとも１つのコーナー（６９）および少なくとも１つの側面（６８）から延出する、請求項１記載のデバイス。
  13. 前記複数のデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）のそれぞれが実質的に正方形、六角形、細長い矩形形状、または細長い六角形形状を有する、請求項１記載のデバイス。
  14. 電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）である、請求項１記載のデバイス。
  15. デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）を製造する方法であって、
    第１の導電型を有する半導体層に、前記第１の導電型を有するソース領域（２０）を注入するステップと、
    前記半導体層に、第２の導電型を有するウェル領域（１８）を注入して、前記ソース領域（２０）に隣接してチャネル領域（２８）を形成するステップと、
    前記半導体層に、前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記チャネル領域（２８）からＪＦＥＴ領域（２９）内へと延出する前記第２の導電型を有するチャネル領域拡張部（１０９４、１２６４、１２８４）を注入するステップであって、前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記チャネル領域拡張部（１０９４、１２６４、１２８４）と、前記第２の導電型を有する隣り合うデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の一部との間の距離（６０）が、前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記チャネル領域（２８）の平行な部分と前記隣り合うデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）のチャネル領域（２８）との間の距離以下である、ステップと、を含み、
    前記ウェル領域（１８）を注入するステップが、前記チャネル領域（２８）の長さ（Ｌｃｈ）（４３）の２倍以上である前記チャネル領域拡張部（１０９４、１２６４、１２８４）の幅（１０９６）を画定するステップを含み、前記ソース領域（２０）から前記チャネル領域拡張部（１０９４、１２６４、１２８４）と同じ方向に延出する前記第１の導電型を有するソース領域拡張部（１２６６、１２８６）を注入するステップを含み、
    前記ソース領域拡張部（１２６６、１２８６）が前記ソース領域（２０）と同時に注入される、デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）を製造する方法。
  16. デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）を製造する方法であって、
    第１の導電型を有する半導体層に、前記第１の導電型を有するソース領域（２０）を注入するステップと、
    前記半導体層に、第２の導電型を有するウェル領域（１８）を注入して、前記ソース領域（２０）に隣接してチャネル領域（２８）を形成するステップと、
    前記半導体層に、前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記チャネル領域（２８）からＪＦＥＴ領域（２９）内へと延出する前記第２の導電型を有するチャネル領域拡張部（１０９４、１２６４、１２８４）を注入するステップであって、前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記チャネル領域拡張部（１０９４、１２６４、１２８４）と、前記第２の導電型を有する隣り合うデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の一部との間の距離（６０）が、前記デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）の前記チャネル領域（２８）の平行な部分と前記隣り合うデバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）のチャネル領域（２８）との間の距離以下である、ステップと、を含み、
    前記ウェル領域（１８）を注入するステップが、前記チャネル領域（２８）の長さ（Ｌｃｈ）（４３）の２倍以上である前記チャネル領域拡張部（１０９４、１２６４、１２８４）の幅（１０９６）を画定するステップを含み、前記ソース領域（２０）から前記チャネル領域拡張部（１０９４、１２６４、１２８４）と同じ方向に延出する前記第１の導電型を有するソース領域拡張部（１２６６、１２８６）を注入するステップを含み、
    前記ソース領域（２０）が前記ウェル領域（１８）の後に注入される、デバイスセル（１０９２、１１２２、１１８２、１２４２、１２６２、１２８２）を製造する方法。
  17. 前記ウェル領域（１８）が前記チャネル領域拡張部（１０９４、１２６４、１２８４）と同時に注入される、請求項１５又は１６記載の方法。
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