JP2021034443A - 半導体装置 - Google Patents

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Abstract

【課題】オフ時のリーク電流を低減できる半導体装置を提供する。【解決手段】半導体装置は、第１導電形の半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部の前記表面側に設けられたトレンチの内部に配置された第２導電形の第１半導体層と、前記トレンチの内部に設けられ、前記第１半導体層を前記半導体部から電気的に絶縁する絶縁層と、を備える。前記第２電極は、前記半導体部に整流性を有する接触面を介して接続され、前記第１半導体層に電気的に接続される。【選択図】図１

Description

実施形態は、半導体装置に関する。
電力用半導体装置には、スイッチング動作のオフ時において、高耐圧および低リーク電流特性を有することが望まれる。
特開２０１０−１４７３９９号公報
実施形態は、オフ時のリーク電流を低減できる半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部の前記表面側に設けられたトレンチの内部に配置された第２導電形の第１半導体層と、前記トレンチの内部に設けられ、前記第１半導体層を前記半導体部から電気的に絶縁する絶縁層と、を備える。前記第２電極は、前記半導体部に整流性を有する接触面を介して接続され、前記第１半導体層に電気的に接続される。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の別の断面を示す模式図である。 実施形態に係る半導体装置の特性を示す模式図である。 実施形態の第１変形例に係る半導体装置を示す模式断面図である。 実施形態の第２変形例に係る半導体装置を示す模式断面図である。 実施形態の第３変形例に係る半導体装置を示す模式断面図である。 実施形態の第４変形例に係る半導体装置を示す模式断面図である。 実施形態の第５変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ショットキダイオード（Schottky Barrier Diode：ＳＢＤ）である。
半導体装置１は、ｎ形の導電性を有する半導体部１０と、アノード電極２０と、カソード電極３０と、ｐ形半導体層４０と、を備える。アノード電極２０は、半導体部１０の表面上に設けられ、カソード電極３０は、半導体部１０の裏面上に設けられる。半導体部１０は、例えば、シリコンであり、ｐ形半導体層４０は、例えば、ｐ形ポリシリコン層である。
アノード電極２０は、例えば、コンタクト層２３と、ボンディング層２５と、を含む。コンタクト層２３は、整流性を有する接触面を介して半導体部１０に直接接続される。コンタクト層２３は、半導体部１０に対し、所謂ショットキー接続される。コンタクト層２３は、例えば、チタニウムもしくはコバルトを含む金属層である。ボンディング層２５は、例えば、アルミニウムを含む金属層である。
ｐ形半導体層４０は、半導体部１０の表面側に設けられたトレンチＦＴの内部に配置される。ｐ形半導体層４０は、絶縁層４１により半導体部１０から電気的に絶縁される。絶縁層４１は、例えば、酸化シリコンを含む。ｐ形半導体層４０は、例えば、フィールドプレートとして機能する。
ｐ形半導体層４０は、アノード電極２０に電気的に接続される。すなわち、ｐ形半導体層４０は、アノード電極２０と同電位になる。この例では、ｐ形半導体層４０は、コンタクト層２３に直接接続される。
半導体部１０は、例えば、ｎ形領域１１と、ｎ＋形領域１３と、を含む。コンタクト層２３は、ｎ形領域１１に接する。ｎ＋形領域１３は、ｎ形領域１１とカソード電極３０との間に位置する。ｎ＋形領域１３は、ｎ形領域１１のｎ形不純物よりも高濃度のｎ形不純物を含む。カソード電極３０は、例えば、ｎ＋形領域１３に接し、且つ、電気的に接続される。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１の別の断面を示す模式図である。図２（ａ）および（ｂ）は、図１中に示すＡ−Ａ線に沿った断面を表す模式図である。また、図１は、図２（ａ）中に示すＣ−Ｃ線に沿った断面、もしくは、図２（ｂ）中に示すＤ−Ｄ線に沿った断面を表す模式図である。
図２（ａ）に示すように、Ｙ方向に延在する複数のトレンチＦＴが設けられる。複数のトレンチＦＴのそれぞれに、ｐ形半導体層４０が配置される。この例では、ｐ形半導体層４０は、複数設けられる。
図２（ｂ）に示すように、トレンチＦＴは格子状に設けられる。ｐ形半導体層４０は、トレンチＦＴの内部に格子状に設けられる。この例では、ｐ形半導体層４０は、一体に設けられる。
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１の特性を示す模式断面図である。図３（ａ）は、半導体装置１のオフ時における、ｎ形領域１１中の電界強度分布を表す模式図である。図３（ａ）には、図１中に示す破線Ｂに沿った電界強度分布が示されている。図３（ｂ）は、半導体装置１の逆バイアス時の電流・電圧特性を示す模式図である。
図中に示す符号「ＮＰ」は、半導体装置１の特性を示している。符号「ＮＮ」は、比較例に係る半導体装置の特性を表している。比較例に係る半導体装置では、ｐ形半導体層４０に代えて、ｎ形半導体層がトレンチＦＴの内部に配置される。
さらに、図３（ａ）中に示す符号「ＳＢ」は、ｎ形領域１１とアノード電極２０との界面の位置（すなわち、ショットキ接合の位置）を表している。符号「ＦＰＥ」は、ｐ形半導体層４０におけるカソード電極３０側の端の位置を表している。
図３（ａ）に示すように、半導体装置１では、ｐ形半導体層４０のカソード電極３０側の端ＦＰＥにおいて電界強度が最大となる。このため、隣接するトレンチＦＴ間に位置するｎ形領域１１の空乏化を促進することができる。すなわち、ｎ形領域１１のｎ形不純物の濃度を高くしても、ｎ形領域１１を空乏化することが可能となり、オフ時の高耐圧を維持することができる。言い換えれば、ｐ形半導体層４０を配置したトレンチ構造を半導体部１０に設けることにより、オフ時の耐圧を低下させることなく、ｎ形領域１１を高濃度化することが可能となる。これにより、半導体装置１のオン抵抗を低減できる。
さらに、本実施形態では、ｎ形領域１１とｐ形半導体層４０との間の電位差により、ショットキ接合の近傍における、ｎ形領域１１の空乏化を促進することができる。すなわち、トレンチＦＴ内にｎ形半導体層を配置した比較例に比べて、ショットキ接合の位置ＳＢにおける電界強度を低減できる（図３（ａ）中のＮＮが示す部分を参照）。
結果として、図３（ｂ）に示すように、半導体装置１では、比較例に係る半導体装置に比べて逆方向電流（すなわち、リーク電流）を低減することができる。これにより、半導体装置１の消費電力を低減することができる。
図４（ａ）および（ｂ）は、実施形態の第１変形例に係る半導体装置２Ａ、２Ｂを示す模式断面図である。
半導体装置２Ａおよび２Ｂは、ｐ形半導体層４０ａおよびｎ形半導体層４０ｂを含む。ｐ形半導体層４０ａおよびｎ形半導体層４０ｂは、トレンチＦＴの内部に配置され、絶縁層４１により半導体部１０から電気的に絶縁される。
図４（ａ）に示すように、ｐ形半導体層４０ａは、Ｘ方向において、ｎ形領域１１とｎ形半導体層４０ｂとの間に位置する。また、ｎ形半導体層４０ｂは、２つのｐ形半導体層４０ａの間に位置する部分を含む。
ｐ形半導体層４０ａは、アノード電極２０側の上端と、カソード電極３０側の下端と、を有する。ｎ形半導体層４０ｂは、アノード電極２０側の上端と、カソード電極３０側の下端と、を有する。ｎ形半導体層４０ｂの下端は、ｐ形半導体層４０ａの下端よりもトレンチＦＴの底に近い位置に設けられる。ｐ形半導体層４０ａの上端およびｎ形半導体層４０ｂの上端は、例えば、アノード電極２０のコンタクト層２３に直接接続される。
ｎ形半導体層４０ｂは、ｐ形半導体層４０ａに比べて、トレンチＦＴの底により近接した端部を有する。これにより、隣接するトレンチＦＴ間のｎ形領域１１の空乏化を促進し、オフ時の耐圧を向上させることができる。さらに、ｐ形半導体層４０ａをトレンチＦＴの上部に配置することにより、ｎ形領域１１とコンタクト層２３との界面（すなわち、ショットキ接合位置）における電界を低減し、逆方向バイアス時におけるリーク電流を低減することができる。
さらに、図４（ｂ）に示す半導体装置２Ｂでは、ｎ形領域１１とアノード電極２０との間にｎ−形領域１５を設ける。ｎ−形領域１５は、ｎ形領域１１のｎ形不純物よりも低濃度のｎ形不純物を含む。アノード電極２０のコンタクト層２３は、ｎ−形領域１５に接する。これにより、逆バイアス時において、ｎ−形領域１５とコンタクト層２３との界面近傍における空乏化をさらに促進することができる。結果として、ｎ−形領域１５とコンタクト層２３との界面における電界強度をさらに低減し、リーク電流を抑制することができる。
図５（ａ）および（ｂ）は、実施形態の第２変形例に係る半導体装置３Ａ、３Ｂを示す模式断面図である。
半導体装置３Ａおよび３Ｂは、ｐ形半導体層４０ａ、ｎ形半導体層４０ｂおよびｎ形半導体層４０ｃを含む。ｐ形半導体層４０ａ、ｎ形半導体層４０ｂおよびｎ形半導体層４０ｃは、トレンチＦＴの内部に配置され、絶縁層４１により半導体部１０から電気的に絶縁される。
図５（ａ）に示すように、ｐ形半導体層４０ａは、Ｘ方向において、ｎ形領域１１とｎ形半導体層４０ｂとの間に位置する。ｎ形半導体層４０ｃは、Ｘ方向において、ｎ形領域１１とｎ形半導体層４０ｂとの間に位置する。さらに、ｐ形半導体層４０ａは、アノード電極２０とｎ形半導体層４０ｃとの間に位置する。ｎ形半導体層４０ｂは、２つのｐ形半導体層４０ａの間、および２つのｎ形半導体層４０ｃの間に位置する部分を含む。
ｐ形半導体層４０ａは、アノード電極２０側の上端と、ｎ形半導体層４０ｃ側の下端と、を有する。ｎ形半導体層４０ｃは、ｐ形半導体層４０ａ側の上端と、カソード電極３０側の下端と、を有する。ｐ形半導体層４０ａの下端は、ｎ形半導体層４０ｃの上端に直接接する。
ｎ形半導体層４０ｂは、アノード電極２０側の上端と、カソード電極３０側の下端と、を有する。ｐ形半導体層４０ａの上端およびｎ形半導体層４０ｂの上端は、例えば、アノード電極２０のコンタクト層２３に直接接続される。
また、ｎ形半導体層４０ｃは、図示しない部分において、アノード電極２０に電気的に接続されても良い。これにより、ｎ形半導体層４０ｃもアノード電極２０と同電位になる。
一方、ｎ形半導体層４０ｂの下端は、ｎ形半導体層４０ｃの下端よりもトレンチＦＴの底に近い位置に設けられる。すなわち、ｎ形半導体層４０ｂは、ｎ形半導体層４０ｃの下端よりも下方に伸びた部分を有する。これにより、隣接するトレンチＦＴ間のｎ形領域１１の空乏化を促進し、オフ時の耐圧を向上させることができる。
さらに、ｐ形半導体層４０ａをトレンチＦＴの上部に配置することにより、ｎ形領域１１とコンタクト層２３との界面における電界を低減し、逆方向バイアス時におけるリーク電流を低減することができる。
さらに、図５（ｂ）に示す半導体装置３Ｂでは、ｎ形領域１１とアノード電極２０との間にｎ−形領域１５を設ける。ｎ−形領域１５は、ｎ形領域１１のｎ形不純物よりも低濃度のｎ形不純物を含む。アノード電極２０のコンタクト層２３は、ｎ−形領域１５に接する。これにより、逆バイアス時において、ｎ−形領域１５とコンタクト層２３との界面近傍における空乏化をさらに促進することができる。結果として、ｎ−形領域１５とコンタクト層２３との界面における電界強度をさらに低減し、リーク電流を抑制することができる。
図６（ａ）および（ｂ）は、実施形態の第３変形例に係る半導体装置４Ａ、４Ｂを示す模式断面図である。
半導体装置４Ａおよび４Ｂは、ｐ形半導体層４０ａおよびｎ形半導体層４０ｂを含む。ｐ形半導体層４０ａおよびｎ形半導体層４０ｂは、トレンチＦＴの内部に配置され、絶縁層４１により半導体部１０から電気的に絶縁される。
図６（ａ）に示すように、ｐ形半導体層４０ａは、アノード電極２０とｎ形半導体層４０ｂとの間に位置する。ｎ形半導体層４０ｂは、Ｘ方向において、ｐ形半導体層４０ａの幅よりも狭い幅を有する。
ｐ形半導体層４０ａは、アノード電極２０側の上端と、ｎ形半導体層４０ｂ側の下端と、を有する。ｎ形半導体層４０ｂは、ｐ形半導体層４０ａ側の上端と、カソード電極３０側の下端と、を有する。ｎ形半導体層４０ｂの上端は、ｐ形半導体層４０ａの下端に直接接する。
ｐ形半導体層４０ａの上端は、例えば、アノード電極２０のコンタクト層２３に直接接続される。また、ｎ形半導体層４０ｂは、図示しない部分において、アノード電極２０に電気的に接続されても良い。これにより、ｎ形半導体層４０ｂもアノード電極２０と同電位になる。
この例では、ｎ形半導体層４０ｂをｐ形半導体層４０ａの下に配置することにより、隣接するトレンチＦＴ間のｎ形領域１１の空乏化を促進し、オフ時の耐圧を向上させることができる。さらに、ｐ形半導体層４０ａをトレンチＦＴの上部に配置することにより、ｎ形領域１１とコンタクト層２３との界面における電界を低減し、逆方向バイアス時におけるリーク電流を低減することができる。
さらに、図６（ｂ）に示す半導体装置４Ｂでは、ｎ形領域１１とアノード電極２０との間にｎ−形領域１５を設ける。アノード電極２０のコンタクト層２３は、ｎ−形領域１５に接する。これにより、逆バイアス時において、ｎ−形領域１５とコンタクト層２３との界面近傍における空乏化をさらに促進し、ｎ−形領域１５とコンタクト層２３との界面における電界強度をさらに低減することができる。これにより、逆バイアス時におけるリーク電流を抑制することができる。
図７（ａ）および（ｂ）は、実施形態の第４変形例に係る半導体装置５Ａ、５Ｂを示す模式断面図である。
半導体装置５Ａおよび５Ｂは、ｐ形半導体層４０ａ、ｎ形半導体層４０ｂおよびｎ形半導体層４０ｃを含む。ｐ形半導体層４０ａ、ｎ形半導体層４０ｂおよびｎ形半導体層４０ｃは、トレンチＦＴの内部に配置され、絶縁層４１により半導体部１０から電気的に絶縁される。
図７（ａ）に示すように、ｐ形半導体層４０ａおよびｎ形半導体層４０ｃは、アノード電極２０とｎ形半導体層４０ｂとの間に位置する。また、ｐ形半導体層４０ａは、アノード電極２０とｎ形半導体層４０ｃとの間に位置し、ｎ形半導体層４０ｃは、ｐ形半導体層４０ａとｎ形半導体層４０ｂとの間に位置する。ｎ形半導体層４０ｂは、Ｘ方向において、ｐ形半導体層４０ａの幅およびｎ形半導体層４０ｃの幅よりも狭い幅を有する。
ｐ形半導体層４０ａは、アノード電極２０側の上端と、ｎ形半導体層４０ｃ側の下端と、を有する。ｎ形半導体層４０ｂは、ｎ形半導体層４０ｃ側の上端と、カソード電極３０側の下端と、を有する。ｎ形半導体層４０ｃの上端は、ｐ形半導体層４０ａの下端に直接接し、ｎ形半導体層４０ｃの下端は、ｎ形半導体層４０ｂの上端に接する。
ｐ形半導体層４０ａの上端は、例えば、アノード電極２０のコンタクト層２３に直接接続される。また、ｎ形半導体層４０ｂもしくはｎ形半導体層４０ｃは、図示しない部分において、アノード電極２０に電気的に接続されても良い。これにより、ｎ形半導体層４０ｂおよび４０ｃもアノード電極２０と同電位になる。
この例では、ｎ形半導体層４０ｂをｎ形半導体層４０ｃの下に配置することにより、隣接するトレンチＦＴ間のｎ形領域１１の空乏化を促進し、オフ時の耐圧を向上させることができる。さらに、ｐ形半導体層４０ａをトレンチＦＴの上部に配置することにより、ｎ形領域１１とコンタクト層２３との界面における電界を低減し、逆方向バイアス時におけるリーク電流を低減することができる。
さらに、図７（ｂ）に示す半導体装置５Ｂでは、ｎ形領域１１とアノード電極２０との間にｎ−形領域１５を設ける。ｎ−形領域１５は、隣接するｐ形半導体層４０ａの間に位置する。アノード電極２０のコンタクト層２３は、ｎ−形領域１５に接する。これにより、逆バイアス時において、ｎ−形領域１５とコンタクト層２３との界面近傍における空乏化をさらに促進し、ｎ−形領域１５とコンタクト層２３との界面における電界強度をさらに低減することができる。これにより、逆バイアス時におけるリーク電流を抑制することができる。
図８（ａ）および（ｂ）は、実施形態の第５変形例に係る半導体装置６、７を示す模式断面図である。
図８（ａ）に示す半導体装置６は、ｐ形半導体層４０ａおよびｎ形半導体層４０ｂを含む。ｐ形半導体層４０ａおよびｎ形半導体層４０ｂは、トレンチＦＴの内部に配置され、絶縁層４１により半導体部１０から電気的に絶縁される。
図８（ａ）に示すように、ｐ形半導体層４０ａは、アノード電極２０とｎ形半導体層４０ｂとの間に位置する。ｎ形半導体層４０ｂは、Ｘ方向において、ｐ形半導体層４０ａの幅よりも狭い幅を有する。
ｐ形半導体層４０ａは、アノード電極２０側の上端と、ｎ形半導体層４０ｂ側の下端と、を有する。ｎ形半導体層４０ｂは、ｐ形半導体層４０ａ側の上端と、カソード電極３０側の下端と、を有する。ｎ形半導体層４０ｂは、ｐ形半導体層４０ａから離間した位置に設けられる。
ｐ形半導体層４０ａの上端は、例えば、アノード電極２０のコンタクト層２３に直接接続される。また、ｎ形半導体層４０ｂは、図示しない部分において、アノード電極２０に電気的に接続される。これにより、ｎ形半導体層４０ｂもアノード電極２０と同電位になる。
この例では、ｎ形半導体層４０ｂをｎ形半導体層４０ａの下に配置することにより、隣接するトレンチＦＴ間のｎ形領域１１の空乏化を促進し、オフ時の耐圧を向上させることができる。さらに、ｐ形半導体層４０ａをトレンチＦＴの上部に配置することにより、ｎ形領域１１とコンタクト層２３との界面における電界を低減し、逆方向バイアス時におけるリーク電流を低減することができる。また、ｎ形領域１１とアノード電極２０との間にｎ−形領域１５を設けても良い。
図８（ｂ）に示す半導体装置７は、ｐ形半導体層４０ａ、ｎ形半導体層４０ｂおよびｎ形半導体層４０ｃを含む。ｐ形半導体層４０ａ、ｎ形半導体層４０ｂおよびｎ形半導体層４０ｃは、トレンチＦＴの内部に配置され、絶縁層４１により半導体部１０から電気的に絶縁される。
図８（ｂ）に示すように、ｐ形半導体層４０ａおよびｎ形半導体層４０ｃは、アノード電極２０とｎ形半導体層４０ｂとの間に位置する。また、ｐ形半導体層４０ａは、アノード電極２０とｎ形半導体層４０ｃとの間に位置し、ｎ形半導体層４０ｃは、ｐ形半導体層４０ａとｎ形半導体層４０ｂとの間に位置する。ｎ形半導体層４０ｂは、Ｘ方向において、ｐ形半導体層４０ａの幅よりも狭い幅を有する。
ｎ形半導体層４０ｃは、Ｘ方向において、ｐ形半導体層４０ａの幅よりも狭い幅、および、ｎ形半導体層４０ｂよりも広い幅を有する。ｎ形半導体層４０ｃのＸ方向の幅は、ｐ形半導体層４０ａに近づくにつれて広くなり、ｎ形半導体層４０ｂに近づくにつれて狭くなる。
ｐ形半導体層４０ａは、アノード電極２０側の上端と、ｎ形半導体層４０ｃ側の下端と、を有する。ｎ形半導体層４０ｂは、ｎ形半導体層４０ｃ側の上端と、カソード電極３０側の下端と、を有する。ｎ形半導体層４０ｃの上端は、ｐ形半導体層４０ａの下端に直接接し、ｎ形半導体層４０ｃの下端は、ｎ形半導体層４０ｂの上端に直接接する。
ｐ形半導体層４０ａの上端は、例えば、アノード電極２０のコンタクト層２３に直接接続される。また、ｎ形半導体層４０ｂもしくはｎ形半導体層４０ｃは、図示しない部分において、アノード電極２０に電気的に接続されても良い。これにより、ｎ形半導体層４０ｂおよび４０ｃもアノード電極２０と同電位になる。
この例では、ｎ形半導体層４０ｂをｎ形半導体層４０ｃの下に配置することにより、隣接するトレンチＦＴ間のｎ形領域１１の空乏化を促進し、オフ時の耐圧を向上させることができる。さらに、ｐ形半導体層４０ａをトレンチＦＴの上部に配置することにより、ｎ形領域１１とコンタクト層２３との界面における電界を低減し、逆方向バイアス時におけるリーク電流を低減することができる。
以上、いくつかの実施例を説明したが、実施形態は、これらに限定される訳ではない。また、いずれの例においても、ｎ形領域１１とアノード電極２０との間にｎ−形領域１５を設けることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２Ａ、２Ｂ、３Ａ、３Ｂ、４Ａ、４Ｂ、５Ａ、５Ｂ、６、７…半導体装置、 １０…半導体部、 １１…ｎ形領域、 １３…ｎ＋形領域、 ２０…アノード電極、 ２３…コンタクト層、 ２５…ボンディング層、 ３０…カソード電極、 ４０、４０ａ…ｐ形半導体層、 ４０ｂ、４０ｃ…ｎ形半導体層、 ４１…絶縁層、 ＦＴ…トレンチ

Claims (9)

  1. 第１導電形の半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部の前記表面側に設けられたトレンチの内部に配置された第２導電形の第１半導体層と、
    前記トレンチの内部に設けられ、前記第１半導体層を前記半導体部から電気的に絶縁する絶縁層と、
    を備え、
    前記第２電極は、前記半導体部に整流性を有する接触面を介して接続され、前記第１半導体層に電気的に接続された半導体装置。
  2. 前記トレンチの内部に設けられ、前記第１半導体層に比べて前記トレンチの底により近接した位置に配置された端部を含む第１導電形の第２半導体層をさらに備え、
    前記第２半導体層は、前記半導体部から前記絶縁層により電気的に絶縁された請求項１記載の半導体装置。
  3. 前記第１半導体層は、前記第２半導体層と前記第２電極との間に位置する請求項２記載の半導体装置。
  4. 前記第２半導体層は、前記第１半導体層に直接接続された請求項３記載の半導体装置。
  5. 前記半導体部の前記表面に沿った方向において、前記第１半導体層は、前記第２半導体層よりも広い幅を有する請求項４記載の半導体装置。
  6. 前記第１半導体層と前記第１電極との間に設けられた第１導電形の第３半導体層をさらに備え、
    前記第３半導体層は、前記半導体部から前記絶縁層により電気的に絶縁され、前記第１半導体層に直接接し、
    前記半導体部の前記表面に沿った方向において、前記第１半導体層は、前記第２半導体層よりも広い幅を有する請求項２または３に記載の半導体装置。
  7. 前記半導体部の前記表面に沿った方向において、前記第３半導体層は、前記第１半導体層と同じ幅を有する請求項６記載の半導体装置。
  8. 前記第１半導体層は、前記第１電極側の第１端と、前記第２電極側の第２端と、を有し、
    前記第２半導体層は、前記第１電極側の第１端と、前記第２電極側の第２端と、を有し、
    前記第１半導体層の前記第２端および前記第２半導体層の前記第２端は、前記第２電極に直接接続され、
    前記第１半導体層は、前記半導体部と前記第２半導体層との間に位置する請求項２記載の半導体装置。
  9. 前記半導体部は、第１領域と、前記第１領域のｎ形不純物よりも低濃度のｎ形不純物を含む第２領域と、を含み、
    前記第２領域は、前記第１領域と前記第２電極との間に位置し、
    前記第２電極は、前記第２領域に接する請求項１〜８のいずれか１つに記載の半導体装置。
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