JP2007537587A - 半導体デバイス - Google Patents

Abstract

半導体デバイスであって、第１の伝導型の半導体材料の第１の領域（１００）を含む半導体デバイス。半導体デバイスは、第１の伝導型の半導体材料の第１の領域（１００）中に突出する第２の伝導型の半導体材料の細長い空間要素（１１１、１１２、１１３）と、動作時に空間要素を第２の伝導型の多数キャリアから空乏化するように調節されたバイアス電圧源とを含む。本発明に従う半導体デバイスは、スミアに対して耐性を有し、１に等しいフィル・ファクタを有し、低い総容量のせいで進歩した感度を提供する。

Description

（発明の分野）
本発明は、半導体デバイスに関するものであって、更に詳細には、第１の表面と、第１の表面から第１の確定した距離だけ離れた第２の表面とを有する、第１の伝導型の半導体材料の第１の領域を含む半導体デバイスに関する。半導体デバイスは、例えば、放射線検出デバイス、太陽電池および高周波（ＲＦ）およびパワー・エレクトロニクスを含む電子応用に用いられる。

（発明の背景）
半導体放射線検出器の動作原理は、半導体材料の空乏化体積に基づく。半導体に入射する、バンド・ギャップよりも大きいエネルギーを有する放射線は、価電子帯の電子を伝導帯に励起する。価電子帯に電子が不足すること、これ以降は、正孔と呼ぶが、それと伝導帯の過剰電子は、半導体材料が中性である領域で再直ちに結合する。空乏化され非中性化体積では、状況が異なる。すなわち、電子・正孔対は、電界によって分離されて、自由なキャリア、すなわち、正孔又は再結合すべき相手となる伝導帯電子は存在しない。空乏化体積とそれの境界に近接する領域に吸収される放射線量は、放射線によって誘起された電子又は正孔の量を計測することによって測定できる。測定された電荷のタイプをこれ以降、信号電荷と呼び、反対の電荷タイプを二次電荷と呼ぶ。空乏化体積は、典型的には、ｐおよびｎ型の半導体材料の接合が逆バイアスされることによって生成する。逆バイアスされたｐｎ接合の代わりに、順方向バイアスされたｐｎ接合を使用することもできる。これが太陽電池のケースである。ｐ型半導体材料は、価電子帯に過剰な正孔を付加する不純物原子をドープされ、また、ｎ型半導体は、伝導帯に過剰な電子を付加する不純物原子をドープされる。どちらの型であっても過剰な電荷は、多数キャリアと呼ばれ、ｎ又はｐ型のドーパントをドープされた領域は、ｎ又はｐ型伝導度を有する領域と呼ばれる。

Ｘ線、ガンマ線、高エネルギー粒子および半導体のバンド・ギャップに近いエネルギーを有する光子のように深く侵入する放射線を検出するためには、深い空乏領域が必要である。従来は、そのような深い空乏領域は、１つの伝導型の高抵抗半導体ウエハの少なくとも１つの表面上に逆の伝導型のドープ領域を設け、それらの相異なるドープ領域の間に逆バイアスを供給して半導体ウエハを空乏化することによって形成されてきた。半導体ウエハの表面に形成されるそのような構造をこれ以降は、二次元（２Ｄ）構造と呼ぶ。二次元構造に付随する問題は、ウエハを空乏化するために必要な逆バイアス電圧がウエハの厚さの二乗に比例するということである。すなわち、厚いウエハを空乏化するためには、非常に高い電圧が必要になる。別の問題は、ウエハが厚くなると、それに伴って画像中によりスミアが増える、すなわち、より増えれば、放射線によって誘起される信号電荷の雲が収集される前に広がってしまうということである。

米国特許第６，２５９，０８５号は、埋め込みチャネルＣＣＤ構造を開示している。そこでは、ｐ型半導体材料（ｐ型埋め込みチャネル）の領域がｎ型半導体材料（ｎ型ウエハ）の領域中に配置されている。この構造は、２Ｄプロセスで作製され、動作時には、完全に空乏化される。２Ｄ構造に典型的なように、ｐ型領域の形はフラットである。それは、突出部の最短の水平寸法がそれの垂直方向の寸法よりもかなり短いことを意味する。もしデバイスを厚いウエハの上に形成すれば、その構造を空乏化するために高いバイアス電圧が必要になり、その結果、画像中にスミアが生ずる。

上述の問題を解決するために、半導体ウエハ中に深く突出する要素を含む三次元（３Ｄ）構造が導入された。突出要素間の距離は、ウエハの厚さより短い。これによって比較的低いバイアス電圧を印加するだけでウエハの完全空乏化が可能になる。３Ｄ構造によるウエハ内部の３Ｄ電位分布がスミア効果を低減する。

米国特許第５，９８１，９８８号は、３Ｄの電荷結合デバイス（３Ｄ−ＣＣＤ）を開示している。この構造は、半導体ウエハに孔を開けて、孔の壁をアイソレータ層で被覆することによって作製される。アイソレータ層の上に、３Ｄ−ＣＣＤの３Ｄゲートを構成する伝導体層を堆積させる。しかし、この３Ｄアイソレータおよび伝導体層は放射線に感度を持たない。すなわち、１つのピクセルの放射線に敏感な面積の総ピクセル面積に対する比率（フィル・ファクタ）は１より小さい。更に、半導体と絶縁体のインタフェース面積が大きい。信号伝達フェーズの間に半導体とアイソレータとの境界に多量の暗電流が発生して、デバイスの雑音を顕著に増やすため、これは、問題である。

米国特許第５，８８９，３１３号および第６，２０４，０８７号は、高抵抗ウエハに孔を開けた３Ｄ電極構造を開示している。孔のいくつかは、高濃度にドープされたｎ型半導体材料によって埋められて、残りの孔は、高濃度にドープされたｐ型材料によって埋められる。高濃度のドーパントのせいで、これらの構造は、電極として機能し、これ以降は、３Ｄ電極又はロッドと呼ぶ。ｎ型およびｐ型３Ｄ電極間の距離は、非常に短くすることができ、その結果として、空乏化電圧の低下およびスミア効果の低減とともに、信号立ち上がりが非常に高速になり、非常に強い放射線によるウエハのタイプ反転（ｎからｐ型へ）の影響を低減することができる。開示される問題は、高速の信号立ち上がりによる高速の検出動作と、ウエハのタイプ反転の影響低減による放射線損傷に対する耐性改善が重要な設計基準である高エネルギー物理実験のために考案されたものである。高速の動作速度を有する複雑な電子機器を開発するためには、個々のピクセルを同時にモニタすることが必要である。

しかし、多くの放射線検出器応用では、放射線画像パターンは、積分時間の後で測定されるため、高速の信号立ち上がり時間は、本質的に重要でない。ピクセルによって収集される電荷パケットは、１つずつ読み出される。このために簡単な読み出し用電子機器が必要である。加えて、放射線の強度が比較的低い場合や、観測される放射線種によって引き起こされる可能性のある損傷が比較的少ない場合には、良好な放射線耐性は、さほど重大でない。しかし、そのような応用では、３Ｄロッドの電極特性は、欠点となる。ロッドの容量は、ロッド間の距離に逆比例し、ロッドの中性体積の表面積に比例する。これは、ロッドの表面積と本質的に同じである。ロッド間の距離が短く、ロッドの表面積が大きいため、３Ｄ電極の容量は、比較的大きい。大容量は、デバイスの低感度につながる。例えば、３Ｄ電極を電界効果トランジスタ（ＦＥＴ）のゲートに接続すると、信号電荷によって引き起こされＦＥＴを通って流れる電流電荷は、３Ｄ電極の大容量のせいで比較的小さい。３Ｄ電極間の比較的大きい容量のせいで、近隣の３Ｄ電極間でクロストークが発生するもの問題である。３Ｄロッドの電極特性の別の点では、放射線によって発生する電荷パケットが１つの場所から別の場所に輸送できないという問題がある。これは、信号電荷が３Ｄ電極の中性部位に存在する電荷と混ざり合って、後にそれらを適切に分離できないためである。この問題は、３Ｄ電極がアクティブ・ピクセル・センサ（ＡＰＳ）構成にのみ適用でき、電荷転送デバイス（ＣＴＤ）構成には、適用できないことを意味する。３Ｄロッドの電極特性に付随する別の問題は、放射線が３Ｄ電極に吸収されて発生した信号の一部が中性の高濃度にドープされた３Ｄ電極内部での再結合によって失われることから、量子効率が低下し、デバイスのエネルギー分解能が悪化することである。

例えば、集積回路（ＩＣ）中のトランジスタの容量は、トランジスタを高抵抗率のウエハ中に作製し、ウエハを空乏化することによって低減できる。容量が小さければ、トランジスタやその他の電子構造の動作速度は、速くなる。これは、ＲＦ電子機器で特に重要である。しかし、そのようなウエハを空乏化するために必要な比較的高い電圧は、大きな電力消費につながり、このことは、携帯型のデバイスで問題となる。パワー・エレクトロニクスに存在する非常に高い電圧は、デバイスの電圧処理能力を制限する高い最大電界値をもたらす。

（発明の簡単な説明）
本発明の目的は、優れた感度を持ち、スミア耐性の高い放射線検出デバイスを提供することであり、その構造は、半導体ウエハ内部に最小量の放射線を感じない材料を含む。本発明の別の目的は、ＣＴＤおよびＡＰＳ構造の両方に対して適用可能な進歩した放射線検出デバイスを提供することである。本発明の更に別の目的は、動作速度を高め、電子機器の電圧処理能力を向上させるために、電力消費を低減するための手段を提供することである。

本発明のこれら目的は、請求項１の放射線検出デバイスによって達せられる。この放射線検出デバイスは、第１の伝導型の半導体材料の第１の領域中に突出した第２の伝導型の半導体材料の細長い空間要素を含むことと、動作時に、細長い空間要素を第２の伝導型の多数キャリアから完全に空乏化するように調節されたバイアス電圧とによって特徴付けられる。この実施の形態で、第１の伝導型の半導体材料の第１の領域は、基板と呼ばれる。空間要素の厚さと、空間要素および基板のドーパント濃度とは、電圧源が適正にバイアスされた場合に、空間要素が完全に空乏化されるように調節される。有益なことに、空間要素間の距離は、基板および空間要素が、ほぼ同じバイアス電圧の印加によって空乏化されるようなレベルに調節される。発明の好適な実施の形態は、独立請求項に開示される。

発明は、半導体基板中に突出する細長い空間要素を利用するというアイデアに基づいている。細長い空間要素は、完全に空乏化される。すなわち、内部に中性領域を本質的に持たない。有利なことに、基板もまた、完全に空乏化されることになる。発明の構造の総容量は、非常に小さく、従来の完全に空乏化された検出器と同程度であり、従って、従来の３Ｄ電極構造の容量よりもはるかに小さい。容量が小さいので、デバイスの検出感度は、向上する。他方で、発明の構造を空乏化するために必要な電圧は、３Ｄ電極構造に匹敵するものであり、従って、従来の完全に空乏化された検出器よりもずっと低い。空間要素は、デバイス内部に３Ｄ電位分布を生成し、それによってスミア効果は、３Ｄ電極構造に匹敵する程度にまで低減化され、それは、従来の完全に空乏化された検出器よりもずっと小さい。更に、空乏化された空間要素内部に放射線によって生成される電子−正孔対は、電界によって直ちに分離される。すなわち、空間要素内部では、信号の一部が再結合によって失われる可能性のある中性領域は、本質的に存在しない。空間要素の空乏化特性は、放射線によって発生する第２の伝導型の電荷キャリアに関するＣＴＤ動作を可能にする。もし基板も完全に空乏化されれば、放射線によって発生する第１の伝導型の電荷キャリアに関するＣＴＤ動作も可能になる。有利なことに、空乏化された空間要素内部、および完全に空乏化された基板内にも多分、電位勾配が形成されて、信号電荷を信号電荷が検出されるウエハの表面に向かって輸送する。

細長い空間要素のほか、有益なことに基板も本質的に空乏化することによって、電子機器の電力消費を低減でき、電子機器の電圧処理能力および動作速度を向上させることができる。発明の構造は、空間要素を有しない対応するウエハを空乏化する場合よりもかなり低いバイアス電圧で空乏化できる。更に、本質的にゼロのバイアス電圧で基板および空間要素を空乏化することさえ可能である。

以下において、添付図面を参照しながら、いくつかの実施の形態を取り上げて、本発明についてより詳細に説明する。

（発明の詳細な説明）
図１は、本発明に従う放射線検出デバイスの実施の形態を示す。デバイスは、以降で半導体基板１００と呼ぶ第１の伝導型の第１の領域を含む。半導体基板１００は、第１の表面１０１と第２の表面１０２とを有し、それらの表面間に第１の距離Ｄ１を有する。第１の表面１０１は、半導体基板１００の境界の一部に対応し、前記一部は、放射線検出デバイスの２つの次元に広がっている。図１において、第１の表面１０１は、前面に対応し、以降で水平方向と呼ぶ２つの次元に広がっている。図１で、第２の表面１０２は、第１の表面と平行に延びて、裏面に対応しており、第１の表面から以降で垂直方向と呼ぶ垂直寸法に広がっている。

更に、デバイスは、第２の伝導型の細長い空間要素１１１、１１２、１１３を含む。細長い空間要素１１１、１１２、１１３は、第１の表面１０１から半導体基板１００中に第２の距離Ｄ２だけ突出する。図２は、別の構成を示しており、ここでは、Ｄ１＝Ｄ２である。すなわち、細長い空間要素２１１、２１２、２１３は、半導体基板１００を貫通するように突出している。図３は、図１および２の第１の表面１０１の上面図である。図３の空間要素３１１、３１２、３１３は、図１の空間要素１１１、１１２、１１３、あるいは、図２の空間要素２１１、２１２、２１３に対応する。ボックス３０３内部の領域は、この実施の形態では、１つのピクセル領域に対応する。ライン３０６は、図１および２の画像面を表す。距離Ｄ３は、第１の表面１０１における空間要素の最小寸法を示す。図３で、細長い空間要素のフット・プリントは、円であり、前面における空間要素の最小寸法は、円の直径に対応する。

図１および２において、空間要素は、水平の前面から基板中に突出する細長いコラムのように示されている。空間要素の細長い形状は、第１の表面における空間要素の最小寸法Ｄ３が、半導体基板１００中への突出Ｄ２の深さに対応する空間要素の寸法よりも小さいことを意味する。図１および２において、後者の寸法は、第２の距離Ｄ２に対応する。すなわち、空間要素の垂直方向寸法は、Ｄ２であり、それによって式は、Ｄ３＜Ｄ２となる。典型的には、垂直寸法は、かなり大きく、従って有利なことに、不等式Ｄ２＞２×Ｄ３が用いられる。最も有利なことに、空間要素の最小水平寸法は、空間要素の垂直寸法よりもずっと小さく、その様子が図１、２、４、６から９に示されている。不等式は、優先順にＤ２＞５×Ｄ３、Ｄ２＞４×Ｄ３、Ｄ２＞３×Ｄ３、Ｄ２＞２×Ｄ３、Ｄ２＞Ｄ３と列挙できる。ここで、第１のものが最も有益な不等式である。突出のレベルは、用途に依存して変化するが、典型的には、空間要素の末端が少なくとも５μｍの距離まで延びるべきである。

発明に従えば、空間要素は、第２の伝導型の多数キャリアから空乏化される必要がある。この目的のために、実施される放射線検出デバイスには、電圧源１４０が備えられる。電圧源１４０の目的は、空間要素が完全に空乏化されるまで、基板と空間要素との間のｐｎ接合を逆バイアスすることである。必要となる空乏化電圧については、この文書の後のほうでより詳しく説明する。

図１から３の放射線検出デバイスは、第１の伝導型の半導体ウエハ中に、例えばドライ・エッチング（例えば、プラズマ・エッチ、時分割のプラズマ・エッチ、反応性イオン・エッチＲＩＥ）によって、あるいは、レーザ・ドリリングによって孔を開けることによって作製できる。例えば、パルス・モードで動作する紫外（ＵＶ）レーザ（エキシマ・レーザなど）を真空状態下で用いることができる。孔は、任意の深さでよく、ウエハ全体を貫通してもよい。必要であれば、孔の壁、および多分、ウエハ表面は、後にウエット・エッチングによって滑らかにされる。更に、化学機械研磨（ＣＭＰ）によってウエハの表面を研磨することもできる。孔には、例えば、原子層エピタキシー（ＡＬＥ）としても知られる原子層堆積（ＡＬＤ）、液相エピタキシー、化学的蒸着（ＣＶＤ）（例えば、低圧蒸着ＬＰＣＶＤ）あるいは、別の対応する方法を用いて、第２の伝導型の半導体材料を堆積することによって埋められる。堆積のあと、ウエット・エッチ工程を実施して、その後で、ウエハ表面をＣＭＰ研磨する。

ウエハおよび空間要素が、異種の、好ましくは、ヘテロ構造を構成するように格子整合した半導体材料を含み、作製方法として液相エピタキシーが用いられる場合には、ウエハ材料の融点が空間要素を構成する材料の融点よりも高い必要がある。例えば、孔がウエハ全体を貫通したウエハを使用でき、また空間要素を構成する材料の融点よりも高く、ウエハ材料の融点よりも低い温度での液相プロセスを使用することができる。次に、例えば、ウエハ中の孔を空間要素を構成する溶融材料で埋めるために、毛細管現象を利用できる。孔が完全に埋まったとき、処理温度を空間要素を構成する材料の融点よりも低く下げることができる。

基板および空間要素は、急峻なヘテロ構造を形成する。電子親和力、フェルミ・レベルおよび上述材料のバンド・ギャップに依存して、いずれの伝導型の電荷に関しても２Ｄ量子井戸がヘテロ界面に形成される。この２Ｄ量子井戸は、空間要素と同様に、動作時に空乏化される。完全に空乏化された空間要素中に電子ポテンシャル勾配が存在する場合には、空間要素中の電子ポテンシャル勾配と同じ方向を指す電子ポテンシャル勾配が、空乏化された２Ｄ量子井戸中にも存在する。このように、放射線によって発生するいずれかの伝導型の電荷の一部は、２Ｄ量子井戸においても輸送される。この事実にも拘らず、デバイスの動作原理は、完全に同一である。もし必要であれば、境界に遷移領域を設けて基板材料が空間要素を構成する材料に滑らかに変化するようにすることによって２Ｄ量子井戸を回避することもできる。

注意すべき点は、図２の構造は、図１に示した構造から、ウエハの裏側を研磨することで作製できるということである。これを行う間に、ウエハの前側は、支持用ウエハに接着させる。あるいは、処理全体を通して、孔がウエハ全体を貫通するウエハを利用することもできる。それぞれに、図１の構造は、図２の構造の裏面上に第１の伝導型の半導体材料を堆積させることによって、図２に示した構造から作製することができる。空間要素およびウエハを構成する半導体材料は、単結晶、多結晶又はアモルファスのいずれの材料でもよい。発明の構造は、Ｓｉ、Ｇｅ、ＧａＡｓ、ＣｄＴｅ、ＣｄＺｎＴｅ、ＨｇＩ_２、ＰｂＩ_２およびＳｅのような半導体材料、および２、３、４、５、６又はそれより多くの異なる化合物元素を有する関連する化合物半導体を含むことができる。しかし、材料の選択は、ここに列挙したものに限定されない。

細長い空間要素の直径およびドーパント濃度と、基板のドーピングとは、基板と空間要素との間に比較的低い逆バイアス電圧を印加することで空間要素が空乏化できるように調節される。有利なことに、逆バイアスは、基板も同時に完全に空乏化されるように調節される。空間要素間の距離は、空間要素と基板とがほぼ同じバイアス電圧の印加によって空乏化するように構成される。このことは、例えば、放射線検出デバイスの確定した水平方向断面を、ゼロからＤ２までの任意の深さにおいて、両方の型のドーパント原子をほぼ同数含むように調節することによって実現される。そのような断面は、図２にライン２０９で示されている。

有利なことに、確定した水平方向断面で、１つのピクセル（３０３）に属するサブ領域は、両方の型のドーパント原子をほぼ同数含むように調節される。１つのピクセルに属する確定したサブ領域が第２の型のものより第１の型のドーパント原子を多数含む場合には、空間要素は、基板よりも先に空乏化する。例えば、高品質の高抵抗基板が使用されれば、基板の中性部位での多数キャリアのライフタイムは、高くなり、放射線によって発生する第２の伝導型の電荷キャリアは、完全に空乏化した空間要素を取り囲む空乏領域によって収集される可能性が高い。そのようなケースでは、量子効率は、本質的に低下しない。他方、１つのピクセルに属する確定したサブ領域が第１の型のものよりも第２の伝導型のドーパント原子を多数含む場合には、基板は、空間要素よりも先に空乏化する。このケースでは、深く突出する空間要素を空乏化させるために、不必要に高いバイアス電圧が必要となる。３Ｄ電極構造は、この状況に対応する。

空間要素の空乏化電圧よりも高いバイアス電圧が印加されるときは、空間要素に沿った方向の電界が空乏化した空間要素内部に生成されて、第２の伝導型の電荷キャリアをデバイスの前側に向かって輸送する。空間要素および基板の両方の空乏化電圧よりも高いバイアス電圧が空間要素間に用いられた場合は、空乏化した基板内部に電界が生成されて、第１の伝導型の電荷キャリアを基板コンタクトに向かって輸送する。完全に空乏化した空間要素内部と、多分、空乏化した基板内部にも上述の輸送用の電界を発生させるために、いくつかの付加的な方法が存在する。それらの方法の１つは、突出部の深さに相対的に空間要素の水平方向断面積を減少させるものである（図１参照）。別の方法は、空間要素内のドーパント濃度を変化させて、ドーパント濃度が空間要素の深さの関数で減少するように、すなわち、空間要素のドーピング濃度が基板の前面でより高くなり、基板の裏面の手前の端部でより少なくなるように高濃度ドープするものである。別の１つの方法は、基板のドーパント濃度を変化させて、基板のドーパント濃度が前面で最も低く、また裏面で最も高くなるようにするものである。更に、上述の４つの方法を任意に組み合わせたものを用いることもできる。

上で述べたように、望ましい空乏効果は、基板１００および空間要素１１１、１１２、１１３のドーパント濃度レベルと、基板１００と空間要素１１１、１１２、１１３との間に印加された逆バイアスとの機能的組み合わせの結果である。例えば、一般的な一次元の場合は、空乏領域の寸法は、次式から導かれる。

ここで、ｄ_ｎおよびｄ_ｐは、ｎおよびｐ型材料中の空乏領域の深さである。パラメータεは、材料の比誘電率、ε_０は、真空の誘電率、Ｎ_ＡおよびＮ_Ｄは、ｐおよびｎ型材料の正味のドーパント濃度、そしてｑは、単位電荷である。Ｖは、逆バイアス電圧であり、Ｖ_ｂｉは、次のような形のビルトイン電圧である。

ここで、ｋは、ボルツマン定数、Ｔは、温度、ｎ_ｉは、温度Ｔにおける真性キャリア濃度である。シリコンの場合、３００Ｋにおけるｎ_ｉは、約１．４５×１０^１０ｃｍ^−３である。

実際には、空間要素に対して望ましい空乏を実現するために、空間要素のドーパント濃度を１０^１７ｃｍ^−３より低い値に調節しなければならない。そうでない場合、適度な電圧によって空間要素の望ましい空乏効果を実現するために、極端に薄い空間要素を使用せざるをえないことになる。これに対応して、空間要素と基板との間に印加される逆バイアス電圧は、式（１）および（２）に概略を示したように、空間要素の半値幅の厚さに従って調節する必要がある。次に示すのは、可能なドーパント濃度の範囲のいくつかの例と、一次元近似に従う関連するバイアス電圧である。

１）Ｎ_Ｄ＝Ｎ_Ａ＝１０^１４ｃｍ^−３

Ｖ＝０Ｖ： ｄ_ｎ＝ｄ_ｐ＝１．７μｍ
Ｖ＝１０Ｖ： ｄ_ｎ＝ｄ_ｐ＝８．３μｍ
Ｖ＝２０Ｖ： ｄ_ｎ＝ｄ_ｐ＝１２μｍ
Ｖ＝５０Ｖ： ｄ_ｎ＝ｄ_ｐ＝１８μｍ
Ｖ＝１００Ｖ： ｄ_ｎ＝ｄ_ｐ＝２６μｍ

従って、細長いｎ又はｐ型の空間要素の最大厚さが１５μｍであれば、それは、１０Ｖのバイアス電圧で空乏化できる。有利なように空間要素と基板とがほぼ同じバイアス印加で空乏化されるためには、空間要素間の距離は、中心間で３０μｍでなければならない。基板を空乏化する必要がなければ、空間要素間の距離は、３０μｍよりも大きくて構わない。しかし、空間要素間の距離が３０μｍよりも短いのは、空間要素を完全に空乏化するために高いバイアス電圧が必要となることから有利でない。５０μｍ厚のｎ又はｐ型空間要素を空乏化するために１００Ｖのバイアスが必要となる。

２）Ｎ_Ｄ＝１０^１６ｃｍ^−３、Ｎ_Ａ＝１０^１４ｃｍ^−３

Ｖ＝０Ｖ： ｄ_ｎ＝０．０２７μｍ、 ｄ_ｐ＝２．７μｍ
Ｖ＝１０Ｖ： ｄ_ｎ＝０．１２μｍ、 ｄ_ｐ＝１２μｍ
Ｖ＝２０Ｖ： ｄ_ｎ＝０．１６μｍ、 ｄ_ｐ＝１６μｍ
Ｖ＝５０Ｖ： ｄ_ｎ＝０．２６μｍ、 ｄ_ｐ＝２６μｍ
Ｖ＝１００Ｖ： ｄ_ｎ＝０．３６μｍ、 ｄ_ｐ＝３６μｍ

この場合、０．５μｍ厚のｎ型又は５０μｍ厚のｐ型の空間要素は、５０Ｖのバイアスで空乏化できる。

３）Ｎ_Ｄ＝Ｎ_Ａ＝１０^１６ｃｍ^−３

Ｖ＝０Ｖ： ｄ_ｎ＝ｄ_ｐ＝０．２１μｍ
Ｖ＝１０Ｖ： ｄ_ｎ＝ｄ_ｐ＝０．８４μｍ
Ｖ＝２０Ｖ： ｄ_ｎ＝ｄ_ｐ＝１．２μｍ
Ｖ＝５０Ｖ： ｄ_ｎ＝ｄ_ｐ＝１．８μｍ
Ｖ＝１００Ｖ： ｄ_ｎ＝ｄ_ｐ＝２．６μｍ

この場合、１．５μｍ厚のｎ型又はｐ型の空間要素は、１０Ｖのバイアス電圧で空乏化できる。

４）Ｎ_Ｄ＝１０^１４ｃｍ^−３、Ｎ_Ａ＝１０^１６ｃｍ^−３

Ｖ＝０Ｖ： ｄ_ｎ＝２．７μｍ、 ｄ_ｐ＝０．０２７μｍ
Ｖ＝１０Ｖ： ｄ_ｎ＝１２μｍ、 ｄ_ｐ＝０．１２μｍ
Ｖ＝２０Ｖ： ｄ_ｎ＝１６μｍ、 ｄ_ｐ＝０．１６μｍ
Ｖ＝５０Ｖ： ｄ_ｎ＝２６μｍ、 ｄ_ｐ＝０．２６μｍ
Ｖ＝１００Ｖ： ｄ_ｎ＝３６μｍ、 ｄ_ｐ＝０．３６μｍ

この場合、５μｍ厚のｎ型空間要素は、０Ｖのバイアス電圧で空乏化できる。５０μｍ厚のｎ型又は０．５μｍ厚のｐ型の空間要素は、５０Ｖのバイアス電圧で空乏化できる。

５）Ｎ_Ｄ＝１０^１４ｃｍ^−３、Ｎ_Ａ＝１０^１２ｃｍ^−３

Ｖ＝０Ｖ： ｄ_ｎ＝０．２０μｍ、 ｄ_ｐ＝２０μｍ
Ｖ＝１０Ｖ： ｄ_ｎ＝１．２μｍ、 ｄ_ｐ＝１２０μｍ
Ｖ＝２０Ｖ： ｄ_ｎ＝１．６μｍ、 ｄ_ｐ＝１６０μｍ
Ｖ＝５０Ｖ： ｄ_ｎ＝２．６μｍ、 ｄ_ｐ＝２６０μｍ
Ｖ＝１００Ｖ： ｄ_ｎ＝３．６μｍ、 ｄ_ｐ＝３６０μｍ

この組み合わせは、３．２μｍ厚のｎ型空間要素を２０Ｖのバイアス電圧で空乏化することを可能とする。有利なことに、隣接する空間要素間の距離は、中心間で３２３μｍである。

明らかなように、空間要素は、典型的に１０^１８ｃｍ^−３より高い電極のドーパント濃度のレベルより低いドーパント濃度を持つ。一般に、１０^１７ｃｍ^−３より低いドーパント濃度が適当であり、そうでなければ、空間要素を完全に空乏化するために空間要素を極端に薄くしなければならなくなる。従来技術の解決法では、３Ｄ電極は、１０^１８ｃｍ^−３付近のドーパント濃度を持ち、基板は、１０^１２ｃｍ^−３付近のドーパント濃度を持つ。一次元近似を用いると、５μｍ厚の３Ｄ電極の空乏化には、５×１０^９Ｖオーダーのバイアス電圧が必要であることが容易に分かる。明らかなように、そのようなドーパント濃度レベルでは、空間要素を多数キャリアから空乏化することが不可能である。要約すると、非常に高いドーパント濃度を有する半導体領域（ｎ＋又はｐ＋と表記される）は、高い伝導度を有し、実際には、空乏化することが不可能であり、従って内部は、中性であると言うことができる。そのような領域は、本質的に導体、すなわちバイアス又は浮遊させることが可能な電極として振る舞う。

図１から２に示された発明の実施の形態は、多様な異なる放射線検出構成に採用することができる。そこでは、吸収された放射線量が逆バイアスされた構造又は順バイアスされた半導体構造を用いて信号電荷に変換される。これらは、例えば、上述のデバイスの前面および裏面の上に、異なる型の不純物の注入や層の追加を行うことによって作製される。そのような構造の一例として、図４は、発明の実施の形態に従う放射線検出デバイスを含む埋め込みチャネルＣＣＤを示している。埋め込みチャネルは、第２の伝導型の埋め込みチャネル層４０２中に形成される。これは、例えば、イオン注入やエピタキシャル成長によって形成できる。デバイスの裏側には、第１の伝導型の高濃度のドープされた層４０１があり、また前側には、アイソレータ層４２０がある。アイソレータ層内部には、ゲートがある。図４で、４２１、４２２および４２３と記された３つのゲートが１つのピクセルに属する。図４で、チャネル・ストップ構造（通常は、前側の第１の伝導型の領域）は、浮遊状態にあるか、あるいは、適宜バイアスされる。これ以降、第１の伝導型をｐ型とし、第２の伝導型をｎ型とするが、当業者には、明らかなように、保護の範囲から外れることなく、型を逆にしても構わない。発明に従えば、動作時に空間要素を完全に空乏化するために、埋め込みチャネル層４０２のコンタクト・ドープ領域に、裏面層４０１に、そしてゲートに対して適切な電圧が接続される。強制ではないが、動作時に基板も完全に空乏化されることが望ましい。

以下で、図４の具体化された放射線検出デバイスの動作原理について、ライン４０７、４０８および４０９上の電子ポテンシャル・エネルギーを示す曲線を用いて説明する。これらの曲線は、図５Ａ、５Ｂおよび５Ｃに示されている。関数のうちで水平の直線ラインは、半導体材料中の中性領域に対応する。半導体材料の残りの部分は、空乏化されている。図５Ａ、５Ｂおよび５Ｃから明らかなように、ここで、唯一の中性領域は、高濃度にドープされた裏面層４０１である。空間要素に沿った（図５Ａのライン４０７に沿った）電子ポテンシャル・エネルギーは、この実施の形態では、信号電荷である電子を埋め込み層内部のポテンシャル最小へ輸送する勾配を持つ。空間要素間のライン４０８に沿った電子ポテンシャル・エネルギーが図５Ｂに示されている。このケースで二次電荷である正孔は、電子ポテンシャル・エネルギーの勾配によって電子と逆の方向に移動する。このことは、図５Ｂの正孔がデバイスの裏側に向かって移動して、層４０１によって収集されることを意味する。図５Ａおよび５Ｂの電子ポテンシャル・エネルギー関数の大部分は、直線ラインで表されており、それは、ライン４０９に示された断面が両方の伝導型のドーパント原子を同量含む場合に対応する。すなわち、基板がどれほど厚くても電界が臨界値に決して到達しないことを意味する。ライン４０９に沿った電子ポテンシャル・エネルギーが図５Ｃに示されている。図５Ｃの曲線は、複数個のポテンシャル・エネルギー最小を有しており、各々が空間要素に対応している。これがスミア効果の低減を説明する。信号電荷の電子がこれらのポテンシャル・エネルギー最小によって捕らえられ、電気的反発効果によって広がることがない。二次電荷の正孔は、図５Ｃに示されたポテンシャル・エネルギー最大によって収集される。

図６は、簡単なＡＰＳ構成を示す。細長い空間要素は、第１の伝導型の裏面層４０１と第２の伝導型のコンタクト・ドープ領域６３１との間に印加されるバイアス電圧によって空乏化する。この実施の形態では、放射線によって発生する二次電荷は、裏面層４０１で収集され、信号電荷は、空乏化された空間要素で収集される。空乏化した空間要素内部では、信号電荷は、コンタクト・ドープ領域６３１に向かって垂直方向に流れる。信号は、例えば、バンプ・ボンドによってコンタクト・ドープ領域６３１に接続できる読み出しチップによって読み出すことができる。別の選択肢として、コンタクト・ドープ領域６３１を集積化ＦＥＴのゲートに接続する方法がある。コンタクト・ドープ領域６３１の代わりに、空乏化した空間要素で収集される放射線によって発生した電荷を、空乏化した内部ゲート構造に導いて、そこで例えば、集積化接合型電界効果トランジスタ（ＪＦＥＴ）を用いて読み出すようにすることもできる。集積化浮遊ゲートＦＥＴを用いて信号電荷を読み出す方法もある。基板がｐ型で、それが本質的に完全に空乏化されている場合、ライン６０９上の電子ポテンシャル・エネルギーは、図５Ｃによって示される。

図７は、基板が本質的に完全に空乏化された別の簡単なＡＰＳ構成を示している。高濃度にドープされた前面層７０１は第２の伝導型であり、基板のコンタクト・ドープ領域７３１は、第１の伝導型である。この実施の形態で、信号電荷は、完全に空乏化した細長い空間要素によって収集されるのではなく、空乏化した基板によって収集される。もし基板がｐ型であれば、ライン７０９上の電子ポテンシャル・エネルギーは、図５Ｃで示される。このケースで、信号電荷は、正孔であり、それらは、図５Ｃに示された電子ポテンシャル・エネルギー最大によって収集される。これらの最大の中で、信号電荷の正孔は、デバイスの裏側のコンタクト・ドープ領域（７３１）に向かって垂直に流れる。第２の伝導型のオプションのドープ領域は、完全に空乏化されるか、浮遊状態にあるか、あるいは、適切にバイアスされており、また好ましくは基板のコンタクト・ドープ領域（７３１）を取り囲む。空間要素は、蜂の巣状にコンタクト・ドープ領域（７３１）を取り囲む。いくつかの空間要素を使用する代わりに、信号電荷を収集するコンタクト・ドープ領域（７３１）を完全に取り囲む１つの空間要素を使用することもできる。ライン７０９で表される水平方向での断面のそのような空間要素の形は、ネット形状に似ている。信号電荷は、例えば、バンプ・ボンドによってコンタクト・ドープ領域（７３１）に接続された読み出しチップによって、コンタクト・ドープ領域（７３１）に接続された集積化ＦＥＴによって読み出すことができ、あるいは、コンタクト・ドープ領域（７３１）を内部ゲートや浮遊ゲート構造を含む集積化ＦＥＴで置き換えることができる。

図８は、図７の構造と同じ動作原理を持つＣＣＤ構造を示す。すなわち、信号電荷は、本質的に完全に空乏化された基板で収集され、二次電荷は、空乏化された細長い空間要素で収集される。信号電荷は、第１の伝導型の空乏化した埋め込みチャネル層８０２に流れ、それらが読み出されるデバイスの末端に輸送される。ゲート８２４は、アイソレータ層４２０で取り囲まれている。空間要素の水平方向の断面も長く薄い矩形の形を取ることができる。注意すべきことは、もし前面層７０１のドーピングを逆の伝導型に変更すれば、もしドーピング８３３を埋め込みチャネル層として用いれば、そしてもしドーピング８０２をチャネル・ストップとして使用すれば、この構造は、図４に示された実施の形態に対応するものとなるということである。

図９は、普通のｐｉｎ型放射線検出デバイスとして用いることのできる簡単なダイオード構造を示す。しかし、基板および細長い空間要素を空乏化するために、空間要素を持たない対応するｐｉｎ構造よりもかなり小さいバイアス電圧が必要となる。もし空間要素の水平方向寸法、空間要素間の距離および空間要素および基板のドーピング・レベルを正しく設計すれば、空間要素および基板は、非常に低い電圧によって、あるいは、ゼロのバイアス電圧によってさえ空乏化が可能となる。

注意すべきことは、保護の範囲の解釈において、完全な空乏化という表現は、技術分野の妥当な許容の範囲で理解されなければならないということである。空間要素の空乏化領域は、第２の伝導型の活性化された正味のドーパント原子の少なくとも５０％を含むべきであり、空間要素の可能な望ましくない中性領域は、第２の伝導型の活性化された正味のドーパント原子の５０％より少ないものを含むべきである。この問題は、後により詳しく説明する。

図１０は、第１の伝導型の半導体基板中に加工されたキャビティを示す。キャビティ１０１０の壁は、非常に不完全な加工のせいで真っ直ぐでない。空間要素１０１１は、キャビティを第２の伝導型の半導体材料で埋めることによって形成される。次に、この構造に対して、第２の伝導型のコンタクト・ドーピング１０３１と第１の伝導型の裏面層１００１とが追加される。動作時には、空間要素を空乏化するために、コンタクト・ドーピング１０３１と裏面層１００１との間に適切な逆バイアスが印加される。しかし、不完全な加工のせいで、空間要素の最も厚い部分で空間要素中に中性部分１０５１が存在する。空間が最も薄い場所では、空間が完全に空乏化される。

このことは、ライン１００７上の電子ポテンシャル関数を示す図１１Ａから明らかである。図１１Ａ、１１Ｂおよび１１Ｃでは、第１の伝導型がｐ型で、第２の伝導型がｎ型であるとしている。ｎ＋領域は、コンタクト・ドーピング１０３１に対応し、ｎ領域は、空間要素１０１１に対応し、ｐ領域は、基板に対応し、ｐ＋領域は、裏面層１００１に対応する。高濃度にドープされたコンタクト・ドーピング１０３１および裏面層１００１は、内部が中性であるため、それらの場所で電子ポテンシャル関数は、真っ直ぐな水平ラインとなる。空間要素内部での電子ポテンシャル関数の真っ直ぐな水平部分は、空間要素の厚い中性部分に対応する。空間要素の完全に空乏化した薄い領域では、電子ポテンシャルの勾配が生ずる。

図１１Ｂには、空間要素の壁が真っ直ぐであるか、あるいは、わずかなずれに留まっている状況が示されている。空間要素は、ここですべての場所で完全に空乏化されており、空間要素全体を通してポテンシャルの勾配が存在する。図１１Ｃは、空間要素の代わりに３Ｄ電極を使用した状況を表している。３Ｄ電極は、内部が完全に中性である。すなわち、３Ｄ電極内部に、電界が全く存在しない。図１１Ａと１１Ｂの状況は、非常に類似している。空間要素内部に平均的に垂直方向のポテンシャル勾配が存在し、それらは、図１１Ａと１１Ｂでほとんど等しい。もし基板も完全に空乏化されれば、基板内部にも垂直方向の電子ポテンシャルの勾配が存在する。

図１１Ｃでは、状況が全く逆になる。基板が完全に空乏化された場合でも、基板内部にも３Ｄ電極内部にも垂直方向の電子ポテンシャルの勾配は、存在しない。コンタクト・ドーピングと裏面層との間の電圧が同じときは、３Ｄ電極と裏面層との間の電子ポテンシャルの勾配は、空間要素と裏面層との間の電子ポテンシャルの勾配よりもはるかに大きい。空間要素は、高濃度にドープされた裏面層１００１に接することができる（図４、５および７−９を参照）。しかし、３Ｄ電極は、高濃度にドープされた裏面層１００１に接したり、近づいたりすることがない。これは、電気的ブレーク・ダウンにつながる可能性があるためである。すなわち、裏面層と３Ｄ電極との間の電界が強すぎるようになる。３Ｄ電極の一部だけが空乏化される。典型的には、３Ｄ電極内部では、活性化された正味のドーパント原子の１％未満が空乏化される。３Ｄ電極では、先頭から末尾まで中性の経路も存在する。これは、適切にバイアスされた空間要素では、起こらないことである。

空間要素の壁が真っ直ぐであっても、空間要素を形成する第２の伝導型の半導体材料のドーピング密度に顕著な変動があれば、正しくバイアスされた空間要素内部にも中性領域が存在する。この場合、電子ポテンシャル分布は、図１１Ａに示されたものと似てくる。注意すべきことは、空間要素内部の中性領域は、好ましくないものであり、不完全な製造プロセスの産物であるということである。適正にバイアスされた空間要素内部の中性領域は、信号電荷が第１の伝導型の場合よりも第２の伝導型のものであるほうがデバイスの動作により大きく影響する。この理由から、前者の型よりも後者の伝導型を利用するほうがより有利である。

発明の構造の恩恵は、放射線検出デバイスのみに限定されない。構造の空乏化電圧が低いことは、電子デバイスの電力消費を削減する。このことは、携帯型デバイスで重要である。他方で、容量を低減し、引いては電子機器の動作速度を向上させるために、大きな空乏化領域を実現することが可能となる。このことは、例えば、ＲＦ電子機器で重要である。発明の構造における低い最大電界値は、ブレーク・ダウン特性の改善につながり、それに伴って電子機器の電圧処理能力の向上にもつながる。このことは、例えばパワー・エレクトロニクスで重要である。

基板の半導体材料および付随する金属コンタクトの仕事関数に依存して、金属と基板との間に、基板と同じ伝導型の高濃度にドープされたコンタクト領域が必要である。しかし、半導体材料および付随するコンタクト金属の仕事関数が適切であれば、それらの高濃度にドープされたコンタクト領域は、不要となる。ドープ領域４０１および７３１は、例えば、適当な金属コンタクトで置き換えられる。金属コンタクトは、ドープ領域６３１および７０１にも適用されて、基板の半導体材料との間でダイオード構造を形成する。ダイオードを構成するドープ領域は、半導体材料に対して適切な仕事関数を有する金属コンタクトを含むショットキー・ダイオードで置き換えられる。ドープ領域４０１、７３１および６３１、７０１に対する上述の金属（あるいは、一般的には導体）コンタクトは、図４、６、７、８および９に示されていないが、それらの用途は、当業者に既知である。

当業者にとってこれも明らかであるが、本発明の範囲から外れることなく、空間要素の設計は、複数の要求に適合させることができる。例えば、水平方向断面は、円形以外の何らかの他の形状、例えば、楕円形や角の丸まった矩形に形成することができる。信号電荷が空乏化した基板で収集される場合（図７および８）には、空乏化した細長い空間要素の水平方向断面は、長く薄い矩形の形、あるいは、図３に示された多数の点のような構造の代わりに網目のような形を取ることができる。これは、図９に示されたダイオード構造にも当て嵌まる。第１の表面１０１における第２の水平方向寸法のサイズは、第１の表面１０１における空間要素の最小の水平方向寸法に対応する寸法Ｄ３と同程度であるか、あるいは、それは、半導体チップのサイズと同程度である。空間要素の突出の深さは、基板の深さ全体のわたり、実施に伴って変えることができる。図１又は２に示されたように、隣接するコラムは同一であるか、あるいは、それらの設計長、距離、ドーパント濃度および形状は、実施に伴って変えることができる。空間要素の突出の前面に対する角度は、図１、２、４および６−９の実施の形態に示された垂直角度から違えることができる。１つのピクセルに対して、１つの代わりにいくつかの空間要素を採用することができる。空間要素は、デバイスの前面に任意の望ましい形状で配置される。例えば、図１および２に示された六角形の形状の代わりに、正方形の形状を用いることができる。基板のドーパント濃度は、一様でよいが、あるいは、予め決められたやり方で変化させてもよい。第１の伝導型の空間要素は、構造の放射線損傷許容度を改善するために、構造のいずれの側にも付加することができる。そのような構造は、基板のタイプ反転に耐性がある。発明の構造の重要な設計上の基準は、構造内部の電界がブレーク・ダウン電界よりも低くなければならないということである。

図４、６、７、８および９の放射線検出デバイスは、ここに示した請求項および構成に対する保護の範囲を限定することなく本発明に従うデバイスを採用するためのいくつかの異なる方法を示している。実施の形態の複数の構造をいろいろな方法で組み合わせることができるし、これらの構造に対して異なるドープ領域および層を追加することができるし、これらの構造からドープ領域および層を取り除くことができるし、この明細書に示されていない非常に異なる付加的構造を利用することもできる。例えば、異なる構造には、隣接する半導体層間のヘテロ接合が含まれる。発明の構造に対して、垂直および水平のアンチ・ブルーミング（ａｎｔｉｂｌｏｏｍｉｎｇ）構造を追加することができる。基板コンタクトは、構造の前面にも設けることができる。例えばドープ領域を含む保護構造、半導体−絶縁体−導体構造およびショットキー・コンタクトを構造の前および裏側に追加することができる。反射防止被覆シンチレータ層および薄い金属層を構造に対して採用することができる。発明の構造は、電子雪崩モード又は非電子雪崩モードのいずれでも動作できる。構造の動作原理は、電荷の積分又は放射線に誘起された電圧又は電流のパルスの検出に基づく。発明の構造は、裏面又は前面照射構造とすることができ、例えばいくつかの可能性を挙げるだけでも、メモリ、読み出しおよびマイクロプロセッサ・チップを含むマルチ・チップ・アセンブリの一部とすることができる。異なるチップを、例えばフリップ・チップ技術で、あるいは、ワイヤ・ボンディングで接続することができる。

当業者には、明らかなように、技術の進歩とともに、発明の概念は、各種のやり方で実施することができる。発明および実施の形態は、上に述べた例に限定されず、特許請求の範囲内で多様に変形できる。

本発明に従う半導体デバイスの実施の形態を示す図。 半導体デバイスの別の構成を示す図。 図１および２の第１の表面１０１の上面図。 発明の構造を適用した、埋め込みチャネル型の電荷結合デバイスの実施の形態を示す図。 Ａ、ＢおよびＣは、図４の電荷結合デバイスの電子ポテンシャル・エネルギーの変化を示す図。 発明の構造を含むアクティブ・ピクセル・センサの実施の形態を示す図。 発明の構造を含むアクティブ・ピクセル・センサの別の実施の形態を示す図。 発明の構造を適用した、埋め込みチャネル型の電荷結合デバイスの別の実施の形態を示す図。 発明の構造を適用した、更に別のアクティブ・ピクセル・センサの実施の形態を示す図。 第１の伝導型の半導体基板中に加工されたキャビティを示す図。 Ａ、ＢおよびＣは、図１０のライン１００７上の電子ポテンシャル関数を示す図。

Claims (12)

1. 半導体デバイスであって、
   第１の表面（１０１）と、第１の表面から確定した第１の距離（Ｄ１）だけ離れた第２の表面（１０２）とを有する、第１の伝導型の半導体材料の第１の領域（１００）を含み、
   第１の表面（１０１）から半導体材料の第１の領域（１００）中に第２の距離（Ｄ２）だけ突出した第２の伝導型の半導体材料の細長い空間要素（１１１、１１２、１１３）と、
   動作時に、空間要素（１１１、１１２、１１３）を第２の伝導型の多数キャリアから完全に空乏化するように調節されたバイアス電圧源（１４０）と、
   を含むことを特徴とする前記半導体デバイス。
2. 請求項１記載の半導体デバイスであって、第２の距離（Ｄ２）が半導体材料の第１の領域（１００）の第１の表面（１０１）における空間要素（３１１）の最小寸法（Ｄ３）よりも長いことを特徴とする前記半導体デバイス。
3. 請求項１および２のうちの任意の項記載の半導体デバイスであって、第２の距離（Ｄ２）が半導体材料の第１の領域（１００）の第１の表面（１０１）における空間要素（３１１）の最小寸法（Ｄ３）よりも少なくとも２倍長いことを特徴とする前記半導体デバイス。
4. 請求項１から３のうちの任意の項記載の半導体デバイスであって、第２の距離（Ｄ２）が第１の距離（Ｄ１）に等しいことを特徴とする前記半導体デバイス。
5. 請求項１から４のうちの任意の項記載の半導体デバイスであって、半導体デバイスの第１の表面に平行な断面領域（２０９）において、また第１の表面（１０１)と第２の距離（Ｄ２）との間で、第１の伝導型のドーパント原子の量が第２の伝導型のドーパント原子の量に本質的に等しいことを特徴とする前記半導体デバイス。
6. 請求項５記載の半導体デバイスであって、断面領域が半導体デバイスの１つのピクセル（３０３）に対応することを特徴とする前記半導体デバイス。
7. 請求項１から４のうちの任意の項記載の半導体デバイスであって、半導体デバイスの第１の表面に平行で、第１の表面（１０１）と第２の距離（Ｄ２）との間にある細長い空間要素の断面は、突出の深さとともに減少することを特徴とする前記半導体デバイス。
8. 請求項１から４および７のうちの任意の項記載の半導体デバイスであって、空間要素のドーパント濃度が突出の深さに対して減少することを特徴とする前記半導体デバイス。
9. 請求項１から４および７および８のうちの任意の項記載の半導体デバイスであって、半導体材料の第１の領域のドーパント濃度が第１の距離（Ｄ１）に沿って増加することを特徴とする前記半導体デバイス。
10. 先行する請求項の任意の項記載の半導体デバイスであって、空間要素の半導体材料のドーパント濃度が１０^１７ｃｍ^−３よりも低いことを特徴とする前記半導体デバイス。
11. 先行する請求項の任意の項記載の半導体デバイスであって、細長い空間要素が第１の伝導型の半導体材料の第１の領域（１００）中に第１の表面（１０１）に対して垂直に突出することを特徴とする前記半導体デバイス。
12. 先行する請求項の任意の項記載の半導体デバイスであって、第２の距離（Ｄ２）が少なくとも５μｍであることを特徴とする前記半導体デバイス。
    

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