JP2004521480A - トレンチショットキー整流器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 description 14
- 239000012535 impurity Substances 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 10
- 230000008569 process Effects 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
- H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
ショットキー整流器を提供する。ショットキー整流器は、（ａ）互いに反対面となる第１及び第２の面と、第１の面に隣接する第１の伝導性タイプを有するカソード領域と、第２の面に隣接し、カソード領域よりドープ濃度が低い第１の伝導性タイプを有するドリフト領域とを有する半導体領域と、（ｂ）第２の面から半導体領域内に延び、半導体領域内に１以上のメサを画定する１以上のトレンチと、（ｃ）トレンチの下部に設けられ、半導体領域に隣接する絶縁領域と、（ｄ）（１）第２の面において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（２）トレンチの上部において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（３）トレンチの下部において、絶縁領域に隣接するアノード電極とを備える。
Description
【０００１】
【発明の属する技術分野】
本発明は整流器に関し、特にショットキーバリア整流素子及びこのショットキーバリア整流素子の製造方法に関する。
【０００２】
【従来の技術】
整流器は、順方向の電流に対しては比較的低い抵抗を示し、逆方向の電流に対しては高い抵抗を示す。ショットキーバリア整流器は、スイッチングモード電源及び例えばモータドライブ等の他の高速スイッチング電源の出力整流器として採用されている。これらの整流器は、順方向に大きな電流を流すことができ、逆方向には高い阻止電圧（ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ）を実現している。
【０００３】
参照により本願に援用されるメヘロートラ（Ｍｅｈｒｏｔｒａ）他に付与された米国特許第５３６５１０２号「ＭＯＳトレンチを有するショットキーバリア整流器（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｒｅｃｔｉｆｉｅｒ ｗｉｔｈ ＭＯＳ Ｔｒｅｎｃｈ）」には、理想的な境目のはっきりした面平行ｐｎ接合（ｐａｒａｌｌｅｌ−ｐｌａｎｅ Ｐ−Ｎ ｊｕｎｃｔｉｏｎ）によって実現される降伏電圧より高い降伏電圧を有するショットキーバリア整流器が開示されている。このような整流器の断面を図１に示す。図１に示すように、整流器１０は、第１の伝導性タイプ、通常ｎ型伝導性を有し、第１の面１２ａと、この第１の面１２ａの反対面である第２の面１２ｂとを備える半導体基板１２を備えている。半導体基板１２は、第１の面１２ａに隣接する不純物が比較的高密度にドープされたカソード領域１２ｃ（図では、ｎ＋として示す）を備える。カソード領域１２ｃから第２の面１２ｂには、第１の伝導性タイプ（ｎとして示す）を有するドリフト領域１２ｄが延びている。このように、カソード領域１２ｃの不純物濃度は、ドリフト領域１２ｄの不純物濃度より高い。ドリフト領域１２ｄには、対向する２つの側面１４ａ、１４ｂによって定義される断面幅「Ｗｍ」を有するメサ１４が形成されている。メサ１４の形状は、細片状であってもく、直方体状であってもよく、円筒状であってもく、他の類似する形状であってもよい。メサ１４が形成された側には、絶縁領域１６ａ、１６ｂ（ＳｉＯ２を材料とする）が設けられている。更に、整流器１０は、絶縁領域１６ａ、１６ｂ上に設けられたアノード電極１８を備える。アノード電極１８は、メサ１４と、第２の面１２ｂにおいてショットキー整流コンタクトを形成している。アノード電極１８とメサ１４の界面に形成されるショットキーバリアの高さは、使用されている電極金属及び半導体（例えば、Ｓｉ、Ｇｅ、ＧａＡｓ及びＳｉＣ）の種類に依存し、及びメサ１４の不純物濃度に依存する。更に、第１の面１２ａ側には、カソード領域１２ｃに隣接するカソード電極２０が配設されている。カソード電極２０は、オーミック接触でカソード領域１２ｃに接続されている。
【０００４】
【発明が解決しようとする課題】
米国特許第５６１２５６７号によれば、図１に示す整流器を用いることにより、ドリフト領域１２ｄのメサ形状の部分の多数キャリアと、絶縁領域１６ａ、１６ｂの反対側の金属アノード電極１８の部分との間の電荷結合により、好ましい効果が得られる。詳しくは、金属−半導体コンタクト（ショットキーコンタクト）の中央の電界の強度が理想的な面平行整流器（ｐｌａｎｅ−ｐａｒａｌｌｅｌ ｒｅｃｔｉｆｉｅｒ）に比べて著しく低減される。ショットキーコンタクトの中央の電界の強度が低減されると、ショットキーバリアの高さが低くなり、逆バイアス時の漏れ電流が著しく減少する。逆バイアス時の漏れ電流は、逆バイアス（阻止）モード動作において整流器を流れる電流である。更に、電界プロファイルのピークは、金属−半導体コンタクトからドリフト領域１２ｄに移動する。このように、電界のピークがショットキーコンタクトから移動することにより、メサ１４は、より高い電圧をサポートでき、すなわち、理想的な平行板整流器よりも高い降伏電圧（逆方向阻止電圧）を実現できる。
【０００５】
省電力及びエネルギ効率向上の要求に伴い、近年の電源の電圧は徐々に低下する傾向にあり、したがって、電力整流器における順方向時の電圧降下を低減することは有益である。また、省電力の必要性から、逆バイアス時の漏れ電流を最小化することも有益である。すなわち、電力消費量を最小化するためには、順方向バイアス時の電圧降下と、逆方向バイアス時の漏れ電流の両方を最小化する必要がある。
【０００６】
ここで、米国特許第５３６５１０２号のトレンチショットキー整流器は、高い逆バイアス時降伏電圧（阻止電圧）及び少ない逆バイアス時漏れ電流を実現できるが、この設計では、整流器において望ましくない順方向バイアス時に大きな電圧降下が生じるため、エネルギ効率の観点からは望ましくない。
【０００７】
参照によりその開示全体が本願に援用される、バギラ（Ｂａｇｉｌａ）に付与された米国特許第５６１２５６７号「ショットキーバリア整流器及びその製造方法（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｒｅｃｔｉｆｉｅｒｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ ｔｈｅ Ｓａｍｅ）」では、米国特許第５３６５１０２号のトレンチショットキー整流器を改善し、順方向バイアス時の電圧降下を小さくし、逆バイアス時漏れ電流を少なくし、降伏電圧を高くした整流器が開示されている。詳しくは、この手法では、ドリフト領域のメサ形状の部分の不純物濃度を不均一にすることにより、順方向時の電圧降下を小さくするとともに、阻止電圧を高くし、逆バイアス時漏れ電流を少なくしている。ドリフト領域には、好ましくは、アノード領域とドリフト領域の間のショットキー整流接合から離れる方向において、不純物濃度が単調に増加するように、不純物が不均一にドープされる。この不均一なドープは、より高密度にドープされたカソード領域に対するドリフト領域のエピタキシャル成長の間、コンピュータにより制御されたｉｎ−ｓｉｔｕドーピングによって行われる。ドーピングプロファイル及び不純物濃度は、整流器に逆バイアスが印加され、降伏が発生したとき、ドリフト領域の電界プロファイルが実質的に均一及び／又は緩やかな傾斜を有し、ショットキー整流接合からカソード領域に向かう方向において、単調に減少するプロファイルとなるように選択される。
【０００８】
このような傾斜を有するドーピングプロファイルの実現のためには、複雑な工程が必要であり、したがって、製造コストが高くつく。そこで、容易に製造でき、順方向バイアス時の電圧降下を小さくし、逆方向バイアス時の漏れ電流を少なくし、降伏電圧を高くできるショットキーバリア整流器の実現が望まれている。
【０００９】
【課題を解決するための手段】
上述及びこの他の課題は、本発明により解決される。すなわち、本発明に係るショットキー整流器は、（ａ）互いに反対面となる第１及び第２の面と、第１の面に隣接する第１の伝導性タイプを有するカソード領域と、第２の面に隣接し、カソード領域よりドープ濃度が低い第１の伝導性タイプを有するドリフト領域とを有する半導体領域と、（ｂ）第２の面から半導体領域内に延び、半導体領域内に１以上のメサを画定する１以上のトレンチと、（ｃ）トレンチの下部に設けられ、半導体領域に隣接する絶縁領域と、（ｄ）（１）第２の面において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（２）トレンチの上部において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（３）トレンチの下部において、絶縁領域に隣接するアノード電極とを備える。
【００１０】
半導体領域は、好ましくはシリコンを材料とし、第１の伝導性タイプは、ｎ型伝導性であり、第１の面上にはカソード電極を設ける。
【００１１】
トレンチの下部は、好ましくは、トレンチの深さの約２５乃至４０％を占める。幾つかの具体例においては、トレンチは、カソード領域内まで延び、絶縁されたトレンチの下部は、カソード領域とドリフト領域の間に延びる。
【００１２】
絶縁領域は、好ましくは、酸化シリコンを材料とし、この酸化シリコンを堆積させて形成してもよく、熱成長により形成してもよい。
【００１３】
幾つかの具体例において、絶縁領域上にアノード電極の一部を構成するポリシリコン領域を設ける。
【００１４】
更に、本発明は、トレンチショットキー整流器の製造方法を提供する。本発明に係るトレンチショットキー整流器の製造方法は、（ａ）互いに反対面となる第１及び第２の面と、第１の面に隣接する第１の伝導性タイプを有するカソード領域と、第２の面に隣接し、カソード領域よりドープ濃度が低い第１の伝導性タイプを有するドリフト領域とを有する半導体領域を形成する工程と、（ｂ）第２の面から半導体領域内に延び、半導体領域内に１以上のメサを画定する１以上のトレンチを形成する工程と、（ｃ）トレンチの下部に設けられ、半導体領域に隣接する絶縁領域を形成する工程と、（ｄ）（１）第２の面において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（２）トレンチの上部において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（３）トレンチの下部において、絶縁領域に隣接するアノード電極を形成する工程とを有する。
【００１５】
半導体領域を形成する工程は、好ましくは、カソード領域に対応する半導体基板を準備する工程と、半導体基板上にドリフト領域に対応するエピタキシャル半導体層を成長させる工程とを有する。
【００１６】
また、トレンチを形成する工程は、好ましくは、半導体領域の第２の面上にパターンを有するマスク層を形成する工程と、マスク層を介してトレンチをエッチングする工程とを有する。
【００１７】
更に、絶縁層を形成する工程は、第２の面の上及びトレンチ内に酸化層を形成する工程と、酸化層の一部をエッチングする工程とを有していてもよい。幾つかの具体例においては、酸化層（熱成長により形成してもよい）上にフォトレジストパターンを形成し、フォトレジストパターンにより被覆されていない酸化層の一部をエッチングした後、フォトレジストを除去してもよい。他の具体例においては、酸化層（熱成長により形成してもよい）上にポリシリコン層を形成し、第２の面及びトレンチの上部に形成された酸化層の部分が露出するようにポリシリコン層をエッチングし、第２の面及びトレンチの上部に形成された酸化層の部分が除去されるように酸化層をエッチングしてもよい。
【００１８】
絶縁層を形成する工程は、酸化層を堆積させる工程を有していてもよい。例えば、第２の面及びトレンチ内にテトラエチルオルソシリケート層を堆積させてもよい。テトラエチルオルソシリケート層は、エッチングにより第２の面及びトレンチの上部から除去される。残りのテトラエチルオルソシリケート層は、高密度酸化シリコン層に変換される。
【００１９】
本発明により、順方向バイアスに時の電圧降下が低く、逆方向バイアス時の漏れ電流が少なく、降伏電圧が高い新たなショットキーバリア整流器を実現できる。
【００２０】
更に、本発明によれば、このようなショットキーバリア整流器を単純な、したがって経済的な製造技術で製造できる。
【００２１】
本発明の他の具体例及び利点は、以下の発明の実施の形態の説明、具体例及び添付の請求の範囲によって、当業者に明らかとなる。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施の形態を示す図面を参照して、本発明を詳細に説明する。なお、本発明は、以下に説明する具体例とは異なる形式でも実現でき、したがって、以下の具体例は、本発明を限定するものではない。
【００２３】
本発明に基づくショットキーバリア整流器を図２に示す。整流器１０は、第１の伝導性タイプ、通常ｎ型伝導性を有し、第１の面１２ａと、この第１の面１２ａの反対面である第２の面１２ｂとを備える半導体基板１２を備える。半導体基板１２は、好ましくは、第１の面１２ａに隣接する不純物が比較的高密度にドープされたカソード領域１２ｃ（図では、ｎ＋として示す）を備える。カソード領域１２ｃには、第１の伝導性タイプを有する不純物が約５×１０１９／ｃｍ３の濃度でドープされている。カソード領域１２ｃから第２の面１２ｂには、第１の伝導性タイプ（ｎとして示す）を有するドリフト領域１２ｄが延びている。例えば３０Ｖ素子の場合、ドリフト領域１２ｄには、第１の伝導性タイプを有する不純物を約３．３×１０１６／ｃｍ３の濃度でドープするとよい。ドリフト領域１２ｄとカソード領域１２ｃは、非整流ｎ＋／ｎ接合を形成する。
【００２４】
ドリフト領域１２ｄには、断面幅「Ｗｍ」を有するメサ１４が形成されている。メサ１４は、２つのトレンチによって画定されている。トレンチ内の、半導体／トレンチ界面の下部１４ｂにおける半導体基板１２の半導体領域に隣接する部分には、絶縁領域１６（この具体例では、熱成長酸化層）が形成されている。絶縁層１６の厚さは、通常、７００〜２０００Å程度とするとよい。幅Ｗｍは、通常、１ミクロン程度とするとよい。また、トレンチの深さｄは、通常、３ミクロン程度とするとよい。
【００２５】
メサ１４は、第３の次元（図示せず）に延び、メサ１４の形状は、細片状であってもく、直方体状であってもよく、円筒状であってもく、他の類似する形状であってもよい。当業者に理解されるように、メサ１４は、様々なトレンチ構成を用いて、半導体基板１２の半導体領域内に形成することができる。
【００２６】
例えば、メサ１４は、第３の次元に延びる複数対の隣接する線形トレンチ間に形成してもよい。あるいは、環状のトレンチによってメサ１４を形成してもよい。これらのいずれの場合も、トレンチの横方向の断面は、図２に示す通りとなる。アノード電極１８は、ドレイン領域であるドリフト領域１２ｄに隣接し、第２の面１２ｂと、半導体／トレンチ界面の上部１４ａに接触するように形成されている。アノード電極１８は、絶縁領域１６にも隣接している。アノード電極１８は、半導体のドレイン領域であるドリフト領域１２ｄと接する部分、すなわち上部１４ａと第２の面１２ｂとに沿って、ショットキーバリア整流接合を形成している。
【００２７】
更に、第１の面１２ａ側には、カソード領域１２ｃに隣接してカソード電極（図示せず）が配設されている。カソード電極は、好ましくは、オーミック接触でカソード領域１２ｃに接続されている。
【００２８】
このような整流器は、順方向バイアス時の電圧降下が小さく、逆バイアス時漏れ電流が少なく、降伏電圧が高い。この設計によると、第２の面１２ｂ上及び上部１４ａにコンタクト領域を拡張することにより、アノード電極１８とドリフト領域１２ｄとの間のショットキー整流コンタクトの表面積が増加し、順方向時の電圧降下を小さくすることができる。同時に、下部１４ｂに隣接する絶縁層１６により、アノード電極１８とメサ１４との間に電荷結合が生じ、これによりメサ構造内の電圧プロファイルが向上し、逆バイアス時降伏電圧が高くなり、漏れ電流が少なくなる。上部１４ａに関連するトレンチの深さｄ及び下部１４ｂに関連するトレンチの深さｄを最適化する技術は、当分野において周知である。通常、トレンチの深さを約３ミクロンとし、そのうちアノード電極１８とのコンタクト部分の深さを約２ミクロンとするとよい。
【００２９】
本発明の他の具体例を図３に示す。図３に示す具体例は、図２に示す具体例に類似しているが、ここでは、メサ１４間のトレンチ内において、絶縁層１６上にポリシリコン導電領域１９を設けている点が図２に示す具体例と異なる。
【００３０】
本発明の更なる他の具体例を図４及び図５に示す。これらの具体例は、図２及び図３に示す具体例に類似しているが、これらでは、トレンチがドリフト領域１２ｄを貫通し、カソード領域１２ｃに達している点が図２及び図３に示す具体例と異なる。
【００３１】
更に他の具体例を図６及び図７に示す。これらの具体例は、それぞれ図２及び図４に示す具体例に類似しているが、これらの具体例においては、絶縁領域１６は、熱成長により形成された層ではなく、堆積酸化層として形成されている点が図２及び図４に示す具体例と異なる。
【００３２】
本発明の更なる他の具体例を図８及び図９に示す。図８に示す具体例では、チタン層１８ａと、チタン−タングステン層１８ｂと、タングステン層１８ｃとを備える多層アノード電極を用いることにより、アノード電極１８とドリフト領域１２ｄ間のコンタクトのショットキー整流特性を向上させている。この具体例では、チタン−タングステン層１８ｂは、５０％のチタンと、５０％のタングステンの合金として形成されている。更に、図９に示すように、素子内にｎ＋領域１２ｅを形成することにより、順方向バイアス時の電圧降下を更に低減することができる。この具体例では、ｎ＋領域１２ｅの不純物濃度は、１×１０１９ｃｍ３としている。図１０Ａ〜図１０Ｄは、図２に示すトレンチショットキー整流器１０の製造工程を示している。
【００３３】
これらの図面に示すように、従来のｎ＋ドープ基板（カソード領域１２ｃに対応する）上には、ｎ−ドープエピタキシャル層（ドリフト領域１２ｄに対応する）を成長させる。エピタキシャル層１２ｄの厚さは、例えば約７ミクロンとする。次に、フォトレジストマスキングプロセスによりマスク層（図示せず）を形成し、トレンチ２１の位置を画定する。次に、マスク層の開口部を介して、反応性イオンエッチングによって、トレンチ２１を通常３ミクロンの深さにドライエッチングする。次に、マスク層を取り除き、熱酸化により、構造体表面全体に酸化層１６を形成する。熱酸化層１６の厚みは、通常７００〜２０００Åとする。次に、表面をフォトレジストで覆い、更に反応性イオンエッチングによりこのフォトレジストを部分的に剥離し、図１０Ａに示すように、トレンチ２１の下部において、酸化層１６の一部のみを覆うフォトレジストの一部２３を残す。
【００３４】
次に、酸化層１６を例えばウェットエッチングによりエッチングし、図１０Ｂに示すような酸化領域１６を形成する。これにより、上部１４ａの表面１２ｂは露出し、下部１４ｂは、酸化領域１６に覆われたままとなる。
【００３５】
次に、例えば反応性イオンエッチングにより、フォトレジスト２３を完全に取り除くことにより、図１０Ｃに示すような構造が形成される。
【００３６】
そして、アノード電極１８を設けることにより、図１０Ｄに示す構造が完成する。アノード電極１８は、例えば（ａ）Ｔｉ：Ｗ層を設け、次に（ｂ）Ｐｔ：Ｓｉ層を設け、次に（ｃ）Ａｌ層を設けることにより形成してもよい。他の具体例として、（ａ）Ｔｉ：Ｎ層を設け、次に（ｂ）Ｐｔ：Ｓｉ層を設け、次に（ｃ）Ａｌ層を設けることによりアノード電極１８を形成してもよい。
【００３７】
更に、図８に示すような（上述の説明参照）構造のアノード電極１８を形成してもよい。この場合、アノード電極１８は、（ａ）Ｔｉ層を設け、次に（ｂ）Ｔｉ：Ｗ層を設け、次に（ｃ）Ｗ層を設けることにより形成される。
【００３８】
図９に示すような構造を形成する場合、上述の工程は、エピタキシャル層１２ｄを成長させた直後ではなく、エピタキシャル層１２ｄの上部に例えばイオン注入及び拡散プロセスによってｎ＋層１２ｅを形成した後に行われる。
【００３９】
図１１Ａ〜図１１Ｄは、図３に示すトレンチショットキー整流器の製造工程を示している。図１１Ａに示す構造は、酸化層１６を熱成長させるまでは、図１０Ａを用いて説明した工程と同様の工程により形成される。ここで、例えば化学蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤという。）等の周知の手法により、この構造をポリシリコン層１９、すなわち多結晶シリコンで覆う（ポリシリコン層１９は、トレンチにも埋め込まれる）。ポリシリコン層１９には、通常、その抵抗を低くするために、ｎ型不純物が低濃度にドープされている。ｎ−型のドープは、例えば、塩化燐を用いたＣＶＤ、若しくはヒ素又は燐の注入により行うことができる。
【００４０】
次に、例えば反応性イオンエッチング等により、ポリシリコン層１９を等方性エッチングし、第２の面１２ｂ及び上部１４ａ上の酸化層１６を部分的に露出させる。このとき、下部１４ｂ上の酸化層１６は、ポリシリコン層１９に覆われたままである。
【００４１】
次に、例えばウェットエッチングにより、露出された酸化層１６の部分を優先的にエッチングし、ポリシリコン層１９によって保護された酸化層１６の部分、この具体例では、図１１Ｃに示すように、下部１４ｂに隣接する酸化層１６の部分のみを残す。そして、上述と同様の工程でアノード電極１８を形成し、図１１Ｄに示す構造が完成する。
【００４２】
図１２Ａ〜図１２Ｃは、本発明の更なる具体例を示している。図１２Ａに示す構造は、トレンチ形成までは、図１０Ａを用いて説明した工程と同様の工程で形成される。ここで、この具体例では、図１２Ａに示すように、例えば、６５０〜８００℃の温度における減圧ＣＶＤ（ＬＰＣＶＤ）により、テトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ又はＳｉ（ＯＣ２Ｈ５）４）層２５を堆積させる。例えば平行電極（プレーナ）式ドライエッチャを用いて等方性ドライエッチングによるエッチバックにより、図１２Ｂに示す構造が形成される。これにより、ＴＥＯＳ層２５が下部１４ｂを覆ったまま残り、上部１４ａが露出される。続いてＴＥＯＳ層２５を高密度化し、高密度シリコン酸化層１６を形成する。そして、上述と同様の手法でアノード電極１８を形成することにより、図１２Ｃに示す構造が完成する。
【００４３】
以上のように、本発明は、トレンチショットキー整流器とその製造方法を提供する。この整流器において、アノード領域は、半導体／トレンチ界面の上部に隣接する半導体ドレイン領域においてショットキー整流コンタクトを形成するとともに、半導体／トレンチ界面底の下部では、絶縁領域によりドレイン領域から隔離されている。この整流器では、順方向バイアス時の電圧降下を小さくし、逆方向バイアス時の漏れ電流を少なくし、降伏電圧を高くすることができる。
【００４４】
以上、本発明を幾つかの具体例により説明したが、上述の具体例を更に様々に変更できることは、当業者にとって明らかである。これらの変更は、本発明の開示の範囲内にあり、本発明は、添付の請求の範囲によってのみ定義される。
【図面の簡単な説明】
【図１】
従来のトレンチＭＯＳバリアを用いたショットキー整流器の断面図である。
【図２】
本発明を適用したトレンチショットキー整流器の断面図である。
【図３】
本発明を適用したトレンチショットキー整流器の断面図である。
【図４】
本発明を適用したトレンチショットキー整流器の断面図である。
【図５】
本発明を適用したトレンチショットキー整流器の断面図である。
【図６】
本発明を適用したトレンチショットキー整流器の断面図である。
【図７】
本発明を適用したトレンチショットキー整流器の断面図である。
【図８】
本発明を適用したトレンチショットキー整流器の断面図である。
【図９】
本発明を適用したトレンチショットキー整流器の断面図である。
【図１０Ａ】
図２に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１０Ｂ】
図２に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１０Ｃ】
図２に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１０Ｄ】
図２に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１１Ａ】
図３に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１１Ｂ】
図３に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１１Ｃ】
図３に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１１Ｄ】
図３に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１２Ａ】
図６に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１２Ｂ】
図６に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１２Ｃ】
図６に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【発明の属する技術分野】
本発明は整流器に関し、特にショットキーバリア整流素子及びこのショットキーバリア整流素子の製造方法に関する。
【０００２】
【従来の技術】
整流器は、順方向の電流に対しては比較的低い抵抗を示し、逆方向の電流に対しては高い抵抗を示す。ショットキーバリア整流器は、スイッチングモード電源及び例えばモータドライブ等の他の高速スイッチング電源の出力整流器として採用されている。これらの整流器は、順方向に大きな電流を流すことができ、逆方向には高い阻止電圧（ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ）を実現している。
【０００３】
参照により本願に援用されるメヘロートラ（Ｍｅｈｒｏｔｒａ）他に付与された米国特許第５３６５１０２号「ＭＯＳトレンチを有するショットキーバリア整流器（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｒｅｃｔｉｆｉｅｒ ｗｉｔｈ ＭＯＳ Ｔｒｅｎｃｈ）」には、理想的な境目のはっきりした面平行ｐｎ接合（ｐａｒａｌｌｅｌ−ｐｌａｎｅ Ｐ−Ｎ ｊｕｎｃｔｉｏｎ）によって実現される降伏電圧より高い降伏電圧を有するショットキーバリア整流器が開示されている。このような整流器の断面を図１に示す。図１に示すように、整流器１０は、第１の伝導性タイプ、通常ｎ型伝導性を有し、第１の面１２ａと、この第１の面１２ａの反対面である第２の面１２ｂとを備える半導体基板１２を備えている。半導体基板１２は、第１の面１２ａに隣接する不純物が比較的高密度にドープされたカソード領域１２ｃ（図では、ｎ＋として示す）を備える。カソード領域１２ｃから第２の面１２ｂには、第１の伝導性タイプ（ｎとして示す）を有するドリフト領域１２ｄが延びている。このように、カソード領域１２ｃの不純物濃度は、ドリフト領域１２ｄの不純物濃度より高い。ドリフト領域１２ｄには、対向する２つの側面１４ａ、１４ｂによって定義される断面幅「Ｗｍ」を有するメサ１４が形成されている。メサ１４の形状は、細片状であってもく、直方体状であってもよく、円筒状であってもく、他の類似する形状であってもよい。メサ１４が形成された側には、絶縁領域１６ａ、１６ｂ（ＳｉＯ２を材料とする）が設けられている。更に、整流器１０は、絶縁領域１６ａ、１６ｂ上に設けられたアノード電極１８を備える。アノード電極１８は、メサ１４と、第２の面１２ｂにおいてショットキー整流コンタクトを形成している。アノード電極１８とメサ１４の界面に形成されるショットキーバリアの高さは、使用されている電極金属及び半導体（例えば、Ｓｉ、Ｇｅ、ＧａＡｓ及びＳｉＣ）の種類に依存し、及びメサ１４の不純物濃度に依存する。更に、第１の面１２ａ側には、カソード領域１２ｃに隣接するカソード電極２０が配設されている。カソード電極２０は、オーミック接触でカソード領域１２ｃに接続されている。
【０００４】
【発明が解決しようとする課題】
米国特許第５６１２５６７号によれば、図１に示す整流器を用いることにより、ドリフト領域１２ｄのメサ形状の部分の多数キャリアと、絶縁領域１６ａ、１６ｂの反対側の金属アノード電極１８の部分との間の電荷結合により、好ましい効果が得られる。詳しくは、金属−半導体コンタクト（ショットキーコンタクト）の中央の電界の強度が理想的な面平行整流器（ｐｌａｎｅ−ｐａｒａｌｌｅｌ ｒｅｃｔｉｆｉｅｒ）に比べて著しく低減される。ショットキーコンタクトの中央の電界の強度が低減されると、ショットキーバリアの高さが低くなり、逆バイアス時の漏れ電流が著しく減少する。逆バイアス時の漏れ電流は、逆バイアス（阻止）モード動作において整流器を流れる電流である。更に、電界プロファイルのピークは、金属−半導体コンタクトからドリフト領域１２ｄに移動する。このように、電界のピークがショットキーコンタクトから移動することにより、メサ１４は、より高い電圧をサポートでき、すなわち、理想的な平行板整流器よりも高い降伏電圧（逆方向阻止電圧）を実現できる。
【０００５】
省電力及びエネルギ効率向上の要求に伴い、近年の電源の電圧は徐々に低下する傾向にあり、したがって、電力整流器における順方向時の電圧降下を低減することは有益である。また、省電力の必要性から、逆バイアス時の漏れ電流を最小化することも有益である。すなわち、電力消費量を最小化するためには、順方向バイアス時の電圧降下と、逆方向バイアス時の漏れ電流の両方を最小化する必要がある。
【０００６】
ここで、米国特許第５３６５１０２号のトレンチショットキー整流器は、高い逆バイアス時降伏電圧（阻止電圧）及び少ない逆バイアス時漏れ電流を実現できるが、この設計では、整流器において望ましくない順方向バイアス時に大きな電圧降下が生じるため、エネルギ効率の観点からは望ましくない。
【０００７】
参照によりその開示全体が本願に援用される、バギラ（Ｂａｇｉｌａ）に付与された米国特許第５６１２５６７号「ショットキーバリア整流器及びその製造方法（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｒｅｃｔｉｆｉｅｒｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ ｔｈｅ Ｓａｍｅ）」では、米国特許第５３６５１０２号のトレンチショットキー整流器を改善し、順方向バイアス時の電圧降下を小さくし、逆バイアス時漏れ電流を少なくし、降伏電圧を高くした整流器が開示されている。詳しくは、この手法では、ドリフト領域のメサ形状の部分の不純物濃度を不均一にすることにより、順方向時の電圧降下を小さくするとともに、阻止電圧を高くし、逆バイアス時漏れ電流を少なくしている。ドリフト領域には、好ましくは、アノード領域とドリフト領域の間のショットキー整流接合から離れる方向において、不純物濃度が単調に増加するように、不純物が不均一にドープされる。この不均一なドープは、より高密度にドープされたカソード領域に対するドリフト領域のエピタキシャル成長の間、コンピュータにより制御されたｉｎ−ｓｉｔｕドーピングによって行われる。ドーピングプロファイル及び不純物濃度は、整流器に逆バイアスが印加され、降伏が発生したとき、ドリフト領域の電界プロファイルが実質的に均一及び／又は緩やかな傾斜を有し、ショットキー整流接合からカソード領域に向かう方向において、単調に減少するプロファイルとなるように選択される。
【０００８】
このような傾斜を有するドーピングプロファイルの実現のためには、複雑な工程が必要であり、したがって、製造コストが高くつく。そこで、容易に製造でき、順方向バイアス時の電圧降下を小さくし、逆方向バイアス時の漏れ電流を少なくし、降伏電圧を高くできるショットキーバリア整流器の実現が望まれている。
【０００９】
【課題を解決するための手段】
上述及びこの他の課題は、本発明により解決される。すなわち、本発明に係るショットキー整流器は、（ａ）互いに反対面となる第１及び第２の面と、第１の面に隣接する第１の伝導性タイプを有するカソード領域と、第２の面に隣接し、カソード領域よりドープ濃度が低い第１の伝導性タイプを有するドリフト領域とを有する半導体領域と、（ｂ）第２の面から半導体領域内に延び、半導体領域内に１以上のメサを画定する１以上のトレンチと、（ｃ）トレンチの下部に設けられ、半導体領域に隣接する絶縁領域と、（ｄ）（１）第２の面において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（２）トレンチの上部において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（３）トレンチの下部において、絶縁領域に隣接するアノード電極とを備える。
【００１０】
半導体領域は、好ましくはシリコンを材料とし、第１の伝導性タイプは、ｎ型伝導性であり、第１の面上にはカソード電極を設ける。
【００１１】
トレンチの下部は、好ましくは、トレンチの深さの約２５乃至４０％を占める。幾つかの具体例においては、トレンチは、カソード領域内まで延び、絶縁されたトレンチの下部は、カソード領域とドリフト領域の間に延びる。
【００１２】
絶縁領域は、好ましくは、酸化シリコンを材料とし、この酸化シリコンを堆積させて形成してもよく、熱成長により形成してもよい。
【００１３】
幾つかの具体例において、絶縁領域上にアノード電極の一部を構成するポリシリコン領域を設ける。
【００１４】
更に、本発明は、トレンチショットキー整流器の製造方法を提供する。本発明に係るトレンチショットキー整流器の製造方法は、（ａ）互いに反対面となる第１及び第２の面と、第１の面に隣接する第１の伝導性タイプを有するカソード領域と、第２の面に隣接し、カソード領域よりドープ濃度が低い第１の伝導性タイプを有するドリフト領域とを有する半導体領域を形成する工程と、（ｂ）第２の面から半導体領域内に延び、半導体領域内に１以上のメサを画定する１以上のトレンチを形成する工程と、（ｃ）トレンチの下部に設けられ、半導体領域に隣接する絶縁領域を形成する工程と、（ｄ）（１）第２の面において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（２）トレンチの上部において、半導体領域に隣接し、ショットキー整流コンタクトを形成し、（３）トレンチの下部において、絶縁領域に隣接するアノード電極を形成する工程とを有する。
【００１５】
半導体領域を形成する工程は、好ましくは、カソード領域に対応する半導体基板を準備する工程と、半導体基板上にドリフト領域に対応するエピタキシャル半導体層を成長させる工程とを有する。
【００１６】
また、トレンチを形成する工程は、好ましくは、半導体領域の第２の面上にパターンを有するマスク層を形成する工程と、マスク層を介してトレンチをエッチングする工程とを有する。
【００１７】
更に、絶縁層を形成する工程は、第２の面の上及びトレンチ内に酸化層を形成する工程と、酸化層の一部をエッチングする工程とを有していてもよい。幾つかの具体例においては、酸化層（熱成長により形成してもよい）上にフォトレジストパターンを形成し、フォトレジストパターンにより被覆されていない酸化層の一部をエッチングした後、フォトレジストを除去してもよい。他の具体例においては、酸化層（熱成長により形成してもよい）上にポリシリコン層を形成し、第２の面及びトレンチの上部に形成された酸化層の部分が露出するようにポリシリコン層をエッチングし、第２の面及びトレンチの上部に形成された酸化層の部分が除去されるように酸化層をエッチングしてもよい。
【００１８】
絶縁層を形成する工程は、酸化層を堆積させる工程を有していてもよい。例えば、第２の面及びトレンチ内にテトラエチルオルソシリケート層を堆積させてもよい。テトラエチルオルソシリケート層は、エッチングにより第２の面及びトレンチの上部から除去される。残りのテトラエチルオルソシリケート層は、高密度酸化シリコン層に変換される。
【００１９】
本発明により、順方向バイアスに時の電圧降下が低く、逆方向バイアス時の漏れ電流が少なく、降伏電圧が高い新たなショットキーバリア整流器を実現できる。
【００２０】
更に、本発明によれば、このようなショットキーバリア整流器を単純な、したがって経済的な製造技術で製造できる。
【００２１】
本発明の他の具体例及び利点は、以下の発明の実施の形態の説明、具体例及び添付の請求の範囲によって、当業者に明らかとなる。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施の形態を示す図面を参照して、本発明を詳細に説明する。なお、本発明は、以下に説明する具体例とは異なる形式でも実現でき、したがって、以下の具体例は、本発明を限定するものではない。
【００２３】
本発明に基づくショットキーバリア整流器を図２に示す。整流器１０は、第１の伝導性タイプ、通常ｎ型伝導性を有し、第１の面１２ａと、この第１の面１２ａの反対面である第２の面１２ｂとを備える半導体基板１２を備える。半導体基板１２は、好ましくは、第１の面１２ａに隣接する不純物が比較的高密度にドープされたカソード領域１２ｃ（図では、ｎ＋として示す）を備える。カソード領域１２ｃには、第１の伝導性タイプを有する不純物が約５×１０１９／ｃｍ３の濃度でドープされている。カソード領域１２ｃから第２の面１２ｂには、第１の伝導性タイプ（ｎとして示す）を有するドリフト領域１２ｄが延びている。例えば３０Ｖ素子の場合、ドリフト領域１２ｄには、第１の伝導性タイプを有する不純物を約３．３×１０１６／ｃｍ３の濃度でドープするとよい。ドリフト領域１２ｄとカソード領域１２ｃは、非整流ｎ＋／ｎ接合を形成する。
【００２４】
ドリフト領域１２ｄには、断面幅「Ｗｍ」を有するメサ１４が形成されている。メサ１４は、２つのトレンチによって画定されている。トレンチ内の、半導体／トレンチ界面の下部１４ｂにおける半導体基板１２の半導体領域に隣接する部分には、絶縁領域１６（この具体例では、熱成長酸化層）が形成されている。絶縁層１６の厚さは、通常、７００〜２０００Å程度とするとよい。幅Ｗｍは、通常、１ミクロン程度とするとよい。また、トレンチの深さｄは、通常、３ミクロン程度とするとよい。
【００２５】
メサ１４は、第３の次元（図示せず）に延び、メサ１４の形状は、細片状であってもく、直方体状であってもよく、円筒状であってもく、他の類似する形状であってもよい。当業者に理解されるように、メサ１４は、様々なトレンチ構成を用いて、半導体基板１２の半導体領域内に形成することができる。
【００２６】
例えば、メサ１４は、第３の次元に延びる複数対の隣接する線形トレンチ間に形成してもよい。あるいは、環状のトレンチによってメサ１４を形成してもよい。これらのいずれの場合も、トレンチの横方向の断面は、図２に示す通りとなる。アノード電極１８は、ドレイン領域であるドリフト領域１２ｄに隣接し、第２の面１２ｂと、半導体／トレンチ界面の上部１４ａに接触するように形成されている。アノード電極１８は、絶縁領域１６にも隣接している。アノード電極１８は、半導体のドレイン領域であるドリフト領域１２ｄと接する部分、すなわち上部１４ａと第２の面１２ｂとに沿って、ショットキーバリア整流接合を形成している。
【００２７】
更に、第１の面１２ａ側には、カソード領域１２ｃに隣接してカソード電極（図示せず）が配設されている。カソード電極は、好ましくは、オーミック接触でカソード領域１２ｃに接続されている。
【００２８】
このような整流器は、順方向バイアス時の電圧降下が小さく、逆バイアス時漏れ電流が少なく、降伏電圧が高い。この設計によると、第２の面１２ｂ上及び上部１４ａにコンタクト領域を拡張することにより、アノード電極１８とドリフト領域１２ｄとの間のショットキー整流コンタクトの表面積が増加し、順方向時の電圧降下を小さくすることができる。同時に、下部１４ｂに隣接する絶縁層１６により、アノード電極１８とメサ１４との間に電荷結合が生じ、これによりメサ構造内の電圧プロファイルが向上し、逆バイアス時降伏電圧が高くなり、漏れ電流が少なくなる。上部１４ａに関連するトレンチの深さｄ及び下部１４ｂに関連するトレンチの深さｄを最適化する技術は、当分野において周知である。通常、トレンチの深さを約３ミクロンとし、そのうちアノード電極１８とのコンタクト部分の深さを約２ミクロンとするとよい。
【００２９】
本発明の他の具体例を図３に示す。図３に示す具体例は、図２に示す具体例に類似しているが、ここでは、メサ１４間のトレンチ内において、絶縁層１６上にポリシリコン導電領域１９を設けている点が図２に示す具体例と異なる。
【００３０】
本発明の更なる他の具体例を図４及び図５に示す。これらの具体例は、図２及び図３に示す具体例に類似しているが、これらでは、トレンチがドリフト領域１２ｄを貫通し、カソード領域１２ｃに達している点が図２及び図３に示す具体例と異なる。
【００３１】
更に他の具体例を図６及び図７に示す。これらの具体例は、それぞれ図２及び図４に示す具体例に類似しているが、これらの具体例においては、絶縁領域１６は、熱成長により形成された層ではなく、堆積酸化層として形成されている点が図２及び図４に示す具体例と異なる。
【００３２】
本発明の更なる他の具体例を図８及び図９に示す。図８に示す具体例では、チタン層１８ａと、チタン−タングステン層１８ｂと、タングステン層１８ｃとを備える多層アノード電極を用いることにより、アノード電極１８とドリフト領域１２ｄ間のコンタクトのショットキー整流特性を向上させている。この具体例では、チタン−タングステン層１８ｂは、５０％のチタンと、５０％のタングステンの合金として形成されている。更に、図９に示すように、素子内にｎ＋領域１２ｅを形成することにより、順方向バイアス時の電圧降下を更に低減することができる。この具体例では、ｎ＋領域１２ｅの不純物濃度は、１×１０１９ｃｍ３としている。図１０Ａ〜図１０Ｄは、図２に示すトレンチショットキー整流器１０の製造工程を示している。
【００３３】
これらの図面に示すように、従来のｎ＋ドープ基板（カソード領域１２ｃに対応する）上には、ｎ−ドープエピタキシャル層（ドリフト領域１２ｄに対応する）を成長させる。エピタキシャル層１２ｄの厚さは、例えば約７ミクロンとする。次に、フォトレジストマスキングプロセスによりマスク層（図示せず）を形成し、トレンチ２１の位置を画定する。次に、マスク層の開口部を介して、反応性イオンエッチングによって、トレンチ２１を通常３ミクロンの深さにドライエッチングする。次に、マスク層を取り除き、熱酸化により、構造体表面全体に酸化層１６を形成する。熱酸化層１６の厚みは、通常７００〜２０００Åとする。次に、表面をフォトレジストで覆い、更に反応性イオンエッチングによりこのフォトレジストを部分的に剥離し、図１０Ａに示すように、トレンチ２１の下部において、酸化層１６の一部のみを覆うフォトレジストの一部２３を残す。
【００３４】
次に、酸化層１６を例えばウェットエッチングによりエッチングし、図１０Ｂに示すような酸化領域１６を形成する。これにより、上部１４ａの表面１２ｂは露出し、下部１４ｂは、酸化領域１６に覆われたままとなる。
【００３５】
次に、例えば反応性イオンエッチングにより、フォトレジスト２３を完全に取り除くことにより、図１０Ｃに示すような構造が形成される。
【００３６】
そして、アノード電極１８を設けることにより、図１０Ｄに示す構造が完成する。アノード電極１８は、例えば（ａ）Ｔｉ：Ｗ層を設け、次に（ｂ）Ｐｔ：Ｓｉ層を設け、次に（ｃ）Ａｌ層を設けることにより形成してもよい。他の具体例として、（ａ）Ｔｉ：Ｎ層を設け、次に（ｂ）Ｐｔ：Ｓｉ層を設け、次に（ｃ）Ａｌ層を設けることによりアノード電極１８を形成してもよい。
【００３７】
更に、図８に示すような（上述の説明参照）構造のアノード電極１８を形成してもよい。この場合、アノード電極１８は、（ａ）Ｔｉ層を設け、次に（ｂ）Ｔｉ：Ｗ層を設け、次に（ｃ）Ｗ層を設けることにより形成される。
【００３８】
図９に示すような構造を形成する場合、上述の工程は、エピタキシャル層１２ｄを成長させた直後ではなく、エピタキシャル層１２ｄの上部に例えばイオン注入及び拡散プロセスによってｎ＋層１２ｅを形成した後に行われる。
【００３９】
図１１Ａ〜図１１Ｄは、図３に示すトレンチショットキー整流器の製造工程を示している。図１１Ａに示す構造は、酸化層１６を熱成長させるまでは、図１０Ａを用いて説明した工程と同様の工程により形成される。ここで、例えば化学蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤという。）等の周知の手法により、この構造をポリシリコン層１９、すなわち多結晶シリコンで覆う（ポリシリコン層１９は、トレンチにも埋め込まれる）。ポリシリコン層１９には、通常、その抵抗を低くするために、ｎ型不純物が低濃度にドープされている。ｎ−型のドープは、例えば、塩化燐を用いたＣＶＤ、若しくはヒ素又は燐の注入により行うことができる。
【００４０】
次に、例えば反応性イオンエッチング等により、ポリシリコン層１９を等方性エッチングし、第２の面１２ｂ及び上部１４ａ上の酸化層１６を部分的に露出させる。このとき、下部１４ｂ上の酸化層１６は、ポリシリコン層１９に覆われたままである。
【００４１】
次に、例えばウェットエッチングにより、露出された酸化層１６の部分を優先的にエッチングし、ポリシリコン層１９によって保護された酸化層１６の部分、この具体例では、図１１Ｃに示すように、下部１４ｂに隣接する酸化層１６の部分のみを残す。そして、上述と同様の工程でアノード電極１８を形成し、図１１Ｄに示す構造が完成する。
【００４２】
図１２Ａ〜図１２Ｃは、本発明の更なる具体例を示している。図１２Ａに示す構造は、トレンチ形成までは、図１０Ａを用いて説明した工程と同様の工程で形成される。ここで、この具体例では、図１２Ａに示すように、例えば、６５０〜８００℃の温度における減圧ＣＶＤ（ＬＰＣＶＤ）により、テトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ又はＳｉ（ＯＣ２Ｈ５）４）層２５を堆積させる。例えば平行電極（プレーナ）式ドライエッチャを用いて等方性ドライエッチングによるエッチバックにより、図１２Ｂに示す構造が形成される。これにより、ＴＥＯＳ層２５が下部１４ｂを覆ったまま残り、上部１４ａが露出される。続いてＴＥＯＳ層２５を高密度化し、高密度シリコン酸化層１６を形成する。そして、上述と同様の手法でアノード電極１８を形成することにより、図１２Ｃに示す構造が完成する。
【００４３】
以上のように、本発明は、トレンチショットキー整流器とその製造方法を提供する。この整流器において、アノード領域は、半導体／トレンチ界面の上部に隣接する半導体ドレイン領域においてショットキー整流コンタクトを形成するとともに、半導体／トレンチ界面底の下部では、絶縁領域によりドレイン領域から隔離されている。この整流器では、順方向バイアス時の電圧降下を小さくし、逆方向バイアス時の漏れ電流を少なくし、降伏電圧を高くすることができる。
【００４４】
以上、本発明を幾つかの具体例により説明したが、上述の具体例を更に様々に変更できることは、当業者にとって明らかである。これらの変更は、本発明の開示の範囲内にあり、本発明は、添付の請求の範囲によってのみ定義される。
【図面の簡単な説明】
【図１】
従来のトレンチＭＯＳバリアを用いたショットキー整流器の断面図である。
【図２】
本発明を適用したトレンチショットキー整流器の断面図である。
【図３】
本発明を適用したトレンチショットキー整流器の断面図である。
【図４】
本発明を適用したトレンチショットキー整流器の断面図である。
【図５】
本発明を適用したトレンチショットキー整流器の断面図である。
【図６】
本発明を適用したトレンチショットキー整流器の断面図である。
【図７】
本発明を適用したトレンチショットキー整流器の断面図である。
【図８】
本発明を適用したトレンチショットキー整流器の断面図である。
【図９】
本発明を適用したトレンチショットキー整流器の断面図である。
【図１０Ａ】
図２に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１０Ｂ】
図２に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１０Ｃ】
図２に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１０Ｄ】
図２に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１１Ａ】
図３に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１１Ｂ】
図３に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１１Ｃ】
図３に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１１Ｄ】
図３に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１２Ａ】
図６に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１２Ｂ】
図６に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
【図１２Ｃ】
図６に示す本発明を適用したトレンチショットキー整流器の製造工程を説明する断面図である。
Claims (25)
- 互いに反対面となる第１及び第２の面と、上記第１の面に隣接する第１の伝導性タイプを有するカソード領域と、上記第２の面に隣接し、上記カソード領域よりドープ濃度が低い第１の伝導性タイプを有するドリフト領域とを有する半導体領域と、
上記第２の面から上記半導体領域内に延び、該半導体領域内に１以上のメサを画定する１以上のトレンチと、
上記トレンチの下部に設けられ、上記半導体領域に隣接する絶縁領域と、
（ａ）上記第２の面において、上記半導体領域に隣接し、ショットキー整流コンタクトを形成し、（ｂ）上記トレンチの上部において、上記半導体領域に隣接し、ショットキー整流コンタクトを形成し、（ｃ）上記トレンチの下部において、上記絶縁領域に隣接するアノード電極とを備えるショットキー整流器。 - 上記半導体領域は、シリコンを材料とすることを特徴とする請求項１記載のショットキー整流器。
- 上記第１の伝導性タイプは、ｎ型伝導性であることを特徴とする請求項１記載のショットキー整流器。
- 上記トレンチは、上記カソード領域内まで延びていることを特徴とする請求項１記載のショットキー整流器。
- 上記トレンチの下部は、上記カソード領域と上記ドリフト領域の間に延びていることを特徴とする請求項４記載のショットキー整流器。
- 上記絶縁領域は、酸化シリコンを材料とすることを特徴とする請求項１記載のショットキー整流器。
- 上記酸化シリコンは、堆積された酸化シリコンであることを特徴とする請求項６記載のショットキー整流器。
- 上記酸化シリコンは、上記半導体領域を熱成長させて形成されていることを特徴とする請求項６記載のショットキー整流器。
- 上記絶縁領域上に形成され、上記アノード電極の一部を構成するポリシリコン領域を備える請求項１記載のショットキー整流器。
- 互いに反対面となる第１及び第２の面と、上記第１の面に隣接する第１の伝導性タイプを有するカソード領域と、上記第２の面に隣接し、上記カソード領域よりドープ濃度が低い第１の伝導性タイプを有するドリフト領域とを有する半導体領域を形成する工程と、
上記第２の面から上記半導体領域内に延び、該半導体領域内に１以上のメサを画定する１以上のトレンチを形成する工程と、
上記トレンチの下部に設けられ、上記半導体領域に隣接する絶縁領域を形成する工程と、
（ａ）上記第２の面において、上記半導体領域に隣接し、ショットキー整流コンタクトを形成し、（ｂ）上記トレンチの上部において、上記半導体領域に隣接し、ショットキー整流コンタクトを形成し、（ｃ）上記トレンチの下部において、上記絶縁領域に隣接するアノード電極を形成する工程とを有するトレンチショットキー整流器の製造方法。 - 上記半導体領域の第１の面上にカソード電極を形成する工程を有する請求項１０記載のトレンチショットキー整流器の製造方法。
- 上記半導体領域を形成する工程は、上記カソード領域に対応する半導体基板を準備する工程と、上記半導体基板上に上記ドリフト領域に対応するエピタキシャル半導体層を成長させる工程とを有することを特徴とする請求項１０記載のトレンチショットキー整流器の製造方法。
- 上記トレンチを形成する工程は、上記半導体領域の第２の面上にパターンを有するマスク層を形成する工程と、該マスク層を介して上記トレンチをエッチングする工程とを有することを特徴とする請求項１０記載のトレンチショットキー整流器の製造方法。
- 上記トレンチは、上記カソード領域まで延びるように形成されることを特徴とする請求項１０記載のトレンチショットキー整流器の製造方法。
- 上記絶縁層は、上記カソード領域から上記ドリフト領域に延びるように形成されることを特徴とする請求項１４記載のトレンチショットキー整流器の製造方法。
- 上記絶縁層を形成する工程は、上記第２の面の上及び上記トレンチ内に酸化層を形成する工程と、該酸化層の一部をエッチングする工程とを有することを特徴とする請求項１０記載のトレンチショットキー整流器の製造方法。
- 上記酸化層上にフォトレジストパターンを形成する工程と、該フォトレジストパターンにより被覆されていない酸化層の一部をエッチングする工程と、該フォトレジストを除去する工程とを有する請求項１６記載のトレンチショットキー整流器の製造方法。
- 上記酸化層は、熱成長により形成されることを特徴とする請求項１７記載のトレンチショットキー整流器の製造方法。
- 上記酸化層上にポリシリコン層を形成する工程と、上記第２の面及び上記トレンチの上部に形成された上記酸化層の部分が露出するように該ポリシリコン層をエッチングする工程と、上記第２の面及び上記トレンチの上部に形成された上記酸化層の部分が除去されるように該酸化層をエッチングする工程とを有する請求項１６記載のトレンチショットキー整流器の製造方法。
- 上記酸化層は、熱成長により形成されることを特徴とする請求項１９記載のトレンチショットキー整流器の製造方法。
- 上記絶縁層を形成する工程は、酸化層を堆積させる工程を有することを特徴とする請求項１０記載のトレンチショットキー整流器の製造方法。
- 上記第２の面及び上記トレンチ内にテトラエチルオルソシリケート層を堆積させる工程と、エッチングにより上記第２の面及び上記トレンチの上部から上記テトラエチルオルソシリケート層を取り除く工程と、上記テトラエチルオルソシリケート層を高密度酸化シリコン層に変換する工程とを有する請求項２１記載のトレンチショットキー整流器の製造方法。
- 上記トレンチの下部は、該トレンチの深さの約２５乃至４０％を占めることを特徴とする請求項１記載のショットキー整流器。
- 上記第１の面上に形成されたカソード電極を備える請求項１記載のショットキー整流器。
- 上記トレンチの下部は、該トレンチの深さの約２５乃至４０％を占めることを特徴とする請求項１０記載のトレンチショットキー整流器の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/653,084 | 2000-08-31 | ||
| US09/653,084 US6707127B1 (en) | 2000-08-31 | 2000-08-31 | Trench schottky rectifier |
| PCT/US2001/026954 WO2002019433A2 (en) | 2000-08-31 | 2001-08-29 | Trench schottky rectifier |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004521480A true JP2004521480A (ja) | 2004-07-15 |
| JP2004521480A5 JP2004521480A5 (ja) | 2005-12-22 |
| JP4855636B2 JP4855636B2 (ja) | 2012-01-18 |
Family
ID=24619436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002524229A Expired - Lifetime JP4855636B2 (ja) | 2000-08-31 | 2001-08-29 | トレンチショットキー整流器 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US6707127B1 (ja) |
| EP (1) | EP1314207B1 (ja) |
| JP (1) | JP4855636B2 (ja) |
| KR (1) | KR100765924B1 (ja) |
| CN (1) | CN1286187C (ja) |
| AU (1) | AU2001286905A1 (ja) |
| DE (1) | DE60118217T2 (ja) |
| TW (1) | TW523933B (ja) |
| WO (1) | WO2002019433A2 (ja) |
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- 2000-08-31 US US09/653,084 patent/US6707127B1/en not_active Expired - Lifetime
-
2001
- 2001-08-29 AU AU2001286905A patent/AU2001286905A1/en not_active Abandoned
- 2001-08-29 KR KR1020037002858A patent/KR100765924B1/ko active IP Right Grant
- 2001-08-29 EP EP01966385A patent/EP1314207B1/en not_active Expired - Lifetime
- 2001-08-29 DE DE60118217T patent/DE60118217T2/de not_active Expired - Lifetime
- 2001-08-29 JP JP2002524229A patent/JP4855636B2/ja not_active Expired - Lifetime
- 2001-08-29 CN CNB018150403A patent/CN1286187C/zh not_active Expired - Lifetime
- 2001-08-29 WO PCT/US2001/026954 patent/WO2002019433A2/en active IP Right Grant
- 2001-08-31 TW TW090121685A patent/TW523933B/zh not_active IP Right Cessation
-
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- 2002-01-10 US US10/043,633 patent/US6518152B2/en not_active Expired - Fee Related
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| JP7284721B2 (ja) | 2020-01-30 | 2023-05-31 | 株式会社豊田中央研究所 | ダイオード |
| WO2023095395A1 (ja) * | 2021-11-29 | 2023-06-01 | Tdk株式会社 | ショットキーバリアダイオード |
Also Published As
| Publication number | Publication date |
|---|---|
| TW523933B (en) | 2003-03-11 |
| DE60118217T2 (de) | 2006-12-28 |
| JP4855636B2 (ja) | 2012-01-18 |
| US6707127B1 (en) | 2004-03-16 |
| KR20030038718A (ko) | 2003-05-16 |
| US6518152B2 (en) | 2003-02-11 |
| US20020066926A1 (en) | 2002-06-06 |
| EP1314207B1 (en) | 2006-03-22 |
| KR100765924B1 (ko) | 2007-10-11 |
| AU2001286905A1 (en) | 2002-03-13 |
| EP1314207A2 (en) | 2003-05-28 |
| WO2002019433A3 (en) | 2002-12-05 |
| CN1286187C (zh) | 2006-11-22 |
| CN1498425A (zh) | 2004-05-19 |
| DE60118217D1 (de) | 2006-05-11 |
| WO2002019433A2 (en) | 2002-03-07 |
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| A131 | Notification of reasons for refusal |
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|
| A602 | Written permission of extension of time |
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|
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| A602 | Written permission of extension of time |
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|
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| A02 | Decision of refusal |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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