KR20170054231A - 스크린 산화물 층을 사용하여 트렌치 게이트를 갖는 반도체 디바이스를 제조하는 방법 - Google Patents

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Abstract

스크린 산화물 층(410)은 반도체 층(100a)의 주면(101a) 상에 형성되고 패시베이션 층(420)은 스크린 산화물 층(410) 상에 형성된다. 게이트 트렌치(150a)는 패시베이션 층(420)을 포함하는 트렌치 마스크(400) 내의 마스크 개구(405)에 의해 노출된 반도체 층(100a)의 일부분 내에 형성된다. 게이트 유전체(151)는 적어도 게이트 트렌치(150a)의 측벽을 따라 형성된다. 패시베이션 층(420)을 제거한 후에, 도펀트가 스크린 산화물 층(410)을 통해 주입되어 반도체 층(100a) 내에 바디 존(115) 및 소스 구역(110) 중 적어도 하나를 형성한다.

Description

스크린 산화물 층을 사용하여 트렌치 게이트를 갖는 반도체 디바이스를 제조하는 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE WITH TRENCH GATE BY USING A SCREEN OXIDE LAYER}
전력 반도체 디바이스, 예를 들어, 절연 게이트 전계 효과 트랜지스터(insulated gate field effect transistors : IGFET)에서, 부하 전류는 통상적으로 반도체 다이의 대향 측면에서 형성된 2개의 부하 전극들 사이에서 수직 방향으로 흐른다. 차단 모드에서 하나의 측면으로부터 반도체 다이로 연장하는 전계 플레이트 구조는 반도체 다이의 드리프트 부분을 고갈시키고 드리프트 부분에서 더 높은 도펀트 농도를 가능하게 하며, 온 상태 저항은 차단 능력에 악영향을 주지 않고 감소될 수 있다. 전계 플레이트 구조뿐만 아니라 게이트 구조를 수축시키면 활성 트랜지스터 영역을 증가시키게 된다.
트랜지스터 셀 및 전계 플레이트 구조를 포함하는 반도체 디바이스의 스위칭 특성을 향상시키는 것이 바람직하다.
그 목적은 독립 청구항의 청구 대상으로 달성된다. 종속 청구항은 다른 실시예를 나타낸다.
실시예에 따르면, 반도체 디바이스를 제조하는 방법은 반도체 층의 주면 상에 스크린 산화물 층을 형성하고 스크린 산화물 층 상에 패시베이션 층을 형성하는 단계를 포함한다. 게이트 트렌치는 패시베이션 층으로 이루어진 트렌치 게이트 마스크 내의 마스크 개구부에 의해 노출된 반도체 층의 부분에 형성된다. 게이트 트렌치의 측벽을 따라 게이트 유전체가 선택적으로 형성된다. 패시베이션 층을 제거한 후에, 반도체 층에 소스 구역 및 바디 구역 중 적어도 하나를 형성하도록 도펀트가 스크린 산화물 층을 통해 주입된다.
다른 실시예에 따르면, 반도체 디바이스는 제1 표면으로부터 반도체 부분으로 연장하는 게이트 구조를 포함한다. 게이트 구조는 금속 게이트 전극, 및 반도체 부분으로부터 금속 게이트 전극을 분리하는 게이트 유전체를 포함한다. 층간 유전체는 반도체 부분으로부터 제1 부하 전극을 분리하고 게이트 유전체보다 얇은 스크린 산화출층을 포함한다. 반도체 부분에 형성된 바디 구역 및 소스 구역은 게이트 구조에 바로 인접한다.
다른 실시예에 따르면, 반도체 디바이스는 제1 표면으로부터 반도체 부분으로 연장하는 게이트 구조를 포함한다. 게이트 구조는 금속 게이트 전극, 및 반도체 부분으로부터 게이트 전극을 분리하는 게이트 유전체를 포함한다. 층간 유전체는 반도체 부분으로부터 제1 부하 전극을 분리한다. 금속 게이트 전극은 제1 표면으로부터 반도체 부분으로 연장하는 제1 부분 및 제1 표면으로부터 층간 유전체로 연장하는 제2 부분을 포함한다. 반도체 부분에서 바디 구역 및 소스 구역은 게이트 구조에 바로 인접한다.
당 분야에서 통상의 지식을 가진 자라면 후술하는 상세한 설명을 읽고 첨부 도면을 참조하여 추가적인 특징 및 장점을 인지할 것이다.
첨부 도면은 본 발명의 추가적인 이해를 제공하도록 본 명세서에 포함되고 본 명세서의 일부분을 구성한다. 도면은 본 발명의 실시예를 예시하고 설명과 함께 본 발명의 원리를 설명하도록 기능한다. 본 발명의 다른 실시예 및 의도된 장점은 후술하는 상세한 설명을 참조하여 가장 잘 이해되는 바와 같이 용이하게 이해될 것이다.
도 1a는 게이트 트렌치를 정의하는 레지스트 마스크를 형성한 후에, 게이트 산화물 층의 형성 동안 스크린 산화물 층을 패시베이팅하는 실시예에 따라 반도체 디바이스를 제조하는 방법을 예시하는 반도체 기판 부분의 평면도이고,
도 1b는 반도체 층에 게이트 트렌치를 형성한 후에, 도 1a의 반도체 기판 부분의 평면도이고,
도 1c는 희생 산화물 층을 형성한 후에, 도 1b의 반도체 기판 부분의 평면도이고,
도 1d는 게이트 유전체를 형성한 후에, 도 1c의 반도체 기판 부분의 평면도이고,
도 1e는 게이트층을 증착한 후에, 도 1d의 반도체 기판 부분의 평면도이고,
도 1f는 게이트층으로부터 게이트 전극을 형성한 후에, 도 1e의 반도체 기판 부분의 평면도이고,
도 1g는 게이트 유전체의 형성 동안 스크린 산화물 층을 덮는 패시베이션 층을 제거한 후에, 도 1f의 반도체 기판 부분의 평면도이고,
도 2a는 다중층 트렌치 마스크에 대해 층을 증착한 후에, 다중층 트렌치 마스크에 관한 실시예에 따라 전계 플레이트 구조를 갖는 반도체 디바이스를 제조하는 방법을 예시하는 반도체 기판 부분의 평면도이고,
도 2b는 반도체 층에 게이트 트렌치를 형성한 후에, 도 2a의 반도체 기판 부분의 평면도이고,
도 2c는 희생 산화물 층을 형성한 후에, 도 2b의 반도체 기판 부분의 평면도이고,
도 2d는 희생 산화물 층을 형성한 후에, 도 2c의 반도체 기판 부분의 평면도이고,
도 2e는 게이트 유전체를 형성한 후에, 도 2d의 반도체 기판 부분의 평면도이고,
도 2f는 게이트층을 증착한 후에, 도 2e의 반도체 기판 부분의 평면도이고,
도 2g는 게이트층으로부터 금속 게이트 전극을 형성한 후에, 도 2f의 반도체 기판 부분의 평면도이고,
도 2h는 게이트 유전체의 형성 동안 스크린 산화물 층을 덮는 패시베이션 층을 제거한 후에, 도 2g의 반도체 기판 부분의 평면도이고,
도 2i는 반도체 층에 소스 및 바디 구역을 형성한 후에, 도 2h의 반도체 기판 부분의 평면도이고,
도 3a는 게이트 전극의 제2 부분을 내장하는 전치 금속(pre-metallic) 유전체를 형성한 후에, 다른 실시예에 따라 반도체 디바이스를 제조하는 방법을 예시하는 바늘 형상의 전계 전극을 포함하는 반도체 기판 부분의 평면도이고,
도 3b는 라인 B-B을 따라 도 3a의 반도체 기판 부분의 평면도이고,
도 4a는 게이트 전극 상에서 게이트 배선을 형성한 후에, 도 3a의 반도체 기판 부분의 평면도이고
도 4b는 라인 B-B을 따라 도 4a의 반도체 기판 부분의 평면도이고,
도 5a는 금속간 유전체를 형성한 후에, 도 4a의 반도체 기판 부분의 평면도이고
도 5b는 라인 B-B을 따라 도 5a의 반도체 기판 부분의 평면도이고,
도 6은 반도체 부분으로 연장하는 제1 부분 및 층간 유전체로 연장하는 제2 부분을 갖는 금속 게이트 전극에 관한 실시예에 따라 두꺼운 게이트 유전체 및 얇은 스크린 산화물 층을 포함하는 반도체 디바이스 부분의 수직 단면도이고,
도 7a는 스크린 산화물 층을 포함하는 층간 유전체를 갖는 실시예에 따른 IGFET의 부분의 수직 단면도이고,
도 7b는 층간 유전체로 투사하는 제2 부분을 갖는 게이트 전극을 포함하는 실시예에 따른 IGFET의 부분의 수직 단면도이고,
도 7c는 분리된 게이트 구조를 접속하는 게이트 배선을 포함하는 실시예에 따른 IGFET의 부분의 수직 단면도이고,
도 8a는 바늘 형상의 전계 플레이트 구조의 인접 라인들 간에 배치된 스트라이프 형상의 게이트 구조를 포함하는 다른 실시예에 따른 반도체 디바이스 부분의 수평 횡단면도이고,
도 8b는 연속적인 그리드 패턴을 형성하는 게이트 구조를 포함하는 실시예에 따른 반도체 디바이스 부분의 수평 횡단면도이고,
도 8c는 육각형 그리드의 라인을 따라 배치된 분리된 게이트 구조를 갖는 실시예에 따른 반도체 디바이스 부분의 수평 횡단면도이고,
도 9는 스위칭 모드 전력 공급 및 모터 드라이브에 관한 실시예에 따른 전자 어셈블리의 개략적인 회로도이다.
후술하는 상세한 설명에서, 그 일부분을 형성하는 첨부 도면에 대해 참조가 행해지며, 첨부 도면에서 본 발명이 실시될 수 있는 특정의 실시예가 예시로서 도시되어 있다. 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 본 발명의 범위로부터 벗어나지 않고 행해질 수 있음이 이해될 수 있을 것이다. 예를 들어, 일 실시예에 대해 도시되거나 기술된 특징은 또다른 실시예를 생성하도록 다른 실시예와 관련하여 사용될 수 있다. 본 발명은 이러한 변경예 및 변형예를 포함하는 것으로 의도된다. 예들은 특정의 언어를 이용하여 기술되며, 이는 첨부하는 특허청구범위의 범위를 제한하는 것으로서 해석되어서는 안 된다. 도면은 축척(scale)대로 되어 있지 않고 단지 예시를 위한 것이다. 명확성을 위해, 동일한 요소는 달리 언급하지 않는 한 상이한 도면에서 대응하는 참조 부호에 의해 표시된다.
"갖는", "구비하는" 및 "포함하는" 등의 용어는 제한을 두지 않으며, 용어는 언급한 구조, 요소 또는 특징의 존재를 표시하지만 추가적인 요소 또는 특징을 배제하지 않는다. 부정관사 및 정관사는 문맥에서 달리 명확하게 표시하지 않는 한, 복수 뿐만 아니라 단수를 포함하도록 의도된다.
"전기적으로 접속"이란 용어는 전기적으로 접속된 요소들 간의 영구적인 저 오믹(low-ohmic) 접속, 예를 들어, 관련 요소들 간의 직접 접촉 또는 금속 및/또는 높게 도핑된 반도체를 통한 저 오믹 접속을 기술한다. "전기적으로 연결"이란 용어는 신호 전송을 위해 적응된 하나 이상의 매개 요소(들)가 전기적으로 연결된 요소들, 예를 들어, 제1 상태에서 저 오믹 접속을, 그리고 제2 상태에서 고 오믹 전기 디커플링을 일시적으로 제공하도록 제어가능한 요소들 간에 제공될 수 있다.
도면은 도핑 타입 "n" 또는 "p" 바로 옆에 "-" 또는 "+"를 표시함으로써 상대적 도핑 농도를 도시한다. 예를 들어, "n-"은 "n" 도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하는 한편 "n+"은 "n" 도핑 영역보다 높은 도핑 농도를 갖는다. 상대적 도핑 농도가 같은 도핑 영역이라도 반드시 동일한 절대적 도핑 농도를 갖는 것은 아니다. 예를 들어, 2개의 상이한 "n" 도핑 영역은 동일하거나 또는 상이한 절대적 도핑 농도를 가질 수 있다.
도 1a 내지 도 1g는 스크린 산화물 층(410)이 게이트 유전체(151) 이전에 형성될 수 있도록 게이트 유전체(151)의 형성 동안 스크린 산화물 층(410)을 보호하는 패시베이션 층(420)을 이용하여 반도체 디바이스를 제조하는 방법을 나타낸다.
도 1a는 결정 반도체 재료의 반도체 층(100a)으로 구성되거나 이를 포함하는 반도체 기판(500a)을 도시한다. 반도체 기판(500a)은 복수의 동일한 반도체 다이가 얻어지는 반도체 웨이퍼일 수 있다. 반도체 층(100a)의 결정 반도체 재료는 단결정 실리콘(Si), 실리콘 카바이드(SiC), 게르마늄(Ge), 실리콘 게르마늄 결정(SiGe) 또는 AIIIBV 반도체일 수 있다.
실시예에 따르면, 반도체 층(100a)은 약하게 n 도핑되고, 예를 들어, 인(P) 및/또는 비소(As) 원자를 포함한다. 반도체 층(100a)의 노출된 평탄한 주면(101a)은 반도체 기판(500a)의 전면을 정의한다. 주면(101a)에 평행한 방향은 수평 방향이고 주면(101a)에 수직인 방향은 수직 방향이다.
반도체 기판(500a)은 이전에 형성된 도전성 구조, 층간 유전체 및 전자 요소의 도핑된 영역을 포함할 수 있다. 예를 들어, 반도체 기판(500a)은 전계 플레이트 구조를 포함할 수 있다.
스크린 산화물 층(410)은 주면(101a) 상에서 열 산화에 의해, 예를 들어, 산소를 함유하는 분위기에서 가열 처리에 의해 형성된다. 반도체 층(100a)이 실리콘에 기반하는 경우에, 스크린 산화물 층(410)은 5　nm 내지 30　nm, 예를 들어, 10　nm 내지 15　nm 범위의 두께를 갖는 열 실리콘 산화물일 수 있다. 패시베이션 층(420)은 스크린 산화물 층(410) 상에 형성된다. 패시베이션 층(420)은 상이한 재료의 2개 이상의 동종의 서브층을 갖는 동종의 층 또는 층 스택일 수 있다. 포토레지스트층은 레지스트 마스크(430)를 형성하도록 패시베이션 층(420) 상에 증착되고 포토리소그래픽 노출 공정에 의해 패터닝된다.
도 1a는 패시베이션 층(420)을 포함하는 트렌치 마스크(400)의 부분을 노출하는 레지스트 개구부(431)를 갖는 레지스트 마스크(430)를 도시한다.
예를 들면, 이방성 에칭 프로세스인, 이온 빔 에칭은 레지스트 개구부(431)의 수직 투사(vertical projection)로 패시베이션 층(420) 및 스크린 산화물 층(410)을 포함하는 트렌치 마스크(400)에 마스크 개구부(405)를 형성한다. 트렌치 에칭 공정은 마스크 개구부(405)의 수직 투사로 게이트 트렌치(150a)를 형성하며, 트렌치 마스크(400)의 일부가 소모될 수 있다.
도 1b는 트렌치 마스크(400)의 마스크 개구부(405)의 수직 투사 시에 반도체 층(100a)에 게이트 트렌치(150a)를 형성한 후의 트렌치 마스크(400)를 도시한다.
산소를 함유하는 분위기에서 추가적인 가열 처리는 게이트 트렌치(150a) 내의 반도체 층(100a)의 노출 부분을 산화할 수 있다.
도 1c는 게이트 트렌치(150a)를 완전히 라이닝하는 얇은 희생 산화물 층(440)을 포함한다. 희생 산화물 층(440)은 반도체 층(100a)의 인접하는 부분으로부터 오염물을 수집할 수 있고, 표면 거칠기를 평탄하게 할 수 있고, 게이트 트렌치(150a)의 바닥부에서 코너를 둥글게 할 수 있다. 습식 에칭 공정은 희생 산화물 층(440)을 제거할 수 있다. 게이트 유전체(151)는 적어도 게이트 트렌치(150a)의 측벽을 따라 형성될 수 있다. 게이트 유전체(151)의 형성은 반도체 산화물 층을 형성하기 위해 산소를 함유하는 분위기에서 콘포멀(conformal) 증착 공정, 추가적인 가열 처리, 혹은 양자의 조합을 포함할 수 있다. 게이트 유전체(151)의 형성 동안, 예를 들어, 열 산화 공정 동안, 스크린 산화물 층(410)이 원래의 층 두께로 보존되도록 패시베이션 층(420)은 스크린 산화물 층(410)을 덮는다.
도 1d는, 예를 들어, 스크린 산화물 층(410)보다 상당히 두꺼운 층 두께를 갖는 두꺼운 실리콘 산화물 층일 수 있는 게이트 유전체(151)를 도시한다. 예를 들어, 게이트 유전체(151)의 두께는 30　nm 내지 500　nm의 범위, 예를 들어, 60　nm 내지 100　nm의 범위에 있을 수 있다.
하나 이상의 금속을 함유하는 서브층을 포함할 수 있는 게이트층(156)이 증착된다. 예를 들어, 게이트층(156)은 티탄(Ti) 및/또는 탄탈(Ta)을 함유하는 도전성 라이너, 예를 들어, 티탄층, 탄탈층, 티탄 질화물층 또는 탄탈 질화물층 뿐만 아니라, 텅스텐(W)을 함유하는 도전성 충진 재료를 포함하며, 도전성 라이너 및 도전성 충진 재료가 연속적으로 증착될 수 있고, 도전성 라이너는 게이트 트렌치(150a)를 라이닝할 수 있고 도전성 충진 재료는 라이닝된 게이트 트렌치(150a) 내의 나머지 보이드(void)를 적어도 부분적으로 채울 수 있다.
도 1e는 트렌치 마스크(400)의 잔류층에서 마스크 개구부(405), 게이트 트렌치(150a)를 채우고 마스크 개구부(405) 외부의 패시베이션 층(420)을 덮는 게이트층(156)을 도시한다.
트렌치 마스크(400) 내의 마스크 개구부(405) 외부에 증착된 게이트층(156)의 일부분이 제거된다. 예를 들어, 화학적 기계적 폴리싱(CMP)은 패시베이션 층(420) 위로부터 게이트층(156)의 부분을 제거한다.
도 1f는 주면(101a)으로부터 반도체 층(100a)으로 연장하는 제1 부분(105a) 및 트렌치 마스크(400)의 잔류 부분에서 마스크 개구부(405)를 채우는 제2 부분(105b)을 갖는 금속 게이트 전극(155)을 형성할 수 있는 게이트층(156)의 잔류 부분을 도시한다. 게이트 전극(155) 및 게이트 유전체(151)는 주면(101a)으로부터 반도체 층(100a)으로 연장하는 게이트 구조(150)를 형성한다.
패시베이션 층(420)은 스크린 산화물 층(410)을 노출하도록 제거될 수 있다. 반도체 층(100a)에 소스 구역(110) 및 보상적으로(complementary) 도핑된 바디 구역(115)을 형성하도록 노출된 스크린 산화물 층(410)을 통해 도펀트가 주입될 수 있다.
도 1g는 주면(101a)으로부터 스크린 산화물 층(410)의 상측 에지 위로 투사하는 게이트 전극(155)의 제2 부분(155b)을 도시한다. 반도체 층(100a)에서, 바디 구역(115)은 게이트 구조(150)와 반도체 기판(500a)의 후면 사이에 형성된 드리프트 구조(120)와 제1 pn 접합 pn1을 형성한다. 게다가, 바디 구역(115)은 소스 구역(110)과 제2 pn 접합 pn2을 형성한다. 얇은 스크린 산화물 층(410)을 통해 소스 구역(110)에 대해 도펀트를 주입하면 200 nm 미만의, 예를 들어, 150　nm 미만의 수직 연장부를 갖는 상대적으로 얕은 소스 구역(110)을 형성하게 할 수 있다.
오염물을 게터링하는(gettering) 것과는 별개로, 스크린 산화물 층(410)은 이온 채널링이 감소되도록 주입 동안 이온 플럭스(ion flux)를 부분적으로 랜덤화한다. 스크린 산화물 층(410)의 형성 공정에 의해 높은 층 균일성이 생성되고 패시베이션 층(420)이 게이트 구조(150)의 형성 동안 스크린 산화물 층(410)을 보호하므로, 이 방법이 반도체 기판(500a)에 걸쳐 통상적으로 균일하지 않은 디바이스 특성이 생성되는 주입 깊이의 편차를 방지하도록 스크린 산화물 층(410)의 두께는 또한 주입 공정 동안 매우 균일하게 된다.
스크린 산화물 층(410)의 층 두께는 게이트 유전체(151)의 두께로부터 디커플링되므로, 스크린 산화물 층(410)은 게이트 유전체(151)보다 상당히 얇을 수 있고 이에 따라 더 얕은 임플랜트가 가능하다. 얕은 소스 구역(110)에 의해 게이트 전극(155)과의 매우 낮은 수직 중첩, 낮은 게이트 전하, 및 낮은 게이트 대 소스 캐패시턴스를 갖게 된다.
이와 달리, 게이트 전극(155) 재료의 증착 이전에 소스 및 바디 구역(110, 115)에 대해 도펀트를 주입할 때, 게이트 유전체 및 게이트 전극을 형성하도록 인가된 열 버짓(thermal budget)은 주입된 도펀트 및 도펀트 프로파일에 대해 효과적이게 되어, 그 결과, 강하게 확산된 소스 및 바디 구역이 생성된다. 그 결과적인 딥 소스 구역에 의해 통상적으로 디바이스 파라미터에 악영향을 미치는 높은 게이트 전하가 생성된다.
한편, 게이트 구조(150)의 형성 이후에만 반도체 층(100a)의 열 산화에 의해 스크린 산화물 층을 형성하는 것이 또한 게이트 전극(155)의 재료에 대해 효과적이다. 게이트 전극(155)이 금속을 포함하거나 금속으로 구성되는 경우에, 게이트 재료가 노출된 부분의 산화는 이러한 금속 게이트 구조(150)의 특성에 악영향을 미친다.
스크린 산화물 층의 형성을 위해 증착되고 노출된 게이트 재료를 열 산화에 노출하는 것은 게이트 유전체(151)의 형성 동안 주면(101a) 상에 이전에 형성된 게이트 산화물 층의 부분을 스크린 산화물 층으로서 이용함으로써 방지될 수 있다.
그러나 통상적으로, 게이트 산화물 층은 50　nm를 초과하는 두께를 갖는다. 동일한 두께의 두꺼운 스크린 산화물 층은 높은 주입 에너지를 필요로 하고, 그 결과 피크 주입 깊이 근처에서 폭넓은 주입 분포를 갖게 된다. 따라서 게이트 유전체와 동일한 두께의 스크린 산화물 층에 의해 통상적으로 비교적 깊은 주입 프로파일, 높은 게이트 전하 및 높은 게이트 대 소스 캐패시턴스를 갖게 된다.
게이트 구조(150) 내의 게이트 유전체(151)보다 얇은 스크린 산화물 층(410)을 형성하도록 주면(101a) 상에 형성된 게이트 유전체(151)의 얇은 부분에 대해 폴리싱 공정을 이용하면 결과적으로 스크린 산화물 층의 균일성에 악영향을 미친다. 주면(101a) 상에서 게이트 유전체(151)의 부분을 얇게 함으로써 획득된 스크린 산화물 층의 비균일성은 소스 구역(110)에 대해 균일하지 않은 주입 프로파일을 갖게 되고, 게이트 전하 Qg의 편차로 인해 결국 반도체 기판(500a)에 걸쳐 균일하지 않은 디바이스 성능을 갖게 된다.
스크린 산화물 층을 이용하는 대신에, 이온 채널링은 주면(101a) 상에 형성된 어떠한 산화물 층 없이 경사형 주입을 이용함으로써 방지될 수 있다. 그러나 주면(101a)으로부터 게이트 산화물 층의 부분의 완전한 게거는 게이트 구조(150)와 주면(101a) 사이의 에지에서 게이트 유전체(151)의 잔류 부분을 약화시킨다. 국소적으로 약화된 게이트 유전체(151)를 재강화하는 산화 공정이 노출된 금속 게이트에 악영향을 미치므로, 에칭 공정은 통상적으로 신뢰도 문제를 방지하기 위해 약한 게이트 유전체 부분 아래로 게이트 전극(155)을 리세싱한다. 게이트 전극의 리세싱은 공정 복잡성을 더한다.
이와 달리, 게이트 구조(150) 전에 스크린 산화물 층(410)을 형성으로 게이트 유전체 신뢰도에 약영향을 미치지 않고 낮은 추가적인 노력으로 금속 게이트 전극(155)이 소스 구역(110)에 대해 얕은 임플랜트가 가능해지게 된다. 관련 도펀트가 얇고 매우 균일한 스크린 산화물 층(410)을 통해 주입되므로 바디 및 소스 구역(115, 110)의 수직 치수가 정밀하게 제어될 수 있고, 이는, 예를 들어, 200　nm보다 작은, 예를 들어, 150　nm보다 작은 수직 치수를 갖는 소스 구역(110)을 형성하게 한다. 바디 구역(115)과 드리프트 구조(120) 사이의 제1 pn 접합 pn1은 주면(101a)에 더 근접하여 형성될 수 있으므로, 얕은 소스 구역(110)은 게이트 구조(150)의 수직 치수를 또한 감소시킬 수 있다. 더 얕은 제1 pn 접합 pn1으로 인해 더 얕은 전계 플레이트가 가능해진다. 공정은 게이트 구조(150)와 주면(101a) 사이의 코너에서 유전체 신뢰도 문제를 방지하기 위해 게이트 전극(155)의 리세스 없이 진행된다. 게이트 전극(155)의 리세스를 방지하면 제조 비용이 감소되고, 반도체 기판(500a)에 걸쳐 게이트 전하 편차와 함께 공정 복잡성 역시 감소하게 된다.
도 2a 내지 도 2i는 바늘 형상의 또는 침 형상의 전계 전극을 갖는 반도체 디바이스의 제조에 관한 실시예를 나타낸다. 도 2a 내지 도 2i의 설명은 도 1a 내지 도 1g를 참조하여 기술된 방법과의 차이에 초점을 둔다. 앞에서 상세하게 기술한 재료 뿐만 아니라 공정은 도 2a 내지 도 2i의 방법에 또한 적용될 수 있다.
도 2a는 상술한 바와 같은 결정 반도체 재료의 반도체 층(100a)으로 구성되거나 이를 포함하는 반도체 기판(500a)을 도시한다.
전계 플레이트 구조(160)는 주면(101a)으로부터 반도체 층(100a)으로 연장한다. 각각의 전계 플레이트 구조(160)는 도전성 스트라이프 형상의 또는 침 형상의 전계 전극(165) 뿐만 아니라 그 전계 전극(165)을 둘러싸는 전계 유전체(161)를 포함한다. 전계 전극(165)은 강하게(heavily) 도핑된 다결정 실리콘층 및/또는 금속을 함유하는 층을 포함하거나 이들로 구성된다. 전계 유전체(161)는 반도체 층(100a)의 주위 반도체 재료로부터 전계 전극(165)을 분리하고 열적으로 성장된 실리콘 산화물 층, 증착된 실리콘 산화물 층, 예를 들어, TEOS에 기반하는 실리콘 산화물, 또는 양자의 조합을 포함하거나 이들로 구성될 수 있다.
전계 전극(165) 및 전계 플레이트 구조(160)의 단면 영역은 제1 수평 연장부에 수직인 제2 수평 연장부보다 적어도 10배를 초과하는 제1 수평 연장부를 갖는 스트라이프일 수 있다. 예시된 실시예에 따르면, 전계 전극(165) 및 전계 플레이트 구조(160)의 단면 영역은 제2 수평 연장부를 최대 3배 초과하는 제1 수평 연장부를 갖는 도트 형상이다. 예를 들어, 단면 영역은 둥글게 된 코너 및/또는 비스듬한 코너를 각각 갖거나 갖지 않는 직사각형, 육각형 또는 팔각형과 같은 규칙적인 또는 왜곡된 다각형일 수 있다. 실시예에 따르면, 제1 및 제2 수평 연장부는 대략 동일하고 전계 전극(165) 및 전계 플레이트 구조(160)의 단면 영역은 둥글게 된 코너 및/또는 비스듬한 코너를 각각 갖거나 갖지 않는 팔각형, 육각형 또는 정사각형과 같은 규칙적인 다각형일 수 있다.
다른 실시예에 따르면, 전계 전극(165) 및 전계 플레이트 구조(160)의 단면 영역은 타원형 또는 계란형일 수 있거나, 혹은 제1 및 제2 수평 연장부가 동일한 경우에는 원형일 수 있다.
전계 전극(165)의 최소 수평 연장부는 0.1　μm 내지 20　μm의 범위, 예를 들어, 0.2　μm 내지 5　μm의 범위에 있을 수 있다. 전계 플레이트 구조(160)의 수직 연장부는 1　μm 내지 50　μm의 범위, 예를 들어, 2　μm 내지 20　μm의 범위에 있을 수 있다.
전계 플레이트 구조(160)의 매립 바닥부 단면은 대략 수평이거나 혹은 둥글게 될 수 있다. 주면(101a)과 바닥부 단면 사이의 전계 플레이트 구조(160)의 수직 측변 단면은 엄격하게 수직 형태일 수 있고, 약간 테이퍼링 형태일 수 있고 및/또는 부푼(bulgy) 형태일 수 있다.
인접하는 전계 플레이트 구조(160)들 사이의 반도체 층(100a)의 부분은 메사 단면(170)을 형성한다. 메사 단면(170)은 스트라이프 형상이거나 혹은 각각의 메쉬에 하나의 침 형상의 전계 플레이트 구조(160)를 내장하는 그리드를 형성할 수 있다. 최소 메사 폭은 300　nm 내지 1　μm의 범위, 예를 들어, 400　nm 내지 800　nm의 범위에 있을 수 있다.
전계 플레이트 구조(160)의 형성을 완료한 후에, 예를 들어, 주면(101a)에서 CMP를 정지한 후에, 스크린 산화물 층(410)은 열 산화에 의해 형성된다. 스크린 산화물 층의 두께는 5　nm 내지　30 nm의 범위, 예를 들어, 10　nm 내지 15　nm의 범위에 있을 수 있다. 패시베이션 층(420)은 스크린 산화물 층(410) 상에 증착된다. 패시베이션 층(420)은 보호층(421) 10　nm 내지　200 nm의 범위, 예를 들어, 20　nm 내지 100　nm의 범위의 두께를 갖는, 예를 들어, 실리콘 질화물층을 포함할 수 있다. 패시베이션 층(420)은 보호층(421) 상에 증착된 트렌치 마스크층(422)을 또한 포함할 수 있다. 트렌치 마스크층(422)은 실리콘 및 산소를 함유하는 층, 예를 들어, 프리커서 재료로서 테트라에틸오스실리케이트(TEOS)를 이용하여 화학적 증착으로부터 생성되는 TEOS 실리콘 산화물과 같은 증착된 실리콘 산화물 또는 BSG(붕소 실리케이트 글래스 : boron silicate glass), PSG(인 실리케이트 글래스 : phosphorus silicate glass) 또는 BPSG(붕소 인 실리케이트 글래스 : boron phosphorus silicate glass)와 같은 도핑되거나 혹은 도핑되지 않은 실리케이트 글래스일 수 있다.
도 2a는 메사 단면(170)에 의해 분리된 전계 플레이트 구조(159)를 도시한다. 스크린 산화물층(410)은 메사 단면(170)에 의해 형성된 주면(101a)의 적어도 일부에 형성되고 또한 전계 전극(165)이 다결정 실리콘으로 이루어지는 경우에 스크린 산화물 층(410)은 전계 전극(165) 상에도 형성될 수 있다. 보호층(421) 및 트렌치 마스크층(422)을 포함하는 패시베이션 층(420)은 스크린 산화물 층(410) 상에 형성된다.
패터닝 공정, 예를 들어, 리소그래픽 노출 공정은 인접하는 전계 플레이트 구조(160)들 사이의 메사 단면(170)의 중앙 단면을 노출한다. 예를 들어, 반응성 이온 에칭을 이용하는 트렌치 에칭 공정은 보호층(421) 및 트렌치 마스크층(422)을 포함하는 트렌치 마스크(400)에서 마스크 개구부(405)의 수직 투사로 반도체 층(100a)의 메사 단면(170)에 게이트 트렌치(150a)를 형성한다. 게이트 트렌치(150a)를 에칭하면 트렌치 마스크층(422)을 부분적으로 또는 완전하게 소모할 수 있다.
도 2b는 잔류 가능한 트렌치 마스크층(422z) 및 보호층(421)을 갖는 트렌치 마스크(400)를 도시한다. 게이트 트렌치(150a)는 메사 단면(170)의 중앙에 형성된다. 각각의 게이트 트렌치(150a)는 스트라이프 형상일 수 있고 한 쌍의 인접하는 스트라이프 형상의 전계 플레이트 구조(160)들 사이에서 및 이에 평행하게, 혹은 바늘 형상의 전계 플레이트 구조(160)의 2개의 라인들 사이에서 및 이에 평행하게 연장할 수 있다. 다른 실시예에 따르면, 복수의 공간적으로 분리된 게이트 트렌치(150a)는 2개의 인접하는 스트라이프 형상의 전계 플레이트 구조(160)들 사이에서 및 이에 평행하게, 혹은 바늘 형상의 전계 플레이트 구조(160)의 2개의 인접하는 라인들 사이에서 및 이에 평행하게 메사 단면(170)의 중심 라인을 따라 형성된다. 다른 실시예에 따르면, 게이트 트렌치(150a)는 그리드의 메쉬 각각에 형성된 전계 플레이트 구조(160)를 갖는 연속적인 그리드를 형성하거나, 혹은 복수의 분리된 게이트 트렌치(150a)는 그리드의 메쉬에 형성된 전계 플레이트 구조(160)를 갖는 그리드의 그리드 라인을 따라 배치되어 형성된다.
희생 산화물 층(440)은 적어도 게이트 트렌치(150a)의 측벽 상에 형성될 수 있다.
도 2c는 게이트 트렌치(150a)를 라이닝하는 얇은 희생 산화물 층(440)을 도시한다. 희생 산화물 층(440)의 형성 동안, 보호층(420)은 스크린 산화물 층(410)의 부분에 의해 덮힐 수 있는 전계 전극(165)을 덮음으로써, 희생 산화물 층(440)의 형성이 전계 전극(165)의 저항에 대해서는 단지 낮은 영향만을 미치게 된다.
잔류 트렌치 마스크층(422z) 뿐만 아니라 희생 산화물 층(440)은, 예를 들어, 습식 에칭 공정으로 제거될 수 있다.
도 2d는 도 2c의 희생 산화물 층(440)의 제거 이후의 게이트 트렌치(150a)를 도시한다. 도 2c의 희생 산화물 층(440)의 형성 및 제거는 게이트 트렌치(150a)의 측벽을 평탄화하고, 게이트 트렌치(150a)의 바닥부에서의 코너를 둥글게 하고, 결과적으로, 다음에 형성되는 게이트 유전체(151)의 신뢰도를 증가시킨다. 가능한 트렌치 마스크층의 제거 이후에 패시베이션 층(420)의 잔류 부분은 고작해야 보호층(421)을 포함할 수 있고 보호층의 원래 두께가 패시베이션 층(420)의 잔류 부분의 높이를 정의한다.
게이트 유전체(151)는 게이트 트렌치(150a)의 측벽을 따라 형성된다. 게이트 유전체(151)의 형성은 반도체 층(100a)의 재료의 열 산화, 유전체 재료의 증착, 또는 양자의 조합을 포함할 수 있다. 게이트 유전체(151)의 형성 동안, 보호층(420)은 스크린 산화물 층(410)의 일부분에 의해 덮힐 수 있는 전계 전극(165)을 덮음으로써, 게이트 유전체(151)의 형성이 전계 전극(165)의 저항에 대해서는 단지 적은 영향만을 미치게 된다.
도 2e는 산소를 함유하는 분위기에서 가열 처리에 의해서만 형성된 게이트 유전체(151)를 도시한다. 게이트 유전체(151)의 층 두께는 스크린 산화물 층(410)의 적어도 2배의 층 두께이다. 실시예에 따르면, 게이트 유전체(151)의 두께는 40　nm 내지　250 nm의 범위, 예를 들어, 60　nm 내지 100　nm의 범위를 갖는다.
게이트 유전체(151)에 의해 라이닝된 게이트 트렌치(150a)를 적어도 부분적으로 채우는 게이트층(156)이 증착된다.
도 2f는 하나의 재료로 이루어지는 동종의 층일 수 있거나 혹은 도 1d를 참조하여 상술한 바와 같은 도전성 라이너 및 도전성 충진 재료를 포함하는 층 스택을 포함할 수 있는 게이트층(156)을 도시한다.
CMP는 게이트 트렌치(150a)의 외부 및 보호층(421) 내의 개구부 외부에 증착된 게이트층(156)의 부분을 제거할 수 있다.
도 2g는 주면(101a)으로부터 메사 단면(170)으로 연장하는 제1 부분(155a) 및 패시베이션 층(420)의 잔류 부분에 개구부를 채우는 제2 부분(155b)을 갖는 게이트 전극(155)을 도시하며, 패시베이션 층(420)의 잔류 부분은 보호층(421)으로만 구성될 수 있다. 제2 부분(155b)의 수직 연장부(h)는 패시베이션 층(420)의 잔류 부분 및 스크린 산화물 층(410)의 총 높이에 대응한다. 제2 부분(155b)의 수직 연장부 h가 반도체 기판(500a)에 걸쳐 및 복수의 반도체 기판(500a)들 간에 높은 균일성을 갖고 정의될 수 있도록 트렌치 마스크층(422) 및 보호층(421)의 합을 이용함으로써 패시베이션 층(420)의 잔류 부분의 두께는 보호층(421) 및 스크린 산화물 층(410)의 합산과 같다.
패시베이션 층(420)의 잔류 부분, 예를 들어, 보호층(421)은 스크린 산화물 층(410) 및 게이트 전극(155)에 대해 선택적으로 제거된다.
도 2h는 노출된 스크린 산화물 층(410)을 도시한다. 보호층(421)의 제거는 게이트 전극(155)의 제2 부분(155b)에 의해 덮히는 게이트 유전체(151)의 재료에 대해 매우 선택적이므로, 게이트 유전체(151)가 보호된 채로 유지되고 게이트 유전체(151) 내의 약한 지점(spot)의 형성이 방지될 수 있다.
소스 구역(110)을 메사 단면(170)의 다른 부분에 형성된 드리프트 구조(120)로부터 분리하는 바디 구역(115) 및 얕은 소스 구역(110)을 형성하기 위해 노출된 스크린 산화물 층(410)을 통해 도펀트가 주입된다.
도 2i는 드리프트 구조(120)와 제1 pn 접합 pn1을 형성하고 소스 구역(110)과 제2 pn 접합 pn2을 형성하는 바디 구역(115)을 도시한다.
도 3a 내지 도 5b는 선행하는 도면을 참조하여 기술한 바와 같이 주면(101a)으로부터 투사하는 제2 부분(155b)에 분리된 게이트 전극(155)을 전기적으로 접속하는 게이트 배선(330)을 나타낸다.
도 3a 및 도 3b는 바늘 형상의 전계 플레이트 구조(160)를 내장하는 그리드를 형성하는 메사 부분(170)에 의해 분리된 침 형상의 전계 플레이트 구조(160)를 갖는 반도체 기판(500a)을 나타낸다. 메사 부분(170)은 드리프트 구조(120)와 제1 pn 접합 pn1을 형성하고 주면(101a)과 바디 구역(115) 사이에 형성된 소스 구역(110)과 제2 pn 접합 pn2을 형성하는 바디 구역(115)을 포함한다. 복수의 분리된 게이트 구조(150)는 메사 부분(170)으로 연장한다. 각각의 게이트 구조(150)는 유전체 라이너의 증착에 의해, 반도체 층(100a)의 제료의 열 산화에 의해, 혹은 양자의 조합에 의해 형성된 게이트 유전체(151)를 포함한다. 각각의 게이트 구조(150)는 하나 이상의 도전성 재료, 예를 들어, 금속을 함유하는 도전성 라이너 및 제2 금속을 함유하는 도전성 충진 재료로 구성되는 도전성 게이트 전극을 포함하며, 도전성 라이너는 게이트 유전체(151)를 따라 형성될 수 있고 도전성 충진 재료는 게이트 구조(150) 내의 남아있는 보이드(void)를 적어도 부분적으로 채운다. 각 게이트 전극(155)의 제2 부분(155b)은 주면(101a)으로부터 돌출한다. 스크린 산화물 층(410)은 메사 단면(170)을 덮을 수 있다. 전치 금속(pre-metal) 유전체 재료는 주면(101a) 상에 또는 스크린 산화물 층(410) 상에 증착될 수 있고 게이트 전극(155)의 제2 부분(155b)의 상측 에지까지 폴리싱된다.
도 3b는 주면(101a) 상에 또는 스크린 산화물 층(410) 상에 형성된 전치 금속 유전체(211)를 도시한다. 전치 금속 유전체(211)의 수직 연장부는 게이트 전극(155)의 제2 부분(155b)의 수직 연장부로부터 생성된다. 전치 금속 유전체(211)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑되거나 혹은 도핑되지 않은 실리케이트 글래스, 예를 들어, BSG, PSG, BPSG 또는 TEOS 실리콘 산화물로 이루어지는 하나 이상의 유전체층을 포함할 수 있다.
도전성 재료, 예를 들어, 알루미늄(Al), 구리(Cu), 또는 W로 이루어지는 추가적인 도전층이 전치 금속 유전체(211) 상에 증착된다. 추가적인 도전층으로부터, 포토리소그래피 공정은 분리된 게이트 구조(150)의 수직 투사로 게이트 배선(330)을 형성한다.
도 4a 및 도 4b는 제1 수평 방향을 따라 이동하는 제1 배선 단면(331)을 갖고 수평 방향에 수직인 제2 방향을 따라 이동하는 제2 배선 단면(332)을 갖는 그리드를 형성하는 게이트 배선(330)을 도시한다.
금속간 유전체(212)는 게이트 배선(330) 및 전치 금속 유전체(211) 상에 증착된다.
도 5a 및 도 5b에 도시되는 바와 같이 금속간 유전체(212)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑되거나 혹은 도핑되지 않은 실리케이트 글래스, 예를 들어, BSG, PSG, 또는 BPSG로 이루어지는 하나 이상의 유전체층을 포함할 수 있다.
리소그래피 공정은 금속간 유전체(212), 전치 금속 유전체(211), 및 선택적으로 스크린 산화물 층(410)을 포함하는 층간 유전체를 통해 연장하는 부하(load) 컨택트 개구부를 형성할 수 있다. 컨택트 그루브는 바디 구역(115), 소스 구역(110) 및 전계 전극(165)의 부분을 노출하도록 부하 컨택트 개구부의 수직 투사로 반도체 층(100a)으로 에칭될 수 있다. 반도체 층(100a)에 컨택트 그루브를 채우고 층간 유전체(210)에 부하 컨택트 개구부를 채우는 부하 컨택트 구조(315)가 형성될 수 있다. 도 7a 내지 도 7c에 도시되는 바와 같이 추가적인 금속층이 층간 유전체(210) 상에 증착될 수 있고 부하 컨택트 구조(315)를 통해 소스 구역(110), 바디 구역(115) 및 전계 전극(165)에 전기적으로 접속되는 제1 부하 전극(310)을 형성하도록 패터닝될 수 있다.
추가적인 금속층으로부터 게이트 패드는 제1 부하 전극(310)에 순차적으로 형성될 수 있고 층간 유전체(210)를 통해 연장하는 금속간 비아는 게이트 배선(330)에 게이트 패드를 전기적으로 접속할 수 있다.
도 6은 복수의 동일한 트랜지스터 셀 TC를 포함하는 반도체 디바이스(500)를 포함한다. 반도체 디바이스(500)는 금속 게이트를 갖는 FET 뿐만 아니라, 반도체 게이트를 갖는 FET를 포함하는 통상적인 의미에서 IGFET, 예를 들어, MOSFET(금속 산화물 반도체 FET)이거나 혹은 이를 포함할 수 있다. 다른 실시예에 따르면, 반도체 디바이스(500)는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor : IGBT) 또는 MOS 제어형 다이오드(MCD)일 수 있다.
반도체 디바이스(500)는 실리콘(Si), 실리콘 카바이드(SiC), 게르마늄(Ge), 실리콘 게르마늄 결정(SiGe) 또는 AIIIBV 반도체와 같은 단결정 반도체 재료로부터 이루어지는 반도체 부분(100)을 두고 형성된다.
반도체 부분(100)은 대략 평탄하거나 혹은 공동 표면의 단면에 의해 걸쳐지는 평면에 의해 정의될 수 있는 제1 표면(101) 뿐만 아니라 그 제1 표면(101)에 평행한 평탄한 제2 표면(102)을 갖는다. 제1 및 제2 표면(101, 102) 사이의 거리는 반도체 디바이스(500)가 특정되는 전압 차단 능력에 의존하며, 적어도 20 μm일 수 있다. 다른 실시예에 따르면, 거리는 수백 μm의 범위에 있을 수 있다. 제1 및 제2 표면(101, 102)에 대해 경사진 측방향의 외측 표면은 제1 및 제2 표면(101, 102)에 접속된다.
단면 평면에 수직인 평면에서 반도체 부분(100)은 수 밀리미터의 에지 길이를 갖는 직사각형 형상을 가질 수 있다. 제1 표면(101)에 대한 법선은 수직 방향을 정의하고 수직 방향에 수직인 방향은 수평 방향이다.
반도체 부분(100)은 제1 도전성 타입의 드리프트 구조(120) 뿐만 아니라 그 드리프트 구조(120)와 제2 표면(102) 사이의 컨택트 부분(129)을 포함한다. 드리프트 구조(120)는 드리프트 구역(121)을 포함하며, 드리프트 구역(121)에서 도펀트 농도는 적어도 그 수직 연장부의 부분에서 제1 표면(101)에 대해 거리가 증가함에 따라 점진적으로 혹은 단계적으로 증가하거나 감소할 수 있다. 다른 실시예에 따르면, 드리프트 구역(121) 내의 도펀트 농도는 대략 균일할 수 있다. 드리프트 구역(121) 내의 평균 도펀트 농도는 1E14 cm- 3와 1E18 cm-3의 범위, 예를 들어, 5E15　cm-3 내지 1E17 cm-3의 범위에 있을 수 있다. 실리콘에 기반하는 반도체 부분(100)의 경우 드리프트 구역(121) 내의 평균 도펀트 농도는 1E15 cm- 3와 1E17 cm- 3사이의 범위, 예를 들어, 5E15　cm-3 내지 5E16 cm-3의 범위에 있을 수 있다.
컨택트 부분(129)은 강하게(heavily) 도핑된 베이스 기판 또는 강하게(heavily) 도핑된 층일 수 있다. 제2 표면(102)을 따라 컨택트 부분(129) 내의 도펀트 농도는 제2 표면(102)에 바로 인접하는 금속과 오믹 컨택트를 형성할 정도로 충분히 높다. 반도체 부분(100)이 실리콘에 기반하는 경우에, n- 도전성 컨택트 부분(129)에서 제2 표면(102)을 따른 도펀트 농도는 적어도 1E18　cm-3, 예를 들어, 적어도 5E19　cm-3일 수 있다. p- 도전성 컨택트 부분(129)에서 도펀트 농도는 적어도 1E16　cm-3, 예를 들어, 적어도 5E17　cm-3일 수 있다. IGFET 및 반도체 다이오드에 대해, 컨택트 부분(129)은 드리프트 구역(121)과 동일한 도전성을 갖는다. IGBT에 대해, 컨택트 부분(129)은 상보형 제2 도전성 타입을 갖거나 혹은 두 도전성 타입의 구역을 포함할 수 있다.
드리프트 구조(120)는 카운터 도핑 영역 뿐만 아니라 추가적인 도핑 영역, 예를 들어, 전계 정지층, 즉 드리프트 구역(121)과 컨택트 부분(129) 사이의 버퍼 구역, 배리어 구역을 포함할 수 있다.
게이트 구조(150)는 제1 표면(101)으로부터 반도체 부분(100)으로 연장한다. 게이트 구조(150)는 반도체 부분(100)의 트랜지스터 단면 TS를 분리하는 규칙적으로 배치된 게이트 스트라이프를 포함하는 규칙적인 스트라이프 패턴을 형성할 수 있다. 실시예에 따르면, 게이트 구조(150)는 그리드 패턴을 형성하고 그리드의 메쉬는 반도체 부분(100)의 트랜지스터 단면 TS를 둘러싼다. 게이트 구조(150)는 강하게(heavily) 도핑된 다결정 실리콘층 및/또는 금속을 함유하는 층을 포함하거나 이들로 구성되는 도전성 게이트 전극(155)을 포함한다. 게이트 전극(155)은 반도체 부분(100)데 대해 절연되며, 게이트 유전체(151)는 반도체 부분(100)의 적어도 일부로부터 게이트 전극(155)을 분리할 수 있다.
게이트 유전체(151)는 반도체 산화물, 예를 들어, 열적으로 성장되거나 증착된 실리콘 산화물, 반도에 질화물, 예를 들어, 증착되거나 열적으로 성장된 실리콘 질화물, 반도체 산질화물, 예를 들어, 실리콘 산질화물, 또는 임의의 그 결합을 포함하거나 이들로 구성될 수 있다. 게이트 전극(155)은 반도체 디바이스(500)의 게이트 단자 G 또는 내부 드라이버 회로의 출력에 전기적으로 접속되거나 연결될 수 있다.
게이트 구조(150)의 수직 연장부는 100 nm 내지 5000 nm의 범위, 예를 들어, 300 nm 내지 1000 nm의 범위에 있을 수 있다. 게이트 구조(150)의 폭은 적어도 150 nm, 예를 들어, 적어도 200 nm일 수 있다.
침 형상의 전계 플레이트 구조(160)는 반도체 부분(100)의 제1 표면(101)으로부터 트랜지스터 단면 TS로 연장한다. 제1 표면(101)과 매립 종단 부분 사이의 침 형상의 전계 플레이트 구조(160)의 부분은 대략 수직 측벽을 가질 수 있거나 혹은 제1 표면(101)에 대해, 예를 들어, 89도의 각도로 약간 테이퍼링될 수 있다. 측벽은 직선이거나 혹은 약간 부푼(bulgy) 형상일 수 있다.
전계 플레이트 구조(160)는 도트 형상의 수평 횡단면 영역을 갖는 바늘 형상이다. 동일한 수평 횡단면 영역을 갖는 복수의 침 형상의 전계 플레이트 구조(160)는 평행 라인을 따라 배치될 수 있다.
전계 플레이트 구조(160)는 도전성 전계 전극(165) 및 그 전계 전극(165)을 둘러싸는 전계 유전체(161)를 각각 포함한다. 전계 전극(165)은 강하게(heavily) 도핑된 실리콘층 및/또는 금속을 함유하는 층을 포함하거나 이들로 구성된다. 전계 유전체(161)는 반도체 부분(100)의 주위의 반도체 재료로부터 전계 전극(165)을 분리하고 열적으로 성장된 실리콘 산화물 층, 증착된 실리콘 산화물 층, 예를 들어, TEOS에 기반한 실리콘 산화물, 또는 임의의 그 결합을 포함하거나 이들로 구성될 수 있다.
연속적인 드리프트 구역 단면(121b)이 전계 플레이트 구조(160)와 컨택트 부분(129) 사이에 있고 천공된 드리프트 구역 단면(121a)이 전계 플레이트 구조(160)를 수평으로 내장하도록 침 형상의 전계 플레이트 구조(160)의 수직 연장부는 게이트 구조(150)의 수직 연장부보다 길고 제1 표면(101)과 컨택트 부분(129) 사이의 거리보다 짧다. 전계 플레이트 구조(160)의 수직 연장부는 1 μm 내지 50 μm의 범위, 예를 들어, 2 μm 내지 20 μm의 범위에 있을 수 있다. 전계 플레이트 구조(160)의 제1 수평 연장부는 0.1 μm 내지 20 μm의 범위, 예를 들어, 0.2 μm 내지 5 μm의 범위에 있을 수 있다.
제1 수평 연장부에 수직인 전계 전극(105)의 제2 수평 연장부는 제1 수평 연장부의 최대 3배 혹은 최대 2배만큼 클 수 있으며, 전계 전극(105) 및 전계 플레이트 구조(160)의 단면 영역은 각각 둥글게 된 코너 및/또는 비스듬한 코너를 각각 갖거나 갖지 않는 직사각형, 규칙적인 다각형, 왜곡된 다각형, 타원형 또는 계란형일 수 있다.
실시예에 따르면, 제1 및 제2 수평 연장부는 대략 같고 전계 전극(105) 및 전계 플레이트 구조(160)의 단면은 원형 혹은 둥글게 된 코너 또는 비스듬한 코너를 갖거나 갖지 않는 팔각형, 육각형 또는 정사각형과 같이 규칙적인 다각형이다.
전계 플레이트 구조(160)는 반도체 디바이스(500)의 차단 능력에 악영향을 미치지 않고 드리프트 구역(121) 내의 높은 도펀트 농도를 촉진시킨다. 바늘 형상의 전계 전극(165)은 드리프트 구역(121)에 대해 이용가능한 단면 영역을 증가시키고 이에 따라 스트라이프 형상의 전계 전극에 비해 온 상태 저항 RDSon을 감소시킨다.
트랜지스터 셀 TC의 반도체 부분을 포함하는 트랜지스터 단면 TS는 전계 플레이트 구조(160)와 제2 표면(102) 사이의 반도체 부분(100)의 연속적인 단면으로부터 돌출하고, 천공된 드리프트 구역 단면(121a)을 포함한다. 트랜지스터 단면 TS의 수평 평균 폭은 0.2 μm 내지 10 μm의 범위, 예를 들어, 0.3 μm 내지 1 μm의 범위에 있을 수 있다.
전계 플레이트 구조(160)들 사이의 반도체 부분(100)의 메사 단면(170)은 제2 도전성 타입의 바디 구역(115)을 포함한다. 바디 구역(115)은 드리프트 구조(120), 예를 들어, 천공된 드리프트 구역 단면(121a)과 제1 pn 접합 pn1을 형성하고, 바디 구역(115)과 제1 표면(101) 사이에 형성된 소스 구역(110)과 제2 pn 접합 pn2를 형성한다. 제1 pn 접합 pn1과 제1 표면(101) 사이의 거리는 게이트 구조(150)의 수직 연장부와 같거나 작을 수 있다. 바디 구역(115)은 수평 평면에서 전계 플레이트 구조(160)를 완전하게 둘러싼다. 게이트 유전체(151)는 바디 구역(115)의 채널 부분에 게이트 전극(155)을 용량성 결합한다.
소스 구역(110)은 제1 표면(101)으로부터 반도체 부분(100)으로, 예를 들어, 바디 구역(115)으로 연장하는 웰(well)일 수 있다. 하나의 소스 구역(110)은 수평 평면에서 각각의 침 형상의 전계 플레이트 구조(160)를 둘러쌀 수 있고 2개 이상의 분리된 소스 구역(110)은 각각의 트랜지스터 단면 TS에 형성될 수 있다. 소스 구역(110)은 침 형상의 전계 플레이트 구조(160)로부터 이격될 수 있거나 혹은 침 형상의 전계 플레이트 구조(160)에 바로 인접할 수 있다.
바디 구역(115) 뿐만 아니라 전계 전극(165), 소스 구역(110)은 제1 부하 전극(310)에 전기적으로 접속된다. 제1 부하 전극(310)은, 예를 들어, 반도체 디바이스(500)가 IGFET인 경우에 소스 단자, 반도체 디바이스(500)가 IGBT인 경우에 에미터 단자 또는 반도체 디바이스(500)가 반도체 다이오드인 경우에 애노드 단자인 제1 부하 단자 L1에 전기적으로 결합되거나 접속될 수 있다.
제2 표면(102) 및 컨택트 부분(129)에 바로 인접하는 제2 부하 전극(320)은 반도체 디바이스(500)가 IGFET인 경우에 드레인 단자, 반도체 디바이스(500)가 IGBT인 경우에 콜렉터 단자 또는 반도체 디바이스(500)가 반도체 다이오드인 경우에 캐소드 단자인 제2 부하 단자 L2에 전기적으로 결합되거나 접속될 수 있다.
예시된 실시예 및 후술하는 설명에서, 바디 구역(115)은 p 타입이고 소스 구역(110) 뿐만 아니라 드리프트 구역(121)은 n 타입이다. 이하에 개략 기술되는 바와 같이 유사한 고려사항이 n 타입 바디 구역(115)이 p 타입 소스 구역(110) 뿐만 아니라 p 타입 드리프트 구역(121)과 결합하는 실시예에 또한 적용된다.
게이트 전극(155)에 인가된 게이트 전압이 임계 전압을 초과할 때, 전자는 게이트 유전체(151)에 바로 인접하는 바디 구역(115)의 채널 부분에 축적되고 드리프트 구조(120)와 소스 구역(110) 사이에 인가된 포지티브 전압을 갖는 반도체 디바이스(500)의 순방향 바이어싱 상태에서 전자에게 있어서 제2 pn 접합 pn2를 바이패스하는 반전 채널을 형성한다. 임계 전압을 초과하는 게이트 전압에 응답하여, 부하 전류는 반도체 부분(100)을 통해 수직 방향으로 제1 및 제2 부하 단자 L1, L2 사이에서 흐른다.
게이트 전극(155)은 제1 표면(101)으로부터 메사 단면(170)으로 연장하는 제1 부분(155a) 및 제1 표면(101)으로부터 돌출하여 층간 유전체(210)로 투사하는 제2 부분(155b)을 포함한다. 제2 부분(155b)이 수평 방향으로 게이트 전극의 오믹 저항을 상당히 감소시키도록 제2 부분(155b)은 제1 부분(155a)의 대응하는 폭보다 넓다. 제2 부분(155b)의 수직 연장부가 상술한 바와 같이 고도의 콘포멀 보호층의 두께에 의해 정밀하게 정의될 수 있으므로, 게이트 전극(155)의 저항은 반도체 디바이스(500)에 걸쳐 매우 균일하다.
스크린 산화물 층(410)은 적어도 메사 단면(170)을 덮을 수 있다. 스크린 산화물 층(410)은 5　nm 내지 30　nm, 예를 들어, 10　nm 내지 15　nm의 범위의 두께를 갖는 열적으로 성장된 실리콘 산화물 층일 수 있다. 스크린 산화물 층(410)은 게이트 구조(150) 이전에 형성되고 얕은 임플랜트, 예를 들어, 소스 구역(110) 및/또는 바디 구역(115)을 형성하게 한다.
예를 들어, 제2 pn 접합 pn2와 제1 표면(101) 사이의 거리는 200 nm 미만이고, 예를 들어, 150 nm 미만이다. 소스 구역(110)의 낮은 수직 연장부는 게이트 전하를 감소시키고 게이트 구조(150)의 수직 치수를 감소시키도록 한다.
제1 pn 접합 pn1과 제1 표면(101) 사이의 거리는 800 nm 미만이다. 바디 구역(115)의 낮은 수직 연장부는 게이트 구조(150) 및 전계 플레이트 구조(160)의 수직 영역을 감소시켜 공정 복잡성을 감소시킨다.
도 7a 내지 도 7c는 도 6을 참조하여 상세하게 기술한 바와 같이 침 형상의 전계 플레이트 구조(160) 및 게이트 구조(150)를 갖는 트랜지스터 셀 TC을 포함하는 반도체 부분(100)에 기반하는 IGFET(501)를 도시하며, 제1 부하 단자는 소스 단자 S이고 제2 부하 단자는 드레인 단자 D이다.
층간 유전체(210)는 반도체 부분(100)의 제1 표면(101) 상에 형성되고 제1 부하 전극(310)으로부터 게이트 전극(155)을 전기적으로 분리한다. 층간 유전체(210)는 열 실리콘 산화물, 저압 화학기상 증착(low pressure chemical vapor deposition : LPCVD) 실리콘 산화물과 같은 증착된 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리케이트 글래스, 예를 들어, 도핑되지 않은 실리케이트 글래스, BSG, PSG, 또는 BPSG와 같은 상이한 유전체 재료의 하나 이상의 서브층을 포함하는 하나의 동종의 층 혹은 층 스택을 포함할 수 있다.
제1 및 제2 부하 전극(310, 320)의 각각은 주요 성분(들)으로서, 알루미늄(Al), 구리(Cu), 혹은 AlSi, AlCu 또는 AlSiCu와 같은 알루미늄이나 구리의 합금으로 구성되거나 이들을 함유하는 금속 구조일 수 있다. 다른 실시예에 따르면, 제1 및 제2 부하 전극(310, 320) 중 적어도 하나는 주요 성분(들)으로서, 니켈 (Ni), 주석(Sn), 티탄(Ti), 텅스텐(W), 탄탈(Ta), 바나듐(V), 은(Ag), 금(Au), 플래티늄(Pt), 및/또는 팔라듐(Pd)을 함유할 수 있다. 제1 및 제2 부하 전극(310, 320) 중 적어도 하나는 2개 이상의 서브층을 포함할 수 있고, 각각의 서브층은 주요 성분(들)으로서, 예를 들어, Ni, Sn, Ti, V, Ag, Au, Pt, W, 및 Pd 중 하나 이상, 규화물, 질화물 및/또는 합금을 함유한다.
컨택트 구조(315)는 층간 유전체(210) 내의 개구부를 통해 연장하고, 제1 부하 전극(310)을 소스 구역(110), 바디 구역(115) 및 전계 전극(165)에 전기적으로접속한다. 컨택트 구조(315)는 하나 이상의 도전성 금속을 함유하는 층, 예를 들어, 확산 배리어 층 및/또는 접착층을 포함할 수 있고, 이들 층은, 예를 들어, 티탄 또는 탄탈 뿐만 아니라, 예를 들어, 스퍼터링된 텅스텐을 함유하는 금속 충진층에 기반한다. 컨택트 구조(315)의 몇몇의 수직 중심 축은 전계 플레이트 구조(160)의 수직 중심 축과 대략 일치할 수 있고, 수직 축들 간의 변위는 리소그래픽 오버레이 공차 내에 있다.
드리프트 구조(120)는 드리프트 구역(121)과 컨택트 부분(129) 사이에 샌드위치된 전계 정지층(128)을 포함할 수 있다. 전계 정지층(128)은 도전성 타입의 드리프트 구역(121)을 갖는다. 전계 정지층(128) 내의 평균 도펀트 농도는 드리프트 구역(121)보다 적어도 5배만큼 높을 수 있고 컨택트 부분(129)의 최대 도펀트 농도보다 최대 1/5일 수 있다.
바디 구역(115)은 컨택트 구조(315)에 바로 인접하는 강하게(heavily) 도핑된 컨택트 구역(115a)을 포함할 수 있고, 강하게 도핑된 컨택트 구역(115a)은 컨택트 구조(315)와 오믹 컨택트를 형성한다.
도 7a에서 IGFET(501)의 층간 유전체(210)는 적어도 메사 단면(170) 상에 형성된 스크린 산화물 층(410)을 포함한다. 게이트 전극(155)은 제1 표면(101)으로부터 메사 단면(170)으로 연장하는 제1 부분(155a) 및 제1 표면(101)으로부터 돌출하여 층간 유전체(210)로 투사하는 제2 부분(155b)을 포함한다.
도 7b의 IGFET(501)에서, 스크린 산화물 층은 층간 유전체(210)의 형성 이전에 제거되고 층간 유전체(210)는 10 nm 내지 30 nm 범위의 두께를 갖는 열 산화물이 없게 된다.
도 7c에서 분리된 게이트 전극(155)의 돌출하는 제2 부분(155b) 상에 직접 형성된 게이트 배선(330)은 분리된 게이트 전극(155)의 제1 부분(155a)에 전기적으로 접속된다.
도 8a 내지 도 8c는 게이트 구조(150) 및 전계 플레이트 구조(160)에 대해 상이한 레이아웃을 도시하고 도 6 및 도 7a 내지 도 7c에서 라인 VIII-VIII을 따른 단면을 나타낸다.
도 8a는 바늘 형상의 전계 플레이트 구조(160)의 인접하는 라인들 사이에서 및 이들 라인에 평행하게 스트라이프 형상의 게이트 구조(150)를 갖는 레이아웃의 실시예를 도시한다.
도 8b는 행(line) 및 열(row)의 매트릭스와 같이 배치된 바늘 형상의 전계 플레이트 구조(160) 및 각각의 메쉬로 배치된 하나의 바늘 형상의 전계 플레이트 구조(160)와 그리드를 형성하는 연속적인 게이트 구조(150)를 갖는 레이아웃의 실시예를 도시한다.
도 8c는 그리드 라인(191)을 따라 형성되는 분리 게이트 전극을 나타내는 실시예를 도시하며, 그리드 라인은 육각형 그리드를 형성한다.
도 9는 예시로서, 모터 드라이브, 스위칭 모드 공급 전력, 스위칭 모드 공급 전력의 1차 스테이지, 동기형 정류기, DC/AC 컨버터의 1차 스테이지, DC/AC 컨버터의 2차 스테이지, DC/DC 컨버터의 1차 스테이지, 또는 태양 에너지 컨버터의 부분일 수 있는 전자 어셈블리(510)를 나타낸다.
전자 어셈블리(510)는 상술한 바와 같은 2개의 동일한 반도체 디바이스(500)를 포함할 수 있다. 반도체 디바이스(500)는 IGFET일 수 있고 2개의 반도체 디바이스(500)의 부하 경로는 제1 공급 단자 A와 제2 공급 단자 B 사이에 직렬로 전기적으로 접속된다. 공급 단자 A, B는 DC(직류) 전압 또는 AC(교류) 전압을 공급할 수 있다. 2개의 반도체 디바이스(500)들 사이의 네트워크 노드 NN은, 예시로서, 트랜스포머의 권선 또는 모터 권선일 수 있는 유도성 부하에 전기적으로 접속되거나, 혹은 전자 회로의 레퍼런스 전위에 전기적으로 접속될 수 있다. 전자 어셈블리(510)는 반도체 디바이스(500)를 교번적으로 스위칭 온 및 오프하는 제어 신호를 공급하도록 구성되는 제어 회로(504) 및 그 제어 회로(504)에 의해 제어되고 반도체 디바이스(500)의 게이트 단자에 전기적으로 접속되는 게이트 드라이버(502)를 더 포함할 수 있다.
전자 어셈블리(510)는 하프 브리지 구성으로 전기적으로 배치되는 반도체 디바이스(500)를 갖는 모터 드라이브일 수 있고, 네트워크 노드 NN은 모터 권선에 전지거으로 접속되고, 공급 단자 A, B는 DC 전압을 공급한다.
다른 실시예에 따르면, 전자 어셈블리(510)는 입력 주파수의 AC 전압을 전자 어셈블리(510)에 공급하는 공급 단자 A, B를 갖는 스위칭 모드 공급 전력의 1차측 스테이지일 수 있다. 네트워크 노드 NN은 트랜스포머의 1차 권선에 전기적으로 접속된다.
전자 어셈블리(510)는 트랜스포머의 2차 권선에 접속된 공급 단자 A, B를 갖는 스위칭 모드 공급 전력 및 그 스위칭 모드 공급 전력의 2차측에서 전자 회로의 레퍼런스 전위에 전기적으로 접속된 네트워크 노드 NN을 갖는 동기형 정류기일 수 있다.
다른 실시예에 따르면, 전자 어셈블리(510)는 DC/DC 컨버터, 예를 들어, 전자 어셈블리(510)에 DC 전압을 공급하는 공급 단자 A, B 및 유도성 저장 요소에 전기적으로 접속된 네트워크 노드 NN을 갖는 태양광 전지를 포함하는 응용을 위한 전력 최적화기 또는 마이크로 인버터의 1차측 스테이지일 수 있다.
다른 실시예에 따르면, 전자 어셈블리(510)는 DC/DC 컨버터, 예를 들어, 태양광 전지를 포함하는 응용을 위한 전력 최적화기 또는 마이크로 인버터의 2차측 스테이지일 수 있고, 전자 어셈블리(510)는 출력 전압을 공급 단자 A, B에 공급하고, 네트워크 노드 NN은 유도성 저장 요소에 전기적으로 접속된다.
특정의 실시예가 도시되고 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 본 발명의 범위로부터 벗어나지 않고 도시되고 기술된 특정의 실시예에 대해 각종의 대안예 및/또는 균등한 구현예가 대체될 수 있음이 이해될 것이다. 본 출원은 본 명세서에서 기술된 특정의 실시예의 임의의 변경예 또는 변형예를 포함하는 것으로 의도된다. 따라서, 본 발명은 특허청구범위 및 그 균등예에 의해서만 제한하는 것으로 의도된다.

Claims (24)

  1. 반도체 디바이스를 제조하는 방법으로서,
    반도체 층(100a)의 주면(101a) 상에 스크린 산화물 층(410)을 형성하고 상기 스크린 산화물 층(410) 상에 패시베이션 층(420)을 형성하는 단계와,
    상기 패시베이션 층(420)을 포함하는 트렌치 마스크(400) 내의 마스크 개구부(405)에 의해 노출된 상기 반도체 층(100a)의 부분에 게이트 트렌치(150a)를 형성하는 단계와,
    적어도 상기 게이트 트렌치(150a)의 측벽을 따라 게이트 유전체(151)를 형성하는 단계와,
    상기 패시베이션 층(420)을 제거한 후에, 상기 반도체 층(100a)에 소스 구역(110) 및 바디 구역(115) 중 적어도 하나를 형성하도록 상기 스크린 산화물 층(410)을 통해 도펀트를 주입하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 유전체(151)를 형성하는 단계는, 산소를 함유하는 분위기에서 가열 처리(heating treatment)를 포함하는
    반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트 유전체(151)는 상기 스크린 산화물 층(410)의 적어도 2배만큼 두꺼운
    반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 스크린 산화물 층(410)은 산소를 함유하는 분위기에서 가열 처리에 의해 형성되는
    반도체 디바이스 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 패시베이션 층(420)은 노출된 실리콘의 열 산화 동안 상기 스크린 산화물 층(410)의 산화를 억제하기 위한 공급에 적합한 재료로 이루어지는 보호층을 포함하는
    반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 보호층(421)은 실리콘 질화물 및 탄소로 구성되는 그룹으로부터 선택된 재료로 이루어지는
    반도체 디바이스 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 유전체(151)를 형성한 후에, 상기 게이트 트렌치(150a) 및 상기 마스크 개구부(405)에 게이트 전극(155)을 형성하는 단계를 더 포함하고,
    상기 게이트 전극을 형성하는 단계는, 금속을 함유하는 재료를 증착하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 게이트 트렌치(150a) 및 상기 마스크 개구부(405)에 상기 게이트 전극(155)을 형성한 후에, 상기 패시베이션 층(420)의 잔류층을 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 패시베이션 층(420)은 상기 보호층(421)에 대해 높은 에칭 선택도를 갖는 재료를 포함하는 트렌치 마스크층(422)을 포함하는
    반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 트렌치 마스크층(422)은 실리콘 산화물 또는 실리케이트 글래스를 포함하는
    반도체 디바이스 제조 방법.
  11. 제 9 항에 있어서,
    상기 게이트 전극(155)을 형성하기 이전에, 상기 트렌치 마스크층(422)을 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 주입된 도펀트로부터, 상기 게이트 유전체(151)에 각각 바로 인접하는 소스 구역(110) 및 바디 구역(115) 중 적어도 하나를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    복수의 게이트 전극(155)은 복수의 분리된 게이트 트렌치(150a)에 형성되는
    반도체 디바이스 제조 방법.
  14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 스크린 산화물 층(410)을 형성하기 이전에, 상기 주면(101a)으로부터 상기 반도체 층(100a)으로 연장하는 전계 플레이트 구조(160)를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  15. 제 14 항에 있어서,
    상기 게이트 트렌치(150a)는 그리드를 형성하고 상기 전계 플레이트 구조(160)는 상기 그리드의 메쉬에 형성되는
    반도체 디바이스 제조 방법.
  16. 제1 표면(101)으로부터 반도체 부분(100)으로 연장하고 금속 게이트 전극(155), 및 상기 반도체 부분(100)으로부터 상기 금속 게이트 전극(155)을 분리하는 게이트 유전체(151)를 포함하는 게이트 구조(150)와,
    상기 반도체 부분(100)으로부터 제1 부하 전극(310)을 분리하는 층간 유전체(210) - 상기 층간 유전체(210)는 상기 게이트 유전체(151)보다 얇은 스크린 산화출층(410)을 포함함 - 와,
    상기 반도체 부분(100)에 형성되고 상기 게이트 구조(150)에 바로 인접하는 바디 구역(115) 및 소스 구역(110)을 포함하는
    반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 층간 유전체(210)는 증착된 실리콘 산화물 또는 실리케이트 글래스 중 적어도 하나를 더 포함하는
    반도체 디바이스.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 게이트 전극(155)은 상기 제1 표면(101)으로부터 상기 반도체 부분(100)으로 연장하는 제1 부분(155a) 및 상기 제1 표면(101)으로부터 상기 스크린 산화물 층(410)을 통해 상기 층간 유전체(210)의 다른 부분으로 연장하는 제2 부분(155b)을 포함하는
    반도체 디바이스.
  19. 제 16 항 또는 제 17 항에 있어서,
    상기 제1 표면(101)으로부터 상기 반도체 부분(100)으로 연장하는 전계 플레이트 구조(160)를 더 포함하는
    반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 게이트 구조(150)는 그리드를 형성하고 상기 전계 플레이트 구조(160)는 상기 그리드의 메쉬에 형성되는
    반도체 디바이스.
  21. 제 16 항 또는 제 17 항에 있어서,
    상기 게이트 구조(150)는 복수의 분리된 게이트 구조 부분을 포함하는
    반도체 디바이스.
  22. 제1 표면(101)으로부터 반도체 부분(100)으로 연장하고 금속 게이트 전극(155), 및 상기 반도체 부분(100)으로부터 상기 금속 게이트 전극(155)을 분리하는 게이트 유전체(151)를 포함하는 게이트 구조(150)와,
    상기 제1 표면(101)으로부터 제1 부하 전극(310)을 분리하는 층간 유전체(210) - 상기 게이트 전극(155)은 상기 제1 표면(101)으로부터 상기 반도체 부분(100)으로 연장하는 제1 부분(155a) 및 상기 제1 표면(101)으로부터 상기 층간 유전체(210)로 연장하는 제2 부분(155b)을 포함함 - 와,
    상기 반도체 부분(100)에 형성되고 상기 게이트 구조(150)에 바로 인접하는 바디 구역(115) 및 소스 구역(110)을 포함하는
    반도체 디바이스.
  23. 제 22 항에 있어서,
    상기 층간 유전체(210)는 상기 게이트 유전체(151)보다 얇은 스크린 산화출층(410)을 포함하는
    반도체 디바이스.
  24. 제 22 항 또는 제 23 항에 있어서,
    상기 층간 유전체(210)는 증착된 실리콘 산화물 또는 실리케이트 글래스 중 적어도 하나를 더 포함하는
    반도체 디바이스.
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