CN116994956A - 一种碳化硅功率器件及其制备方法、芯片 - Google Patents

一种碳化硅功率器件及其制备方法、芯片 Download PDF

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Abstract

本申请属于半导体工艺技术领域，提供了一种碳化硅功率器件及其制备方法、芯片，通过在第一沟槽底部形成较厚的无掺杂硅玻璃层，可以避免沟槽底部两个角落因电场集中导致氧化层被击穿，并通过第一多晶硅层和第二多晶硅层的设计引入屏蔽栅，由源极连接屏蔽栅，减小器件的米勒电容和栅电荷。在第二多晶硅上形成绝缘介质层，且绝缘介质层两侧形成与第一N型掺杂区和第一P柱接触的第一欧姆金属层以及与第二N型掺杂区和第二P柱接触的第二欧姆金属层，在第一欧姆金属层的外侧形成肖特基金属层，通过设置肖特基结防止注入的少数载流子的符合导致的位错缺陷转变为层错而导致的潜在失效，无需任何附加工艺和面积损失，提高了器件的成本效益。

Description

一种碳化硅功率器件及其制备方法、芯片
技术领域
本申请属于半导体工艺技术领域，尤其涉及一种碳化硅功率器件及其制备方法、芯片。
背景技术
碳化硅（SiC）的带隙宽度大约是硅的三倍，临界电场强度是硅的十倍，热导率是硅的三倍，在用作功率金属氧化物半导体场效应晶体管（Metal-Oxide-Se
miconductor Field-Effect Transistor，MOSFET）时，其具有比硅更快的开关速度、更低的开关损耗和更高的工作温度范围，还具有高的击穿电压，高的热导率，高的电子饱和速率等优点。因此，以碳化硅材料制备的电力电子器件具有更高的耐压，电流保密和工作频率。可在高频、高温的环境中工作，可靠性高，适合苛刻的工作环境等。因此碳化硅材料作为第三代电力电子器件已经成为电力电子技术最为重要的发展方向，在军事和民事领域具有重要的应用前景。
然而，因平面碳化硅MOS沟道的不理想导致MOS沟道迁移率过低，极大地限制了碳化硅 MOSFET通态电流密度。因此，具有更高沟道密度、从而具有更大通态电流密度的碳化硅 UMOSFET受到的广泛关注和研究。尽管碳化硅沟槽型MOSFET具有更低通态电阻以及更紧凑的元胞布局，由于底部栅氧化层电场过高的问题，给碳化硅沟槽型MOSFET长久使用带来可靠性问题。
发明内容
为了解决上述技术问题，本申请实施例提供了一种碳化硅功率器件及其制备方法、芯片，通过优化碳化硅器件的结构和制备工艺，提高碳化硅功率器件的性能和可靠性。
本申请实施例第一方面提供了一种碳化硅功率器件的制备方法，所述碳化硅功率器件的制备方法包括：
在碳化硅衬底的正面形成碳化硅漂移层，并向所述碳化硅漂移层的第一预设区域依次注入P型掺杂离子和N型掺杂离子形成P型基层和N型掺杂层；
在所述P型基层和所述N型掺杂层两侧分别形成深度大于所述P型基层的深度的第一P柱和第二P柱，并进行离子激活处理；其中，所述第一P柱和所述第二P柱的掺杂浓度大于所述P型基层的掺杂浓度；
在所述N型掺杂层的指定区域刻蚀形成深入至所述碳化硅漂移层的第一沟槽；其中，所述第一沟槽将所述P型基层划分为第一P型基区和第二P型基区，所述第一沟槽将所述N型掺杂层划分为第一N型掺杂区和第二N型掺杂区；
在所述第一沟槽的内壁形成无掺杂硅玻璃层后填充多晶硅材料形成第一多晶硅层，并对所述无掺杂硅玻璃层和所述第一多晶硅层刻蚀处理；
对所述第一多晶硅层的上表面和所述第一沟槽的内壁进行氧化处理得到热氧化层，并填充多晶硅材料形成第二多晶硅层；
在所述第二多晶硅层上形成绝缘介质层，并在所述绝缘介质层两侧形成与所述第一N型掺杂区和所述第一P柱接触的第一欧姆金属层以及与所述第二N型掺杂区和所述第二P柱接触的第二欧姆金属层；
在所述第一欧姆金属层的外侧形成肖特基金属层，并在所述肖特基金属层、所述第一欧姆金属层以及所述第二欧姆金属层上形成源极金属层；所述肖特基金属层与所述碳化硅漂移层之间形成肖特基接触；
在所述碳化硅衬底的背面形成漏极金属层。
在一个实施例中，所述向所述碳化硅漂移层的第一预设区域依次注入P型掺杂离子和N型掺杂离子形成P型基层和N型掺杂层，包括：
在碳化硅漂移层的正面生长三明治结构掩蔽层以确定所述碳化硅漂移层上的第一预设区域；
在所述三明治结构掩蔽层的掩蔽下采用多次离子注入工艺向所述第一预设区域注入P型掺杂离子形成具有浓度梯度的P型基层；其中，多次所述离子注入工艺的注入能量逐渐增加；
在所述三明治结构掩蔽层的掩蔽下采用多次离子注入工艺向所述第一预设区域注入N型掺杂离子形成具有浓度梯度的N型掺杂层；其中，所述N型掺杂离子的注入能量小于所述P型掺杂离子的注入能量。
在一个实施例中，所述在所述P型基层和所述N型掺杂层两侧分别形成深度大于所述P型基层的深度的第一P柱和第二P柱，包括：
在P柱掩膜层的掩蔽下采用多次离子注入工艺向所述碳化硅漂移层的第二预设区域注入P型掺杂离子，分别在所述P型基层和所述N型掺杂层两侧形成具有浓度梯度的所述第一P柱和所述第二P柱；所述第二预设区域位于所述N型掺杂层的两侧，且所述第一P柱和所述第二P柱中P型掺杂离子的注入能量大于所述P型基层中P型掺杂离子的注入能量。
在一个实施例中，所述在所述N型掺杂层的指定区域刻蚀形成深入至所述碳化硅漂移层的第一沟槽，包括：
在所述N型掺杂层表面形成刻蚀保护膜，以裸露出所述N型掺杂层的指定区域；
在富氧条件下刻蚀所述N型掺杂层的指定区域形成深入至所述碳化硅漂移层的第一沟槽；其中，所述第一沟槽的宽度为0.8-1um，所述第一沟槽的侧壁角度大于88°，所述第一沟槽的底面与侧壁之间呈弧状结构。
在一个实施例中，所述在所述第一沟槽的内壁形成无掺杂硅玻璃层后填充多晶硅材料形成第一多晶硅层，并对所述无掺杂硅玻璃层和所述第一多晶硅层刻蚀处理，包括：
在所述第一沟槽的内壁采用次大气压化学气相沉积工艺形成厚度大于2000埃的无掺杂硅玻璃层；所述无掺杂硅玻璃层的厚度小于所述第一沟槽的宽度的1/2；
在所述无掺杂硅玻璃层形成的沟槽内填充多晶硅材料，并对所述多晶硅材料刻蚀处理形成厚度至少为5000埃的第一多晶硅层；其中，所述第一多晶硅层还形成有连接至所述源极金属层的金属连接孔；
采用湿法刻蚀工艺刻蚀所述无掺杂硅玻璃层，使得所述无掺杂硅玻璃层的上表面与所述第一多晶硅层的上表面齐平。
在一个实施例中，所述对所述第一多晶硅层的上表面和所述第一沟槽的内壁进行氧化处理，包括：
对所述第一多晶硅层的上表面和所述第一沟槽的内壁采用NO含量为2%的气体在1200-1500摄氏度的温度下退火处理1个小时；
对所述第一多晶硅层的上表面和所述第一沟槽的内壁采用O2含量为5%的气体在1200-1500摄氏度的温度下热氧化处理得到厚度为500埃的热氧化层；
对所述热氧化层的表面采用NO含量为2%的气体在1200-1500摄氏度的温度下退火处理1个小时。
在一个实施例中，所述绝缘介质层还与所述第一N型掺杂区和所述第二N型掺杂区接触，所述肖特基金属层还与所述第一欧姆金属层接触；所述第一欧姆金属层与所述第一N型掺杂区之间形成欧姆接触，所述第二欧姆金属层与所述第二N型掺杂区之间形成欧姆接触。
在一个实施例中，所述漏极金属层包括层叠设置的钛层、镍层以及银层；其中，所述钛层的厚度小于所述镍层的厚度，所述银层的厚度至少为所述镍层的厚度的10倍。
本申请实施例第二方面还提供了一种碳化硅功率器件，所述碳化硅功率器件由上述任一项实施例所述的制备方法制备。
本申请实施例第三方面还提供了一种芯片，所述芯片包括如上述任一项实施例所述的碳化硅功率器件的制备方法制备的碳化硅功率器件。
本申请实施例的有益效果：通过在第一沟槽底部形成较厚的无掺杂硅玻璃层，可以避免沟槽底部两个角落因电场集中导致氧化层被击穿，并通过第一多晶硅层和第二多晶硅层的设计引入屏蔽栅，由源极连接屏蔽栅，减小器件的米勒电容和栅电荷。在第二多晶硅上形成绝缘介质层，且绝缘介质层两侧形成与第一N型掺杂区和第一P柱接触的第一欧姆金属层以及与第二N型掺杂区和第二P柱接触的第二欧姆金属层，在第一欧姆金属层的外侧形成肖特基金属层，通过设置肖特基结防止注入的少数载流子的符合导致的位错缺陷转变为层错而导致的潜在失效，无需任何附加工艺和面积损失，提高了器件的成本效益。
附图说明
图1是本申请实施例提供的碳化硅功率器件的制备方法的流程示意图；
图2是本申请实施例提供的碳化硅功率器件的制备方法的步骤S100的流程示意图；
图3是本申请实施例提供的形成P型基层的示意图；
图4是本申请实施例提供的形成N型掺杂层的示意图；
图5是本申请实施例提供的形成第一P柱和第二P柱的示意图；
图6是本申请实施例提供的形成碳膜的示意图；
图7是本申请实施例提供的形成第一沟槽的示意图；
图8是本申请实施例提供的碳化硅功率器件的制备方法的步骤S300的流程示意图；
图9是本申请实施例提供的碳化硅功率器件的制备方法的步骤S400的流程示意图；
图10是本申请实施例提供的形成无掺杂硅玻璃层的示意图；
图11是本申请实施例提供的形成第一多晶硅层的示意图；
图12是本申请实施例提供的刻蚀第一多晶硅层和无掺杂硅玻璃层的示意图；
图13是本申请实施例提供的形成热氧化层的示意图；
图14是本申请实施例提供的形成第二多晶硅层的示意图；
图15是本申请实施例提供的碳化硅功率器件的制备方法的步骤S500的流程示意图；
图16是本申请实施例提供的形成绝缘介质层的示意图；
图17是本申请实施例提供的形成第一欧姆金属层和第二欧姆金属层的示意图；
图18是本申请实施例提供的形成源极金属层和肖特基金属层的示意图；
图19是本申请实施例提供的形成漏极金属层的示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。
碳化硅（SiC）的带隙宽度大约是硅的三倍，临界电场强度是硅的十倍，热导率是硅的三倍，在用作功率金属氧化物半导体场效应晶体管（Metal-Oxide-Se
miconductor Field-Effect Transistor，MOSFET）时，其具有比硅更快的开关速度、更低的开关损耗和更高的工作温度范围。因平面碳化硅MOS沟道的不理想导致MOS沟道迁移率过低，极大地限制了碳化硅 MOSFET通态电流密度。因此，具有更高沟道密度、从而具有更大通态电流密度的碳化硅 UMOSFET受到的广泛关注和研究。尽管碳化硅沟槽型MOSFET具有更低通态电阻以及更紧凑的元胞布局，由于底部栅氧化层电场过高的问题，给碳化硅沟槽型MOSFET长久使用带来可靠性问题。
碳化硅MOSFET器件在应用中，通常需要与一个二极管反并联使用。通常有两种方式可以达到这个目的，其一是直接使用该器件P型基区与碳化硅N-漂移区形成寄生的二极管，该寄生碳化硅二极管导通压降大，且反向恢复特性差，造成了较高的功率损耗，不利于其在功率市场中的推广；同时因工作速度低而导致工作效率低下，对于碳化硅 MOSFET器件在实际电路应用中极为不利；其二是通过将器件与外部二极管通过封装的方式反并联使用，该方法增加了金属打线互连数目，增加了寄生电感，不利于系统可靠性的提升；同时，由于器件数目的增加，导致系统体积增大，配套的散热需求也有所提升，封装成本也有所上升。以上种种问题使得碳化硅MOSFET器件在众多实际应用中的推广受到了阻碍。
为了解决上述技术问题，本申请实施例提供了一种碳化硅功率器件的制备方法，参见图1所示，本实施例中的碳化硅功率器件的制备方法包括步骤S100至步骤S800。
在步骤S100中，在碳化硅衬底的正面形成碳化硅漂移层，并向碳化硅漂移层的第一预设区域依次注入P型掺杂离子和N型掺杂离子形成P型基层和N型掺杂层。
在一个实施例中，碳化硅漂移层的第一预设区域位于碳化硅漂移层的中央区域，向碳化硅漂移层的第一预设区域注入P型掺杂离子后形成P型基层，注入P型掺杂离子后的碳化硅漂移层呈凹型结构，P型基层位于碳化硅漂移层的凹槽内。在相同的掩膜下通过向P型基层的上表面向P型基层注入浓度更高、能量更低的N型掺杂离子，从而在P型基层上形成N型掺杂层。
在一个实施例中，参见图2所示，步骤S100中，向碳化硅漂移层的第一预设区域依次注入P型掺杂离子和N型掺杂离子形成P型基层和N型掺杂层具体可以包括步骤S110至步骤S130。
在步骤S110中，在碳化硅漂移层200的正面生长三明治结构掩蔽层201以确定碳化硅漂移层200上的第一预设区域，参见图3所示。
在本实施例中，第一预设区域为注入掺杂离子形成P型基层和N型掺杂层的区域，如图3中的虚线箭头所示。
在一个具体应用实施例中，在碳化硅衬底100上外延生长碳化硅漂移层200后，将外延片经过清洗后，生长三明治结构掩蔽层201，该三明治结构掩蔽层201中的第一层为氧化层，这一层氧化层可以作为离子注入工艺时的遮挡层，能有效避免注入沟道隧穿。三明治结构掩蔽层201中的第二层为多晶材料层（例如多晶硅层），该多晶材料层可以作为过渡层衔接三明治结构掩蔽层201的第一层和第三层。三明治结构掩蔽层201中的第三层为可以为低压正硅酸乙脂（LPTEOS），然后经过高温致密。
在本实施例中，在生长三明治结构掩蔽层201后进行光刻图形制作，涂光刻胶曝光显影，从而确定碳化硅漂移层表面的第一预设区域，其中，光刻胶的厚度为2um，光刻胶的侧壁光滑，侧壁角度大于88°。然后开始刻蚀，刻蚀用各向异性更好ICP或TCP等离子干法机台刻蚀，先刻蚀顶部的LPTEOS，刻蚀的终点停在多晶材料层，刻蚀工艺结束，然后去除光刻胶后清洗干净准备注入工艺。
在一个实施例中，三明治结构掩蔽层201中，氧化层的厚度可以为500埃。
在一个实施例中，三明治结构掩蔽层201中，多晶材料层的厚度可以为1000埃。
在一个实施例中，三明治结构掩蔽层201中，低压正硅酸乙脂的厚度可以为2um。
在步骤S120中，在三明治结构掩蔽层201的保护下采用多次离子注入工艺向第一预设区域注入P型掺杂离子形成具有浓度梯度的P型基层310，参见图3。
在本实施例中，多次离子注入工艺注入P型掺杂离子的注入能量逐渐增加。
在一个实施例中，P型掺杂离子可以为铝离子，在高温500摄氏度的条件下多次高能注入铝离子，注入角度为0°。
在一个实施例中，P型基层310经过多次离子注入工艺形成，其内部的掺杂浓度呈梯度分布，P型基层310的浓度梯度在1*1017~1*1018cm-3。
在实际应用中，需要3到5次离子注入工艺形成P型基层310，第一次离子注入工艺的注入能量为30kev，注入剂量5*1015cm-2，第二次离子注入工艺的注入能量为100kev，注入剂量为5*1013cm-2，第三次离子注入工艺的注入能量为250kev，注入剂量为5*1013cm-2，第四次离子注入工艺的注入能量为350kev，注入剂量为5*1014cm-2，第五次离子注入工艺的注入能量为500kev，注入剂量为5*1015cm-2，在完成五次离子注入后形成深度约1.5um，浓度梯度在1*1017~1*1018cm-3的P型基层310。
在步骤S130中，在三明治结构掩蔽层201的保护下采用多次离子注入工艺向第一预设区域注入N型掺杂离子形成具有浓度梯度的N型掺杂层320，如图4所示。
在本实施例中，N型掺杂离子的注入能量小于P型掺杂离子的注入能量。
在一个实施例中，N型掺杂离子可以为氮离子，复用步骤S110中的三明治结构掩蔽层201，在高温500摄氏度的条件下高能注入氮离子，氮离子的注入角度为0°。
在实际应用中，需要3到5次离子注入工艺形成N型掺杂层320，第一次离子注入工艺的注入能量为20kev，注入剂量为5*1014cm-2，第二次离子注入工艺的注入能量为40kev，注入剂量5*1014cm-2，第三次离子注入工艺的注入能量为60kev，注入剂量5*1014cm-2，第四次离子注入工艺的注入能量为100kev，注入剂量为8*1014cm-2，形成结深0.2um，掺杂浓度大于1*1019cm-3的N型掺杂层320。
在一些实施例中，碳化硅衬底100的厚度为350um，碳化硅衬底100的掺杂类型为N型掺杂。
在一些实施例中，碳化硅衬底100中N型掺杂离子的掺杂浓度大于1*1019/cm³。
在一些实施例中，碳化硅漂移层200通过外延工艺形成于碳化硅衬底100的正面，碳化硅漂移层200的厚度为9um-11um。
在一些实施例中，碳化硅漂移层200通过外延工艺形成于碳化硅衬底100的正面，碳化硅漂移层200的厚度为9.5um-10.5um。
在一些实施例中，碳化硅漂移层200中N型掺杂离子的掺杂浓度为1*1015~1*1016/cm³。
在步骤S200中，在P型基层310和N型掺杂层320两侧分别形成深度大于P型基层310的深度的第一P柱410和第二P柱420，如图6所示。在注入P型掺杂剂形成第一P柱410和第二P柱420后进行离子激活处理。
在本实施例中，第一P柱410和第二P柱420的掺杂浓度大于P型基层310的掺杂浓度，第一P柱410和第二P柱420的深度大于P型基层310的深度，在形成第一P柱410和第二P柱420后可以通过覆盖碳膜然后高温退火处理的方式对掺杂剂进行离子激活处理。
在一个实施例中，第一P柱410和第二P柱420的深度可以为P型基层310的深度的两倍。
在步骤S200中，在P型基层310和N型掺杂层320两侧分别形成深度大于P型基层310的深度的第一P柱410和第二P柱420具体包括：在P柱掩膜层202的保护下采用多次离子注入工艺向碳化硅漂移层200的第二预设区域注入P型掺杂离子，分别在P型基层310和N型掺杂层320两侧形成具有浓度梯度的第一P柱410和第二P柱420；第二预设区域位于N型掺杂层320的两侧，且第一P柱410和第二P柱420中P型掺杂离子的注入能量大于P型基层310中P型掺杂离子的注入能量。
在一个具体应用实施例中，采用湿法刻蚀工艺去除步骤S110中形成的三明治结构掩蔽层201，重新沉积三明治结构掩蔽层201中的各层材料，曝光显影，然后刻蚀三明治结构掩蔽层在碳化硅漂移层上确定第二预设区域，形成与三明治结构掩蔽层201的结构相同的P柱掩膜层202。去除光刻胶后分多次注入P型掺杂离子在P型基层310和N型掺杂层320两侧分别形成第一P柱410和第二P柱420。
在一个实施例中，P型掺杂离子可以为铝离子，例如，在高温500摄氏度的条件下高能注入铝离子，铝离子的注入角度为0°。
在实际应用中，需要4到6次离子注入工艺形成第一P柱和第二P柱，在形成第一P柱和第二P柱的过程中，第一次离子注入工艺的注入能量为30kev，注入剂量为5*1015cm-2，第二次离子注入工艺的注入能量为100kev，注入剂量为5*1014cm-2，第三次离子注入工艺的注入能量为250kev，注入剂量为5*1014cm-2，第四次离子注入工艺的注入能量为350kev，注入剂量为5*1014cm-2，第五次离子注入工艺的注入能量为500kev，注入剂量为5*1015cm-2， 第六次离子注入工艺的注入能量为600kev，注入剂量为5*1014cm-2，第七次700kev，注入剂量为5*1013cm-2，经过七次离子注入工艺后形成深度约3.0um，浓度梯度在1*1018~1*1019cm-3的第一P柱410和第二P柱420。
在一个具体应用实施例中，在步骤S200中，在形成第一P柱410和第二P柱420后对器件进行高温退火激活处理。具体的，在金属溅射腔体里面溅射一层碳膜203包裹器件，如图6所示，然后将器件在高温炉管里面以1650摄氏度的条件高温退火处理30min，激活碳化硅材料中的掺杂剂，然后用硫酸等去除碳膜。
在步骤S300中，在N型掺杂层320的指定区域刻蚀形成深入至碳化硅漂移层200的第一沟槽500，如图7所示。
在本实施例中，第一沟槽500将P型基层310划分为第一P型基区311和第二P型基区312，第一沟槽500将N型掺杂层320划分为第一N型掺杂区321和第二N型掺杂区322。
在一个实施例中，参见图8所示，步骤S300中，在N型掺杂层320的指定区域刻蚀形成深入至碳化硅漂移层200的第一沟槽500包括步骤S310和步骤S320。
在步骤S310中，在N型掺杂层320表面形成刻蚀保护膜204，以裸露出N型掺杂层320的指定区域。
在一个具体应用实施例中，采用等离子增强化学气相沉积生长厚度为２μm的四乙氧基硅烷二氧化硅（PETEOS）作为刻蚀的硬掩膜，之后采用低压力化学气相沉积（LPCVD）工艺生长厚度为100nm的多晶材料层，多晶材料层作为刻蚀四乙氧基硅烷二氧化硅（PETEOS）的掩膜，再涂覆一层光刻胶作为刻蚀多晶材料层的掩膜。然后通过图形刻蚀工艺先用光刻工艺曝光光刻胶从而确定需要刻蚀的指定区域，刻蚀多晶材料层，去除光刻胶后再用干法刻蚀工艺刻蚀四乙氧基硅烷二氧化硅（PETEOS）形成裸露出N型掺杂层320的指定区域的刻蚀掩膜。
在一个实施例中，作为刻蚀掩膜的PETEOS中，其窗口位置侧壁的角度一定要垂直大于88°。
在步骤S320中，在富氧条件下刻蚀N型掺杂层320的指定区域形成深入至碳化硅漂移层200的第一沟槽500。
在本实施例中，第一沟槽500的宽度为0.8-1um，第一沟槽500的侧壁角度大于88°，第一沟槽500的底面与侧壁之间呈弧状结构。
在一个具体应用实施例中，富氧条件下的氧气浓度可以为30%，刻蚀后的第一沟槽500内壁会形成一层薄薄的氧化层。
在一个具体应用实施例中，在通过刻蚀掩膜裸露出需要刻蚀的指定区域后，在富氧的条件下用ICP工艺刻蚀N型掺杂层320的指定区域形成第一沟槽500，第一沟槽500的宽度为1um，第一沟槽500的深度为2.5um，第一沟槽500的侧壁角度大于88°，第一沟槽500的底部与其侧壁呈圆弧结构，圆弧结构的RMS<0.2nm。
在步骤S400中，在第一沟槽500的内壁形成无掺杂硅玻璃层后填充多晶硅材料形成第一多晶硅层520，并对无掺杂硅玻璃层510和第一多晶硅层520刻蚀处理。
在本实施例中，通过在第一沟槽500的底部形成较厚的无掺杂硅玻璃层，使得第一沟槽500的底部氧化层更厚，是传统沟槽栅氧化层的4倍，避免了沟槽底部两个角落因电场集中导致氧化层被击穿，从而严重影响了器件的可靠性。同时本申请实施例中的沟槽底部没有传统的P型（P+）阻挡层，就没有结型场效应管（JFET）区域，就不需要电流扩散层（CSL），简化了器件的制作工艺，降低了器件的制造成本，提高了器件的可靠性和输出能力。
在一个实施例中，参见图9所示，步骤S400中，在第一沟槽500的内壁形成无掺杂硅玻璃层510后填充多晶硅材料形成第一多晶硅层520，并对无掺杂硅玻璃层510和第一多晶硅层520刻蚀处理包括步骤S410、步骤S420、步骤S430。
在步骤S410中，在第一沟槽500的内壁采用次大气压化学气相沉积工艺形成厚度大于2000埃的无掺杂硅玻璃层510，如图10所示。
在本实施例中，无掺杂硅玻璃层510的厚度小于第一沟槽500的宽度的1/2，具体的，可以采用次大气压化学气相沉积工艺（SACVD）沉积次大气压无掺杂硅玻璃（SAUSG）。
在一个实施例中，无掺杂硅玻璃层510的厚度可以为无掺杂硅玻璃层510的台阶覆盖率高度。
在步骤S420中，在无掺杂硅玻璃层510形成的沟槽内填充多晶硅材料（如图11所示），并对多晶硅材料刻蚀处理形成厚度至少为5000埃的第一多晶硅层520。
在本实施例中，步骤S410中形成的无掺杂硅玻璃层510的厚度小于第一沟槽500的宽度的二分之一，此时，无掺杂硅玻璃层510覆盖第一沟槽500的内壁以及第一N型掺杂区321、第二N型掺杂区322、第一P柱410、第二P柱420后呈凹型结构，通过沉积多晶硅材料填充无掺杂硅玻璃层的凹槽，然后对多晶硅材料进行刻蚀处理，第一多晶硅层520还形成有连接至源极金属层的金属连接孔，用于在后续的源极金属沉积工艺中将第一多晶硅层520与源极金属层电性连接。
在步骤S430中，采用湿法刻蚀工艺刻蚀无掺杂硅玻璃层510，使得无掺杂硅玻璃层510的上表面与第一多晶硅层520的上表面齐平，如图12所示。
在本实施例中，采用湿法刻蚀工艺刻蚀无掺杂硅玻璃层510，仅保留第一沟槽500底部的无掺杂硅玻璃层510，使得无掺杂硅玻璃层510的上表面与第一多晶硅层520的上表面齐平。
在步骤S500中，对第一多晶硅层520的上表面和第一沟槽500的内壁进行氧化处理得到热氧化层530，并填充多晶硅材料形成第二多晶硅层540，如图14所示。
在步骤S500中，在第一沟槽500的内壁形成热氧化层530后填充多晶硅材料，然后对多晶硅材料进行刻蚀处理，去除第一沟槽500以外的多晶硅材料，使得第二多晶硅层540的上表面与第一N型掺杂区321和第二N型掺杂区322的上表面齐平，如图14所示。
在本实施例中，通过引入屏蔽栅，使得器件的源极接屏蔽栅，利用了电荷平衡的原理，减小了器件的米勒电容（Cgd）和栅电荷（Qgd），提高了器件的dv/dt能力。
在步骤S500中，参见图15所示，对第一多晶硅层520的上表面和第一沟槽500的内壁进行氧化处理，包括步骤S510、步骤S520以及步骤S530。
在步骤S510中，对第一多晶硅层520的上表面和第一沟槽500的内壁采用NO含量为2%的气体在1200-1500摄氏度的温度下退火处理1个小时。
在步骤S520中，对第一多晶硅层520的上表面和第一沟槽500的内壁采用O2含量为5%的气体在1200-1500摄氏度的温度下热氧化处理得到厚度为500埃的热氧化层530。
在步骤S530中，对热氧化层530的表面采用NO含量为2%的气体在1200-1500摄氏度的温度下退火处理1个小时。
在本实施例中，在生长热氧化层530前加入一次氮退火工艺，整个工艺过程中使用气体为NO/O2/NO的三明治退火工艺，热氧化之前先用NO含量为2%的气体对样品表面处理1小时，然后在将样品置于O2含量为5%的气体中进行热氧化处理，生长厚度为500埃的氧化层，最后再使用NO含量为2%的气体对样片进行热退火1小时，步骤S510、步骤S520以及步骤S530中的温度条件可以为1250摄氏度。
在一些实施例中，NO/O2/NO的三明治退火工艺中的主要气体可以为惰性气体（例如氩气等），NO、O2、NO的含量可以为体积比。
在步骤S600中，在第二多晶硅层540上形成绝缘介质层550（如图16所示），并在绝缘介质层550两侧形成与第一N型掺杂区321和第一P柱410接触的第一欧姆金属层610以及与第二N型掺杂区322和第二P柱420接触的第二欧姆金属层620，如图17所示。
在一个实施例中，绝缘介质层550可以为氧化硅，通过沉积工艺在第二多晶硅层540、N型掺杂层320、第一P柱410、第二P柱420上沉积厚度为1um的SiO2，并通过光刻刻蚀出用于填充欧姆接触的孔，如图16所示。
在图16的基础上，沉积欧姆金属材料，然后对绝缘介质层550上的欧姆金属材料进行刻蚀形成与第一N型掺杂区321和第一P柱410接触的第一欧姆金属层610，以及与第二N型掺杂区322和第二P柱420接触的第二欧姆金属层620。
在一个实施例中，欧姆金属材料可以为氮化硅（NixSiy）的合金层。
具体的，通过在用于填充欧姆接触的孔内沉积厚度为1000埃的金属镍，然后在500摄氏度~700摄氏度的温度下退火处理，形成一层NixSiy的合金层。然后用腐蚀液去除绝缘介质层550上面没有合金的金属镍，最后在980摄氏度的高温条件下，退火时间60秒形成高温合金，从而形成良好的欧姆接触。
在步骤S700中，在第一欧姆金属层610的外侧形成肖特基金属层630，并在肖特基金属层630、第一欧姆金属层610以及第二欧姆金属层620上形成源极金属层，如图18所示。
在本实施例中，采用肖特基淀积掩膜覆盖样品正面，然后沉积肖特基金属材料在第一欧姆金属层610的外侧形成肖特基金属层630，肖特基金属层630与碳化硅漂移层200之间形成肖特基接触。具体的，在需要形成肖特基金属层630的位置形成四乙氧基硅烷二氧化硅（PETEOS），然后去胶清洗，溅射金属钛材料作为肖特基金属层630，然后再用金属掩膜刻蚀金属钛材料，最后低温合金形成肖特基结。
在本实施例中，通过在第一欧姆金属层610的外侧集成肖特基工艺，避免了传统器件结构中的PN结（例如P+/N-结），可以降低器件的源漏电压（VSD）和反向恢复电荷，当SiCMOSFET中的寄生体二极管开启时，集成肖特基二极管（JBS）还可以防止由于注入的少数载流子的复合而导致的位错缺陷转变为层错而导致的潜在失效，且无需任何附加工艺和面积损失，大大提高了器件的成本效益。
在本实施例中，通过在肖特基金属层630、第一欧姆金属层610以及第二欧姆金属层620上沉积金属铝材料形成源极金属层710，金属铝材料的厚度可以为4um。
在一个实施例中，本实施例中的制备方法还包括在源极金属层710上形成钝化层730，钝化层730包括四乙氧基硅烷二氧化硅（PETEOS）、氮化硅（PESIN）以及聚酰亚胺（PI）。
在一个实施例中，PETEOS的厚度为6000埃。
在一个实施例中，PESIN的厚度为300埃。
在一个实施例中，PI的厚度为7um。
在步骤S800中，在碳化硅衬底100的背面形成漏极金属层720，如图19所示。
在一个实施例中，漏极金属层720包括层叠设置的钛层、镍层以及银层；其中，钛层的厚度小于镍层的厚度，银层的厚度至少为镍层的厚度的10倍。
在一个实施例中，可以通过在碳化硅衬底100的正面贴蓝膜，碳化硅衬底100的背面减薄到100um，然后去除蓝膜，清洗，在碳化硅衬底的背面蒸发金属钛材料，然后退火处理形成欧姆接触。
在一个实施例中，漏极金属层720包括层叠设置的钛层、镍层以及银层，钛层的厚度为1000埃，镍层的厚度为2000埃，银层的厚度为1*104埃。
在一个实施例中，绝缘介质层550还与第一N型掺杂区321和第二N型掺杂区322接触，肖特基金属层630还与第一欧姆金属层610接触；第一欧姆金属层610与第一N型掺杂区321之间形成欧姆接触，第二欧姆金属层620与第二N型掺杂区322之间形成欧姆接触。
本申请实施例还提供了一种碳化硅功率器件，所述碳化硅功率器件由上述任一项实施例所述的制备方法制备。
本申请实施例还提供了一种芯片，所述芯片包括如上述任一项实施例所述的碳化硅功率器件的制备方法制备的碳化硅功率器件。
本申请实施例的有益效果：通过在第一沟槽底部形成较厚的无掺杂硅玻璃层，可以避免沟槽底部两个角落因电场集中导致氧化层被击穿，并通过第一多晶硅层和第二多晶硅层的设计引入屏蔽栅，由源极连接屏蔽栅，减小器件的米勒电容和栅电荷。在第二多晶硅上形成绝缘介质层，且绝缘介质层两侧形成与第一N型掺杂区和第一P柱接触的第一欧姆金属层以及与第二N型掺杂区和第二P柱接触的第二欧姆金属层，在第一欧姆金属层的外侧形成肖特基金属层，通过设置肖特基结防止注入的少数载流子的符合导致的位错缺陷转变为层错而导致的潜在失效，无需任何附加工艺和面积损失，提高了器件的成本效益。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区、器件的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的掺杂区、器件完成，即将器件置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。实施例中的各掺杂区、器件可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
另外，各掺杂区、器件的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
另外，在本申请各个实施例中的各掺杂区可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种碳化硅功率器件的制备方法，其特征在于，所述碳化硅功率器件的制备方法包括：
在碳化硅衬底的正面形成碳化硅漂移层，并向所述碳化硅漂移层的第一预设区域依次注入P型掺杂离子和N型掺杂离子形成P型基层和N型掺杂层；
在所述P型基层和所述N型掺杂层两侧分别形成深度大于所述P型基层的深度的第一P柱和第二P柱，并进行离子激活处理；其中，所述第一P柱和所述第二P柱的掺杂浓度大于所述P型基层的掺杂浓度；
在所述N型掺杂层的指定区域刻蚀形成深入至所述碳化硅漂移层的第一沟槽；其中，所述第一沟槽将所述P型基层划分为第一P型基区和第二P型基区，所述第一沟槽将所述N型掺杂层划分为第一N型掺杂区和第二N型掺杂区；
在所述第一沟槽的内壁形成无掺杂硅玻璃层后填充多晶硅材料形成第一多晶硅层，并对所述无掺杂硅玻璃层和所述第一多晶硅层刻蚀处理；
对所述第一多晶硅层的上表面和所述第一沟槽的内壁进行氧化处理得到热氧化层，并填充多晶硅材料形成第二多晶硅层；
在所述第二多晶硅层上形成绝缘介质层，并在所述绝缘介质层两侧形成与所述第一N型掺杂区和所述第一P柱接触的第一欧姆金属层以及与所述第二N型掺杂区和所述第二P柱接触的第二欧姆金属层；
在所述第一欧姆金属层的外侧形成肖特基金属层，并在所述肖特基金属层、所述第一欧姆金属层以及所述第二欧姆金属层上形成源极金属层；所述肖特基金属层与所述碳化硅漂移层之间形成肖特基接触；
在所述碳化硅衬底的背面形成漏极金属层。
2.如权利要求1所述的碳化硅功率器件的制备方法，其特征在于，所述向所述碳化硅漂移层的第一预设区域依次注入P型掺杂离子和N型掺杂离子形成P型基层和N型掺杂层，包括：
在碳化硅漂移层的正面生长三明治结构掩蔽层以确定所述碳化硅漂移层上的第一预设区域；
在所述三明治结构掩蔽层的掩蔽下采用多次离子注入工艺向所述第一预设区域注入P型掺杂离子形成具有浓度梯度的P型基层；其中，多次所述离子注入工艺的注入能量逐渐增加；
在所述三明治结构掩蔽层的掩蔽下采用多次离子注入工艺向所述第一预设区域注入N型掺杂离子形成具有浓度梯度的N型掺杂层；其中，所述N型掺杂离子的注入能量小于所述P型掺杂离子的注入能量。
3.如权利要求1所述的碳化硅功率器件的制备方法，其特征在于，所述在所述P型基层和所述N型掺杂层两侧分别形成深度大于所述P型基层的深度的第一P柱和第二P柱，包括：
在P柱掩膜层的掩蔽下采用多次离子注入工艺向所述碳化硅漂移层的第二预设区域注入P型掺杂离子，分别在所述P型基层和所述N型掺杂层两侧形成具有浓度梯度的所述第一P柱和所述第二P柱；所述第二预设区域位于所述N型掺杂层的两侧，且所述第一P柱和所述第二P柱中P型掺杂离子的注入能量大于所述P型基层中P型掺杂离子的注入能量。
4.如权利要求1所述的碳化硅功率器件的制备方法，其特征在于，所述在所述N型掺杂层的指定区域刻蚀形成深入至所述碳化硅漂移层的第一沟槽，包括：
在所述N型掺杂层表面形成刻蚀保护膜，以裸露出所述N型掺杂层的指定区域；
在富氧条件下刻蚀所述N型掺杂层的指定区域形成深入至所述碳化硅漂移层的第一沟槽；其中，所述第一沟槽的宽度为0.8-1um，所述第一沟槽的侧壁角度大于88°，所述第一沟槽的底面与侧壁之间呈弧状结构。
5.如权利要求1所述的碳化硅功率器件的制备方法，其特征在于，所述在所述第一沟槽的内壁形成无掺杂硅玻璃层后填充多晶硅材料形成第一多晶硅层，并对所述无掺杂硅玻璃层和所述第一多晶硅层刻蚀处理，包括：
在所述第一沟槽的内壁采用次大气压化学气相沉积工艺形成厚度大于2000埃的无掺杂硅玻璃层；所述无掺杂硅玻璃层的厚度小于所述第一沟槽的宽度的1/2；
在所述无掺杂硅玻璃层形成的沟槽内填充多晶硅材料，并对所述多晶硅材料刻蚀处理形成厚度至少为5000埃的第一多晶硅层；其中，所述第一多晶硅层还形成有连接至所述源极金属层的金属连接孔；
采用湿法刻蚀工艺刻蚀所述无掺杂硅玻璃层，使得所述无掺杂硅玻璃层的上表面与所述第一多晶硅层的上表面齐平。
6.如权利要求1所述的碳化硅功率器件的制备方法，其特征在于，所述对所述第一多晶硅层的上表面和所述第一沟槽的内壁进行氧化处理，包括：
对所述第一多晶硅层的上表面和所述第一沟槽的内壁采用NO含量为2%的气体在1200-1500摄氏度的温度下退火处理1个小时；
对所述第一多晶硅层的上表面和所述第一沟槽的内壁采用O2含量为5%的气体在1200-1500摄氏度的温度下热氧化处理得到厚度为500埃的热氧化层；
对所述热氧化层的表面采用NO含量为2%的气体在1200-1500摄氏度的温度下退火处理1个小时。
7.如权利要求1-6任一项所述的碳化硅功率器件的制备方法，其特征在于，所述绝缘介质层还与所述第一N型掺杂区和所述第二N型掺杂区接触，所述肖特基金属层还与所述第一欧姆金属层接触；所述第一欧姆金属层与所述第一N型掺杂区之间形成欧姆接触，所述第二欧姆金属层与所述第二N型掺杂区之间形成欧姆接触。
8.如权利要求1-6任一项所述的碳化硅功率器件的制备方法，其特征在于，所述漏极金属层包括层叠设置的钛层、镍层以及银层；其中，所述钛层的厚度小于所述镍层的厚度，所述银层的厚度至少为所述镍层的厚度的10倍。
9.一种碳化硅功率器件，其特征在于，所述碳化硅功率器件由权利要求1-8任一项所述的制备方法制备。
10.一种芯片，其特征在于，所述芯片包括如权利要求1-8任一项所述的碳化硅功率器件的制备方法制备的碳化硅功率器件。
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