CN111081754A - 沟槽型mos结构肖特基二极管及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 5
- 230000002829 reductive effect Effects 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 235
- 238000000034 method Methods 0.000 claims description 70
- 230000004888 barrier function Effects 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 230000008569 process Effects 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 239000011241 protective layer Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims description 2
- 230000002441 reversible effect Effects 0.000 abstract description 54
- 230000015556 catabolic process Effects 0.000 abstract description 28
- 230000005684 electric field Effects 0.000 abstract description 26
- 238000009826 distribution Methods 0.000 abstract description 11
- 230000000903 blocking effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 18
- 230000009467 reduction Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 230000006872 improvement Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005275 alloying Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- IYYIVELXUANFED-UHFFFAOYSA-N bromo(trimethyl)silane Chemical compound C[Si](C)(C)Br IYYIVELXUANFED-UHFFFAOYSA-N 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000009776 industrial production Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QQMBHAVGDGCSGY-UHFFFAOYSA-N [Ti].[Ni].[Ag] Chemical compound [Ti].[Ni].[Ag] QQMBHAVGDGCSGY-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum-titanium-nickel-silver Chemical compound 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
- H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
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- General Physics & Mathematics (AREA)
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Abstract
本发明提供了沟槽型MOS结构肖特基二极管及其制备方法。所述沟槽型MOS结构肖特基二极管包括N型掺杂衬底、设置在所述N型掺杂衬底上表面上的N型掺杂外延层和从所述N型掺杂外延层的上表面向所述N型掺杂外延层中延伸的多个沟槽，其中，所述N型掺杂外延层中的掺杂浓度由上至下逐渐升高。由此，通过改变肖特基二极管中N型掺杂外延层的杂质掺杂浓度(N型掺杂外延层中的掺杂浓度由上至下逐渐升高)，可以改变N型掺杂外延层电场强度分布，进而降低沟槽底部拐角处的峰值电场，达到改善肖特基二极管的反向阻断特性和器件的正向导通特性，即降低肖特基二极管的反向漏电流，升高反向击穿电压。
Description
技术领域
本发明涉及而二极管技术领域，具体的，涉及沟槽型MOS结构肖特基二极管及其制备 方法。
背景技术
目前沟槽型MOS结构肖特基二极管(TMBS)是利用MOS结构围绕肖特基势垒结， 通过改变在MOS结构之间漂移区的电场强度分布，抑制了漂移区肖特基势垒结表面峰值电 场强度，使得峰值电场强度出现在器件的体内，从而优化了器件的正反向电参数特性。
TMBS整流器件接反向偏压时，沟槽MOS结构有利于降低肖特基表面的电场强度，抑制了肖特基势垒结随反向偏压增大而势垒高度降低的效应，其中，沟槽之间的宽度和深度对肖特基势垒降低效应影响显著，沟槽的宽度越窄和沟槽的深度越深，肖特基表面的电场强度越小，这样有利于器件的反向漏电流的降低和反向击穿电压的升高，但是沟槽的宽度的减少和深度的增加会降低器件的正向导通特性，引起导通电阻的升高。
因此，关于沟槽型MOS结构肖特基二极管的研究还有待深入。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个 目的在于提出一种具有低反向漏电流、高反向击穿电压、正向导通特性优良或性能稳定的 沟槽型MOS结构肖特基二极管。
在本发明的一个方面，本发明提供了一种沟槽型MOS结构肖特基二极管。根据本发明 的实施例，所述沟槽型MOS结构肖特基二极管包括N型掺杂衬底、设置在所述N型掺杂 衬底上表面上的N型掺杂外延层和从所述N型掺杂外延层的上表面向所述N型掺杂外延层 中延伸的多个沟槽，其中，所述N型掺杂外延层中的掺杂浓度由上至下逐渐升高。由此， 通过改变肖特基二极管中N型掺杂外延层的杂质掺杂浓度(N型掺杂外延层中的掺杂浓度 由上至下逐渐升高)，可以改变N型掺杂外延层电场强度分布，进而降低沟槽底部拐角处 的峰值电场，达到改善肖特基二极管的反向阻断特性和器件的正向导通特性，即相比现有 技术可以更有效的降低肖特基二极管的反向漏电流，升高反向击穿电压，而且不会影响肖 特基二极管的正向导通电阻，进而更好的改善肖特基二极管的使用性能。
在本发明的一个方面，本发明提供了一种制备前面所述的沟槽型MOS结构肖特基二极 管的方法。根据本发明的实施例，上述方法包括：在N型掺杂衬底的一个表面上通过渐变 外延工艺或渐变扩散工艺形成N型掺杂外延层，在所述渐变外延工艺或渐变扩散工艺中， 逐渐降低杂质的掺杂浓度；在所述N型掺杂外延层的上表面挖槽，形成从所述N型掺杂外 延层的上表面向所述N型掺杂外延层中延伸的多个沟槽。由此，上述制备方法简单快捷，工艺成熟，易于工业化生产，且在上述方法中通过改变肖特基二极管中N型掺杂外延层的杂质掺杂浓度(N型掺杂外延层中的掺杂浓度由上至下逐渐升高)，可以改变N型掺杂外延层电场强度分布，进而降低沟槽底部拐角处的峰值电场，达到改善肖特基二极管的反向阻断特性和器件的正向导通特性，即相比现有技术更有效的降低肖特基二极管的反向漏电流， 升高反向击穿电压，而且不会影响肖特基二极管的正向导通电阻，进而更好的改善肖特基 二极管的使用性能。
附图说明
图1是本发明一个实施例中沟槽型MOS结构肖特基二极管的结构示意图。
图2是现有技术中沟槽结构的示意图和本发明又一个实施例中沟槽形状的示意图。
图3是本发明又一个实施例中沟槽型MOS结构肖特基二极管的结构示意图。
图4是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的方法流程图。
图5是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
图6是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
图7是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
图8是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
图9是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
图10是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
图11是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
图12是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
图13是本发明又一个实施例中制备沟槽型MOS结构肖特基二极管的结构流程图。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明， 而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献 所描述的技术或条件或者按照产品说明书进行。
在本发明的一个方面，本发明提供了一种沟槽型MOS结构肖特基二极管。根据本发明 的实施例，所述沟槽型MOS结构肖特基二极管包括N型掺杂衬底9、设置在N型掺杂衬 底9上表面上的N型掺杂外延层8和从N型掺杂外延层8的上表面向N型掺杂外延层8 中延伸的多个沟槽11，其中，N型掺杂外延层8中的掺杂浓度由上至下逐渐升高。由此， 通过改变肖特基二极管N型掺杂外延层8的杂质掺杂浓度(N型掺杂外延层8中的掺杂浓 度由上至下逐渐升高)，可以改变N型掺杂外延层电场强度分布，进而降低沟槽底部拐角 处的峰值电场，达到改善肖特基二极管的反向阻断特性和器件的正向导通特性，即相比现 有技术可以更有效的降低肖特基二极管的反向漏电流，提升反向击穿电压，而且不会影响 肖特基二极管的正向导通电阻，进而更好的改善肖特基二极管的使用性能。
发明人发现，在TMBS整流器件中，沟槽MOS结构可以减少器件的反向漏电流和提高器件的反向击穿电压，但是由于现有技术中沟槽底部拐角通常为直角或接近直角(如2图中的(a))，如此沟槽底部的拐角处的峰值电场较大，相邻两个沟槽的底部拐角之间的电场强度较低，很大程度上限制了肖特基二极管的反向击穿电压的改善，使其很难具有理想的使用性能。发明人通过改变二极管N型掺杂外延层的杂质掺杂浓度(N型掺杂外延层中 的掺杂浓度由上至下逐渐升高)，可以改变N型掺杂外延层电场强度分布，进而可以降低 沟槽底部拐角处的峰值电场，使得N型掺杂外延层中的电场强度具有接近水平线的分布曲 线(代表电场强度分布较为均匀)，使上述分布曲线具有更大的积分面积，最终达到降低二 极管的反向漏电流、提升反向击穿电压的效果，改善肖特基二极管的正向导通电阻和反向 阻断特性。
根据本发明的实施例，为了提高二极管的性能，N型掺杂外延层8中的掺杂浓度由上 至下线性或接近线性升高。由此，该掺杂浓度的变化规律最契合肖特基二极管中耗尽层扩 展曲线，可更好的提升肖特基二极管的反向击穿电压，改善肖特基二极管性能。
如前所述，发明人发现现有技术中沟槽底部的直角或接近直角的拐角处的峰值电场较 大，很大程度上限制了二极管的反向击穿电压的改善，使其很难具有理想的使用性能，为 了进一步提升反向击穿电压，参照图2中的(b)，每个沟槽11底部的拐角处为弧面12。由此，将沟槽11的底部拐角设置为弧面12，这样的结构设置可以降低沟槽底部拐角处的 电场强度，进而提升肖特基二极管的反向击穿电压。需要说明的是，参照图2中的(b)， 上述仅仅是将沟槽底部拐角处设置为弧面，沟槽11底部部分依然保持平面13。
根据本发明的实施例，为了更进一步的提升反向击穿电压，参照图3，位于相邻两个沟 槽11之间的N型掺杂外延层8中设有从N型掺杂外延层8的上表面向N型掺杂外延层8中延伸的减N型浓度浅层7。由此，减N型浓度浅层7可以降低肖特基势垒层附近的N型 掺杂外延层的掺杂浓度，进而降低肖特基二极管的反向漏电流，提升反向击穿电压。
根据本发明的实施例，为了较为便利的达到降低肖特基势垒层附近的N型掺杂外延层 的掺杂浓度，可以通过对位于相邻两个沟槽11之间的N型掺杂外延层8的表面进行P型杂质掺杂，即减N型浓度浅层为P型掺杂。由此，N型外延表面进行P型掺杂后，N型杂 质浓度降低，硅的功函数增加，电势差减小，势垒高度降低，正向压降(VF值)减小，进 而可以很好的降低肖特基势垒层附近的N型掺杂外延层的N型掺杂浓度，且不影响二极管 的其他性能。需要说明的是，肖特基势垒层是指势垒金属层3与多个沟槽之间的N型掺杂 外延层8相互接触形成的具有一定厚度的势垒层，虽然本申请中的P型掺杂的减N型浓度 浅层设置在势垒金属层3与N型掺杂外延层8之间，但是由于减N型浓度浅层的厚度较薄， 且远小于势垒层的厚度，再者，P型杂质掺杂后的外延层(减N型浓度浅层)还是N型掺 杂外延层，减N型浓度浅层7中P型杂质的掺杂，只是相对降低了肖特基势垒层附近的N 型掺杂外延层的掺杂浓度，因此肖特基二极管中的势垒层还是势垒金属层与N型掺杂外延 层相互接触形成的肖特基势垒层。
根据本发明的实施例，为了保证势垒金属层与N型掺杂外延层之间接触形成的势垒层 的性能，减N型浓度浅层7的厚度为0.01微米～0.3微米(减N型浓度浅层的厚度小于势垒层的厚度，通常势垒层的厚度为0.1微米～0.5微米)，比如为0.01微米、0.05微米、0.1 微米、0.15微米、0.2微米、0.25微米或0.3微米。由此，可以在不影响到势垒金属层与N 型掺杂外延之间接触形成的势垒层的性能的基础上降低肖特基二极管的反向漏电流，提升 反向击穿电压。
根据本发明的实施例，为了更进一步保证势垒金属层与N型掺杂外延之间接触形成的 势垒层的性能，减N型浓度浅层7的P型杂质掺杂剂量为1e10～1e1 6ea/cm2(每平方厘米 的离子个数)，比如为1e1 0ea/cm2、1e1 1ea/cm2、1e1 2ea/cm2、1e1 3ea/cm2、1e1 4ea/cm2、 1e1 5ea/cm2或1e1 6ea/cm2。由此，可以在不影响到势垒金属层与N型掺杂外延之间接触 形成的势垒层的性能的基础上更好的降低肖特基二极管的反向漏电流，提升反向击穿电压。
根据本发明的实施例，肖特基二极管除了包括前面所述的N型掺杂衬底9、N型掺杂外延层8和沟槽11之外，还包括常规肖特基二极管所必备的结构或部件，如图1和图3所 示，沟槽型MOS结构肖特基二极管包括：N型掺杂外延层8，在N型掺杂衬底9上表面上； 多个沟槽11，多个沟槽11从N型掺杂外延层8的上表面向N型掺杂外延层8中延伸；栅 氧化层5，栅氧化层5设置在多个沟槽11的内壁上；掺杂多晶硅6，掺杂多晶硅6填充在 多个沟槽11内；绝缘层4，绝缘层4设置在N型掺杂外延层8的上表面上，且绝缘层4具 有开口，开口暴露出多个沟槽11和多个沟槽之间的N型掺杂外延层8的上表面；减N型 浓度浅层7，减N型浓度浅层7位于相邻两个沟槽11之间，且从N型掺杂外延层8的上表 面(即开口暴露的多个沟槽之间的N型掺杂外延层8的上表面)向N型掺杂外延层8中延 伸；势垒金属层3，势垒金属层3设置在开口中和绝缘层4远离N型掺杂衬底9的表面上； 阳极金属2，阳极金属2设置在势垒金属层3的上表面上；保护层1，保护层1设置在阳极 金属2的上表面上，并覆盖暴露的绝缘层4；阴极金属10，阴极金属10设置在N型掺杂 衬底9的下表面上。由此，上述结构的肖特基二极管具有较低的反向漏电流以及较高的反 向击穿电压。
根据本发明的实施例，N型掺杂衬底9的掺杂杂质可以为砷和磷中的至少一种，掺杂 电阻率小于0.005Ω·cm，N型掺杂衬底的晶向可以为<100>晶向，该晶向的N型掺杂衬底中生长氧化层厚度较为均匀，及侧壁形貌角度更为接近90°，进而有利于提升肖特基二极管的性能；N型掺杂外延层8的掺杂杂质选自砷和磷中的至少一种，N型掺杂外延层8的 厚度和掺杂电阻率没有限制要求，本领域技术人员可以根据不同的反向击穿电压灵活选择， 比如掺杂电阻率可以为0.1～10Ω·cm；沟槽11的深度可以为1～5微米；栅氧化层5的厚 度可以根据不同的反向电压灵活调整，比如可以为
掺杂多晶硅6的厚度可 以根据沟槽的宽度进行灵活调整，比如可以为
掺杂电阻率要小于10 Ω·cm，掺杂多晶硅的电阻率越小其接触电阻就越小，对肖基特二极管的正向电压的影响 就越小；绝缘层4可以为磷或硼掺杂的绝缘氧化层，也可以是无杂质掺杂的绝缘氧化层； 形成势垒金属层的材料选自镍、铂、金、钛和钼中的至少一种，其通过合金工艺与N型掺 杂外延层之间形成势垒层；形成阳极金属的材料可以选自铝、金、钛和镍中的至少一种； 形成保护层的材料选自聚酰亚胺、氧化层、氮化硅中的至少一种；形成阴极金属的材料包 括但不限于钛-镍-银、镍-银、铝-钛-镍-银等合金，阴极金属与硅界面形成欧姆接触，降低 背面接触电阻，并形成背面引线。
在本发明的一个方面，本发明提供了一种制备前面所述的沟槽型MOS结构肖特基二极 管的方法。根据本发明的实施例，参照图4，上述方法包括：
步骤1：在N型掺杂衬底9的一个表面上通过渐变外延工艺或渐变扩散工艺形成N型掺杂外延层，在渐变外延工艺或渐变扩散工艺中，逐渐降低杂质的掺杂浓度，结构示意图参照5。由此，N型掺杂外延层中的掺杂浓度由上向下呈阶梯状逐渐升高，进而改变N型 掺杂外延层电场强度分布，进而降低沟槽底部拐角处的峰值电场，达到改善肖特基二极管 的反向阻断特性和器件的正向导通特性，即相比现有技术可以更有效的降低肖特基二极管 的反向漏电流，升高反向击穿电压，而且不会影响肖特基二极管的正向导通电阻，进而更 好的改善肖特基二极管的使用性能。
根据本发明的实施例，为了提高肖特基二极管的性能，上述方法进一步包括对N型掺 杂外延层8进行退火处理的步骤。由此，经过退火后，N型掺杂外延层中的掺杂浓度由上向下由呈阶梯升高变为线性或接近线性升高，而掺杂浓度呈线性或接近线性的变化规律最契合肖特基二极管中耗尽层扩展曲线，更好的提升肖特基二极管的反向击穿电压，改善肖特基二极管性能。
步骤2：在N型掺杂外延层的上表面挖槽，形成从N型掺杂外延层的上表面向N型掺杂外延层中延伸的多个沟槽，结构示意图参照图6。
根据本发明的实施例，挖槽的方法没有限制要求，本领域技术人员可以根据实际需求 灵活选择。在本发明的一些实施例中，可以通过蚀刻的方法进行挖槽，如此，方法简单， 工艺成熟，易于实施和工业化生产。在本发明的一些实施例中，为了改善肖特基二极管的 性能，参照图6，沟槽底部的拐角角度α为87°～90°，比如为87°、87.5°、88°、88.5°、 89°、89.5°或90°，如此，有利于提升反向击穿电压，降低VF(正向压降)值；若沟槽 底部的拐角角度α低于87°，则相对会降低反向击穿电压，提高VF值，不利于改善肖特 基二极管的性能。
根据本发明的实施例，为了进一步的提升反向击穿电压，上述制备肖特基二极管的方 法进一步包括：在多个沟槽11内和N型掺杂外延层8的表面上形成牺牲氧化层(图中未示 出)，使每个沟槽底部的拐角处呈弧面，之后去除牺牲氧化层，结构示意图参照图7。由于沟槽底部拐角处对应不同的晶向，且热氧化生长牺牲氧化层时，沟槽底部拐角处不同晶向的生长速率不同(<111>速率最快，<110>次之，<100>最慢)，即生长牺牲氧化层所消耗的 硅的速率也不同，故而通过牺牲氧化层的生长可将沟槽底部的拐角处由垂直或接近垂直变为弧面，这样的结构设置可以降低沟槽底部拐角处的电场强度，进而提升肖特基二极管的反向击穿电压。其中，去除牺牲氧化层的方法没有限制要求，本领域技术人员可以根据实际情况灵活选择，在本发明的实施例中，可以通过湿法腐蚀的方法去除牺牲氧化层，该方法简单快捷，工艺成熟，不会对N型掺杂外延层产生负面影响。
根据本发明的实施例，将沟槽底部的拐角处变为弧面后，通过热氧化生长的方式在沟 槽内壁和N型掺杂外延层8的表面形成栅氧化层5，并在沟槽11内和栅氧化层5的表面上 沉积形成掺杂多晶硅6，然后通过蚀刻的方法去除沟槽以外的栅氧化层和掺杂多晶硅，结 构示意图参照图8。
根据本发明的实施例，为了提高肖特基二极管的性能，上述制备肖特基二极管的方法 进一步包括在N型掺杂外延层的表面上形成绝缘层4的步骤，通过蚀刻的方法(比如可以 为干法蚀刻或湿法蚀刻)去除部分绝缘层，使得绝缘层4具有开口41，开口41暴露出多个沟槽和多个之间的N型掺杂外延层的上表面，结构示意图参照图9。
根据本发明的实施例，为了更进一步的提升反向击穿电压，上述制备肖特基二极管的 方法进一步包括：对位于相邻两个沟槽11之间的N型掺杂外延层8的上表面进行P型杂质掺杂，以便形成减N型浓度浅层7，结构示意图参照图10。由此，减N型浓度浅层7中 掺杂有P型杂质，可以降低肖特基势垒层附近的N型掺杂外延层的掺杂浓度，进而降低肖 特基二极管的反向漏电流，提升反向击穿电压。
根据本发明的实施例，形成减N型浓度浅层的具体方法包括：在绝缘层4以及沟槽对 应的表面上形成光阻，然后对位于相邻两个沟槽11之间的N型掺杂外延层8的上表面进行 P型掺杂，掺杂剂量为1e10～1e16ea/cm2，之后去除光阻并进行高温激活，进而得到减N型 浓度浅层。其中，高温激活的方法包括但不限于高温退火、快速退火、激光退火等方法，上述方法工艺较为成熟，便于操作实施，易于工业化生产。
根据本发明的实施例，上述制备肖特基二极管的方法简单快捷，工艺成熟，易于工业 化生产，且在上述方法中通过改变肖特基二极管N型掺杂外延层的杂质掺杂浓度(N型掺杂外延层中的掺杂浓度由上至下逐渐升高)，可以改变N型掺杂外延层电场强度分布，进 而降低沟槽底部拐角处的峰值电场，达到改善肖特基二极管的反向阻断特性和器件的正向导通特性，即相比现有技术可以更有效的降低肖特基二极管的反向漏电流，升高反向击穿电压，而且不会影响肖特基二极管的正向导通电阻，进而更好的改善肖特基二极管的使用性能。
根据本发明的实施例，除了前面所述N型掺杂衬底9、N型掺杂外延层8、沟槽11、 栅氧化层5、掺杂多晶硅6、绝缘层4等结构的形成步骤，制备沟槽型MOS结构肖特基二 极管的方法还包括一些常规结构的形成步骤。下面根据本发明的一些具体实施例，详细描 述一下制备沟槽型MOS结构肖特基二极管的整体步骤：
S10：在N型掺杂衬底9的一个表面上通过渐变外延工艺或渐变扩散工艺形成N型掺杂外延层8，在渐变外延工艺或渐变扩散工艺中，逐渐降低杂质的掺杂浓度，结构示意图 参照图5，其中，形成N型掺杂外延层8的方法和具体要求与前面所述的一致，在此不再 过多赘述。
S20：对N型掺杂外延层8进行退火处理。
S30：在N型掺杂外延层8的上表面挖槽，形成从N型掺杂外延层8的上表面向N型 掺杂外延层8中延伸的多个沟槽11，结构示意图参照图6，其中，形成沟槽的方法和具体 要求与前面所述的一致，在此不再过多赘述。
S40：在多个沟槽11内和N型掺杂外延层8的表面上形成牺牲氧化层，使每个沟槽11的底部呈弧面，之后去除牺牲氧化层，结构示意图参照图7，其中，形成弧面的方法和具 体要求与前面所述的一致，在此不再过多赘述。
S50：在多个沟槽11内壁形成栅氧化层5，并在多个沟槽内填充掺杂多晶硅6，结构示 意图参照图8，其中，形成栅氧化层5和掺杂多晶硅6的方法和具体要求与前面所述的一致，在此不再过多赘述。
S60：在N型掺杂外延层8的上表面上形成绝缘层4，绝缘层4具有开口，开口暴露出多个沟槽11和多个沟槽之间的N型掺杂外延层8的上表面，结构示意图参照图9，其中， 形成绝缘层4和开口的方法和具体要求与前面所述的一致，在此不再过多赘述。
S70：对位于相邻两个沟槽11之间的N型掺杂外延层8的上表面进行P型掺杂，以便形成减N型浓度浅层7，结构示意图参照图10，其中，形成减N型浓度浅层7的方法和具 体要求与前面所述的一致，在此不再过多赘述。
S80：在开口41(图11中未示出)中和绝缘层4的上表面上形成势垒金属层3，通过合金工艺使开口处对应的势垒金属层3和开口中暴露N型掺杂外延层8之间形成具有一定厚度的势垒层，结构示意图参照图11。其中，势垒金属层3的形成方法没有限制要求，本 领域技术人员可以根据实际情况灵活选择，在本发明的实施例中，形成势垒金属层3的方 法包括但不限于蒸镀或溅射。需要说明的是，本文中的合金工艺是指是在高温下金属原子 发生跃迁进入硅中，其中，部分共价键被金属原子取代形成硅化物势垒层的过程。
S90：在势垒金属层3的上表面上淀积形成阳极金属2，结构示意图参照图12。其中，形成阳极金属2的具体步骤包括：在绝缘层4暴露的表面上和势垒金属层3的表面上形成 正面金属，然后利用预先设计的掩膜板，通过光刻和蚀刻的方法形成阳极金属2。
S100：在阳极金属2的上表面上通过淀积或涂布形成保护层1，且保护层1覆盖暴露的绝缘层4，结构示意图参照图13。其中，形成保护层1的具体步骤包括：在阳极金属2 的上表面上以及暴露的绝缘层4上形成初级保护层，然后利用预先设计的掩膜板，通过光 刻和蚀刻的方法形成保护层1的结构。
S110：在N型掺杂衬底9远离沟槽11的表面上形成阴极金属10，结构示意图参照图3。 其中，形成阴极金属的方法包括但不限于蒸镀或溅射。
根据本发明的实施例，为了保证上述肖特基二极管的使用性能，还可以进一步包括对 S110步骤得到肖特基二极管的正面(远离N型掺杂衬底9的表面)进行贴膜，贴膜的具体 种类没有限制要求，本领域技术人员可以根据肖特基二极管的使用需求灵活选择，在本发 明的实施例中，贴膜的具体种类包括但不限于蓝膜和UV膜。
根据本发明的实施例，为了进一步保证上述肖特基二极管的使用性能，在形成阴极金 属10之前还进一步包括：依次对N型掺杂衬底9进行研磨和腐蚀的步骤。通过对N型掺杂衬底9研磨，将其减薄，减薄后的N型掺杂衬底9厚度为50微米～350微米，如此可以 降低肖特基二极管的导通电阻，降低肖特基二极管工作时的发热量，进而提高产品的性能 和可靠性；研磨后再通过化学的方法对N型掺杂衬底9腐蚀，腐蚀掉的厚度为0.5微米～20 微米，如此，可以消除研磨时产生的应力和残留的硅颗粒。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、 或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包 含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须 针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一 个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技 术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合 和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的， 不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例 进行变化、修改、替换和变型。
Claims (12)
1.一种沟槽型MOS结构肖特基二极管，包括N型掺杂衬底、设置在所述N型掺杂衬底上表面上的N型掺杂外延层和从所述N型掺杂外延层的上表面向所述N型掺杂外延层中延伸的多个沟槽，其特征在于，所述N型掺杂外延层中的掺杂浓度由上至下逐渐升高。
2.根据权利要求1所述的肖特基二极管，其特征在于，所述N型掺杂外延层中的掺杂浓度由上至下线性或接近线性升高。
3.根据权利要求1所述的肖特基二极管，其特征在于，每个所述沟槽底部的拐角处为弧面。
4.根据权利要求1所述的肖特基二极管，其特征在于，位于相邻两个所述沟槽之间的所述N型掺杂外延层中设有从所述N型掺杂外延层的上表面向所述N型掺杂外延层中延伸的减N型浓度浅层。
5.根据权利要求4所述的肖特基二极管，其特征在于，所述减N型浓度浅层的厚度为0.01微米～0.3微米。
6.根据权利要求4所述的肖特基二极管，其特征在于，所述减N型浓度浅层的P型杂质掺杂剂量为1e10～1e16ea/cm2。
7.根据权利要求1～6中任一项所述的肖特基二极管，其特征在于，包括：
所述N型掺杂外延层，在所述N型掺杂衬底上表面上；
多个所述沟槽，多个所述沟槽从所述N型掺杂外延层的上表面向所述N型掺杂外延层中延伸；
栅氧化层，所述栅氧化层设置在多个所述沟槽的内壁上；
掺杂多晶硅，所述掺杂多晶硅填充在多个所述沟槽内；
绝缘层，所述绝缘层设置在所述N型掺杂外延层的上表面上，且所述绝缘层具有开口，所述开口暴露出多个所述沟槽和多个所述沟槽之间的所述N型掺杂外延层的上表面；
所述减N型浓度浅层，所述减N型浓度浅层位于相邻两个所述沟槽之间，且从所述N型掺杂外延层的上表面向所述N型掺杂外延层中延伸；
势垒金属层，所述势垒金属层设置在所述开口中和所述绝缘层远离所述N型掺杂衬底的表面上；
阳极金属，所述阳极金属设置在所述势垒金属层的上表面上；
保护层，所述保护层设置在所述阳极金属的上表面上，并覆盖暴露的所述绝缘层；
阴极金属，所述阴极金属设置在所述N型掺杂衬底的下表面上。
8.一种制备权利要求1～7中任一项所述的沟槽型MOS结构肖特基二极管的方法，其特征在于，包括：
在N型掺杂衬底的一个表面上通过渐变外延工艺或渐变扩散工艺形成N型掺杂外延层，在所述渐变外延工艺或渐变扩散工艺中，逐渐降低掺杂浓度；
在所述N型掺杂外延层的上表面挖槽，形成从所述N型掺杂外延层的上表面向所述N型掺杂外延层中延伸的多个沟槽。
9.根据权利要求8所述的方法，其特征在于，进一步包括对所述N型掺杂外延层进行退火处理的步骤。
10.根据权利要求8所述的方法，其特征在于，进一步包括：
在多个所述沟槽内和所述N型掺杂外延层的表面上形成牺牲氧化层，使每个所述沟槽底部的拐角处呈弧面，之后去除所述牺牲氧化层。
11.根据权利要求8所述的方法，其特征在于，进一步包括：
对位于相邻两个所述沟槽之间的所述N型掺杂外延层的上表面进行P型杂质掺杂，以便形成减N型浓度浅层。
12.根据权利要求8～11中任一项所述的方法，其特征在于，包括：
在所述N型掺杂衬底的一个表面上通过渐变外延工艺或渐变扩散工艺形成所述N型掺杂外延层，在所述渐变外延工艺或渐变扩散工艺中，逐渐降低杂质的掺杂浓度；
对所述N型掺杂外延层进行退火处理；
在所述N型掺杂外延层的上表面挖槽，形成从所述N型掺杂外延层的上表面向所述N型掺杂外延层中延伸的多个沟槽；
在多个所述沟槽内和所述N型掺杂外延层的表面上形成牺牲氧化层，使每个所述沟槽的底部呈弧面，之后去除所述牺牲氧化层；
在多个所述沟槽内壁形成栅氧化层，并在多个所述沟槽内填充掺杂多晶硅；
在所述N型掺杂外延层的上表面上形成绝缘层，所述绝缘层具有开口，所述开口暴露出多个所述沟槽和多个所述沟槽之间的所述N型掺杂外延层的上表面；
对位于相邻两个所述沟槽之间的所述N型掺杂外延层的上表面进行P型掺杂，以便形成减N型浓度浅层；
在所述开口中和所述绝缘层的上表面上形成势垒金属层，通过合金工艺使所述开口处对应的所述势垒金属层和N型掺杂外延层之间形成所述势垒层；
在所述势垒金属层的上表面上淀积形成阳极金属；
在所述阳极金属的上表面上通过淀积或涂布形成保护层，所述保护层覆盖暴露的所述绝缘层；
在所述N型掺杂衬底远离所述沟槽的表面上形成阴极金属。
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