JPWO2007060716A1 - トレンチゲートパワー半導体装置 - Google Patents

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Abstract

本発明のトレンチゲートパワーＭＯＳＦＥＴ１は、ｎ-型エピタキシャル層１２と、ｎ-型エピタキシャル層１２における上面近傍に形成されたｐ型ボディ領域２０と、ｐ型ボディ領域２０の上面側からｎ-型エピタキシャル層１２に達するように形成された複数本の溝１４と、複数本の溝１４の中に形成されたゲート１８とを含むトレンチゲートパワーＭＯＳＦＥＴであって、ｎ-型エピタキシャル層１２におけるｐ型ボディ領域２０に対向する領域のうち一部の領域には、ｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃが形成されている。
このため、本発明のトレンチゲートパワーＭＯＳＦＥＴ１によれば、セル領域に発生するホールを、ｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃを介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワーＭＯＳＦＥＴを提供することができる。

Description

本発明は、トレンチゲートパワー半導体装置に関する。
図１７は、従来のトレンチゲートパワー半導体装置９００の断面図である。
従来のトレンチゲートパワー半導体装置９００は、図１７に示すように、ｐ型半導体基板９１０（図示せず。）及びｐ型半導体基板９１０の表面近傍に形成されたｎ+型エピタキシャル層９１１（図示せず。）と、ｎ+型エピタキシャル層９１１上に配置されたｎ-型エピタキシャル層９１２（第１導電型の半導体層）と、ｎ-型エピタキシャル層９１２における上面近傍に形成されたｐ型ボディ領域９２０（第２導電型のボディ領域）と、ｐ型ボディ領域９２０の上面側からｎ-型エピタキシャル層９１２に達するように形成された複数本の溝９１４と、複数本の溝９１４の中にゲート絶縁膜９１６を介して形成されたゲート９１８とを含むトレンチゲートパワー半導体装置である。溝９１４と溝９１４とに挟まれた溝間領域におけるｐ型ボディ領域９２０の上面近傍にはエミッタ領域９２２が形成されている。溝９１４の上部には絶縁層９２８が形成され、その上層には、エミッタ電極９３２が形成されている。また、ｐ型半導体基板９１０の下面には、カソード電極９３４（図示せず。）が形成されている。
このように構成された従来のトレンチゲートパワー半導体装置９００において、最外周の溝９１４のさらに外側の周辺領域ＧＲには、ｐ型ボディ領域９２０と連結されこれを包囲するように、ｐ型半導体領域９２０ａが形成されている。ｐ型半導体領域９２０ａは、耐圧を高く保持するために、ｐ型ボディ領域９２０よりも深く形成されている。ｐ型半導体領域９２０ａ及びｐ型ボディ領域９２０は、サイド拡散領域ＳＤの上面及びサイド拡散領域ＳＤに近接するマージン領域ＭＲの上面で、コンタクトホールＣＨを介してエミッタ電極９３２と接続されている。マージン領域ＭＲの上面にはエミッタ領域９２２は形成されていない。なお、図１７中、符号ＣＲは、セル領域を示す。
このため、従来のトレンチゲートパワー半導体装置９００によれば、ゲート電圧をオン電圧からオフ電圧に戻したときにサイド拡散領域ＳＤの付近で比較的大量に発生するホールＨの大半はサイド拡散領域ＳＤを通過してエミッタ電極９３２で回収されるようになるため、ゲート電圧をオフ電圧に戻したときのホールの回収が速やかに行われるようになり、スイッチング動作の高速化を図ることができる（例えば、特許文献１参照。）。
特開平９−２７０５１２号公報（図１及び図２）
しかしながら、従来のトレンチゲートパワー半導体装置９００においては、最外周の溝９１４のさらに外側の周辺領域ＧＲのサイド拡散領域ＳＤの付近で比較的大量に発生するホールＨを回収することはできるが、ゲート電圧をオン電圧からオフ電圧に戻したときには、セル領域ＣＲにおいてもサイド拡散領域ＳＤの付近ほどではないがある程度のホールは発生するため、このことがスイッチング動作のさらなる高速化を図るうえでの妨げとなってしまうという問題点があった。
そこで、本発明は上記のような問題を解決するためになされたもので、セル領域に発生するホールを効率よく回収してスイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワー半導体装置を提供することを目的とする。
（１）本発明のトレンチゲートパワー半導体装置は、第１導電型の半導体層と、前記第１導電型における上面近傍に形成され前記第１導電型とは反対型の第２導電型のボディ領域と、前記第２導電型のボディ領域の上面側から前記第１導電型の半導体層に達するように形成された複数本の溝と、前記複数本の溝の中に形成されたゲートとを含むトレンチゲートパワー半導体装置であって、前記第１導電型の半導体層における前記第２導電型のボディ領域に対向する領域のうち一部の領域には、第２導電型のキャリア引き抜き領域が形成されていることを特徴とする。
このため、本発明のトレンチゲートパワー半導体装置によれば、第１導電型の半導体層における第２導電型のボディ領域に対向する領域のうち一部の領域に第２導電型のキャリア引き抜き領域を形成することとしたので、セル領域においてホールの回収を行いたい部位に第２導電型のキャリア引き抜き領域を形成することが可能になる。このため、セル領域に発生するホールを、第２導電型のキャリア引き抜き領域を介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワー半導体装置を提供することができる。
（２）上記（１）に記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうち一部の溝における一部又は全部の領域を覆うように形成されていることが好ましい。
このように構成することにより、ホールの回収を行いたい部位における溝の一部又は全部の領域を覆うように第２導電型のキャリア引き抜き領域を形成することが可能になるため、ホールを効率よく回収することが可能になる。また、この場合、複数本の溝のうち必要な溝の一部又は全部の領域にのみ第２導電型のキャリア引き抜き領域を形成することが可能になるため、必要以上にオン抵抗を増大させてしまうこともない。
（３）上記（２）に記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうち最も外側に形成された溝における一部又は全部の領域を覆うように形成されていることが好ましい。
このように構成することにより、ホールが発生し易い部位における溝の一部又は全部の領域を覆うように第２導電型のキャリア引き抜き領域を形成することが可能になるため、ホールをさらに効率よく回収することが可能になる。
（４）上記（１）に記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうちの隣接する２本の溝に挟まれた溝間領域のうち一部の溝間領域における一部又は全部の領域に形成されていることが好ましい。
このように構成することによっても、ホールの回収を行いたい部位における溝間領域の一部又は全部の領域に第２導電型のキャリア引き抜き領域を形成することが可能になるため、ホールを効率よく回収することが可能になる。また、この場合、複数本の溝間領域のうち必要な溝間領域の一部又は全部の領域にのみ第２導電型のキャリア引き抜き領域を形成することが可能になるため、必要以上にオン抵抗を増大させてしまうこともない。
（５）上記（４）に記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうち最も外側に形成された溝と前記溝に隣接する溝とに挟まれた溝間領域のうち一部又は全部の領域に形成されていることが好ましい。
このように構成することにより、ホールが発生し易い部位における溝間領域の一部又は全部の領域に第２導電型のキャリア引き抜き領域を形成することが可能になるため、ホールをさらに効率よく回収することが可能になる。
（６）上記（１）に記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうちの隣接する２本の溝及びこれらに挟まれた溝間領域を覆うように形成されていることが好ましい。
このように構成することにより、第２導電型のキャリア引き抜き領域の面積を広くすることが可能になるため、ホールを効率よく回収することが可能になる。
（７）上記（２）〜（６）のいずれかに記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうち最も外側に形成された溝のさらに外側の周辺領域にも形成されていることが好ましい。
このように構成することにより、ホールが比較的大量に発生する領域である周辺領域にも第２導電型のキャリア引き抜き領域が形成されているため、ホールをさらに効率よく回収することが可能になる。
（８）上記（７）に記載のトレンチゲートパワー半導体装置においては、前記周辺領域に形成された前記第２導電型のキャリア引き抜き領域は、前記第２導電型のボディ領域の下面側に形成されていることが好ましい。
このように構成することにより、ホールが比較的大量に発生する領域である周辺領域における、第２導電型のボディ領域の下面に第２導電型のキャリア引き抜き領域が形成されているため、ホールをさらに効果的に回収することが可能になる。
（９）上記（７）又は（８）に記載のトレンチゲートパワー半導体装置においては、前記周辺領域に形成された前記第２導電型のキャリア引き抜き領域は、前記第２導電型のボディ領域の側面を覆うように形成されていることが好ましい。
このように構成することにより、ホールが比較的大量に発生する領域である周辺領域における、第２導電型のボディ領域の側面を覆うように第２導電型のキャリア引き抜き領域が形成されているため、ホールをさらに効果的に回収することが可能になる。
（１０）上記（１）〜（９）のいずれかに記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域は、前記溝の深さよりも深い位置まで形成されていることが好ましい。
このように構成することにより、溝の下面にホールが衝突することが抑制されるため、溝の底面近傍に形成されているゲート絶縁膜の損傷を抑制することが可能になる。
（１１）本発明の他のトレンチゲートパワー半導体装置は、第１導電型の半導体層と、前記第１導電型の半導体層における上面近傍に形成され前記第１導電型とは反対型の第２導電型のボディ領域と、前記第２導電型のボディ領域の上面側から前記第１導電型の半導体層に達するように形成された複数本の溝と、前記複数本の溝の中に形成されたゲートとを含むトレンチゲートパワー半導体装置であって、前記第２導電型のボディ領域に、前記第２導電型のボディ領域の深さよりも浅く形成されるとともに、前記第１導電型の半導体層の上面に形成される電極のうちゲート電極と異なる電極に接続される金属層を内部に含む第２の溝をさらに含み、前記第２の溝の下面には、前記金属層に接続され、前記第１導電型の半導体層に達するように第２導電型のキャリア引き抜き領域が形成されていることを特徴とする。
このため、本発明の他のトレンチゲートパワー半導体装置によれば、溝間領域に第２の溝を形成し、この第２の溝の下面にさらに第２導電型のキャリア引き抜き領域を形成することとしたので、セル領域においてホールの回収を行いたい部位に第２導電型のキャリア引き抜き領域を形成することが可能になる。このため、セル領域に発生するホールを、第２導電型のキャリア引き抜き領域を介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワー半導体装置を提供することができる。
（１２）上記（１１）に記載のトレンチゲートパワー半導体装置においては、前記第２の溝は、前記複数本の溝のうちの隣接する２本の溝に挟まれた溝間領域のうちすべての溝間領域に形成されていることが好ましい。
このように構成することにより、セル領域の全面にわたって第２導電型のキャリア引き抜き領域を形成することが可能になるため、ホールを効率よく回収することが可能になる。この場合、セル領域の全面にわたって第２導電型のキャリア引き抜き領域が形成されたとしても、トランジスタ動作にあまり悪影響を与えないようにすることが可能であるため、必要以上にスイッチング性能を低下させてしまうこともない。
（１３）上記（１１）に記載のトレンチゲートパワー半導体装置においては、前記第２の溝は、前記複数本の溝のうちの隣接する２本の溝に挟まれた溝間領域のうちすべての溝間領域における一部の領域に形成されていることが好ましい。
このように構成することにより、セル領域の必要な部位にのみ第２導電型のキャリア引き抜き領域を形成することが可能になるため、トランジスタ動作に与える影響を最小限のものにすることが可能になる。
（１４）上記（１１）に記載のトレンチゲートパワー半導体装置においては、前記第２の溝は、前記複数本の溝のうちの隣接する２本の溝に挟まれた溝間領域のうち一部の溝間領域における一部又は全部の領域に形成されていることが好ましい。
このように構成することによっても、セル領域の必要な部位にのみ第２導電型のキャリア引き抜き領域を形成することが可能になるため、トランジスタ動作に与える影響を最小限のものにすることが可能になる。
（１５）上記（１１）に記載のトレンチゲートパワー半導体装置においては、前記第２の溝は、前記複数本の溝のうち最も外側の溝のさらに外側の周辺領域に形成されていることが好ましい。
このように構成することにより、ホールが比較的大量に発生する領域である周辺領域に第２導電型のキャリア引き抜き領域が形成されているため、ホールをさらに効率よく回収することが可能になる。
（１６）上記（１２）〜（１４）のいずれかに記載のトレンチゲートパワー半導体装置においては、前記第２の溝は、前記複数本の溝のうち最も外側の溝のさらに外側の周辺領域にも形成されていることが好ましい。
このように構成することにより、ホールが比較的大量に発生する領域である周辺領域にも第２導電型のキャリア引き抜き領域が形成されているため、ホールをさらに効率よく回収することが可能になる。
（１７）上記（１６）に記載のトレンチゲートパワー半導体装置においては、前記周辺領域に形成された前記第２の溝は、前記溝間領域に形成された前記第２の溝よりも広い幅を有することが好ましい。
このように構成することにより、ホールが比較的大量に発生する領域である周辺領域に大面積の第２導電型のキャリア引き抜き領域を設けることにより、比較的大量に発生するホールをさらに効率よく回収することが可能になる。
（１８）上記（１６）又は（１７）に記載のトレンチゲートパワー半導体装置においては、前記周辺領域に形成された前記第２導電型のキャリア引き抜き領域は、前記溝間領域に形成された前記第２導電型のキャリア引き抜き領域よりも深い位置まで形成されていることが好ましい。
このように構成することにより、ホールが比較的大量に発生する領域である周辺領域に、深い第２導電型のキャリア引き抜き領域を設けることにより、比較的大量に発生するホールをさらに効率よく回収することが可能になる。
（１９）上記（１１）〜（１８）のいずれかに記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域は、前記溝の深さよりも深い位置まで形成されていることが好ましい。
このように構成することにより、溝の下面にホールが衝突することが抑制されるため、溝の底面近傍に形成されているゲート絶縁膜の損傷を抑制することが可能になる。
（２０）上記（１１）〜（１９）のいずれかに記載のトレンチゲートパワー半導体装置においては、前記第２導電型のキャリア引き抜き領域における前記第２の溝と接触する部位には、前記第２の溝の内部に充填されている前記金属層とのコンタクト抵抗を低減するためのコンタクト層が形成されていることが好ましい。
このように構成することにより、第２導電型のキャリア引き抜き領域で回収したホールを効率よく外部に排出することが可能になる。
（２１）上記（１）〜（２０）のいずれかに記載のトレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴであることができる。
このように構成することにより、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワーＭＯＳＦＥＴとなる
（２２）上記（１）〜（２０）のいずれかに記載のトレンチゲートパワー半導体装置は、ＩＧＢＴであることができる。
このように構成することにより、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートＩＧＢＴとなる。
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１を説明するために示す断面図である。 実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１を説明するために示す平面図である。 実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１における深さ方向の不純物濃度プロファイルを示す図である。 実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２を説明するために示す断面図である。 実施形態３に係るトレンチゲートパワーＭＯＳＦＥＴ３を説明するために示す断面図である。 実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５を説明するために示す断面図である。 実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５を説明するために示す平面図である。 実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５における深さ方向の不純物濃度プロファイルを示す図である。 実施形態６に係るトレンチゲートパワーＭＯＳＦＥＴ６を説明するために示す平面図である。 実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。 実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。 実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。 実施形態７の変形例に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。 実施形態８に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。 実施形態８に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。 実施形態８に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。 従来のトレンチゲートパワー半導体装置９００の断面図である。
以下、図面を用いて、本発明の実施の形態を詳しく説明する。
［実施形態１］
図１は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１を説明するために示す断面図である。図２は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１を説明するために示す平面図である。
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１は、図１及び図２に示すように、ｎ+型シリコン基板１０の上面に形成されたｎ-型エピタキシャル層（第１導電型の半導体層）１２と、ｎ-型エピタキシャル層１２における上面近傍に形成されたｐ型ボディ領域（第２導電型のボディ領域）２０と、ｐ型ボディ領域２０の上面側からｎ-型エピタキシャル層１２に達するように形成された複数本の溝１４と、複数本の溝１４の中に形成されたゲート１８とを含むトレンチゲートパワーＭＯＳＦＥＴである。そして、ｎ-型エピタキシャル層１２におけるｐ型ボディ領域２０に対向する領域のうち一部の領域には、ｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃが形成されている。なお、図１において、符号２２はｎ+型ソース領域を示し、符号２４はｐ+型コンタクト領域を示し、符号２８及び符号２９は絶縁層を示し、符号３２はソース電極を示し、符号３４はドレイン電極を示す。
このため、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１によれば、ｎ-型エピタキシャル層１２におけるｐ型ボディ領域２０に対向する領域のうち一部の領域にｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃを形成することとしたので、セル領域においてホールの回収を行いたい部位にｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃを形成することが可能になる。このため、セル領域に発生するホールを、ｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃを介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワーＭＯＳＦＥＴを提供することができる。
ｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃのうち、セル領域に存在するｐ型キャリア引き抜き領域２６ａは、図２に示すように、複数本の溝１４のうち一部の溝における一部又は全部の領域を覆うように形成されている。
このため、ホールの回収を行いたい部位における溝の一部又は全部の領域を覆うようにｐ型キャリア引き抜き領域２６ａを形成することが可能になるため、ホールを効率よく回収することが可能になる。また、この場合、複数本の溝１４のうち必要な溝の一部又は全部の領域にのみｐ型キャリア引き抜き領域２６ａを形成することが可能になるため、必要以上にオン抵抗を増大させてしまうこともない。
また、ｐ型キャリア引き抜き領域２６ａは、図２に示すように、複数本の溝１４のうち最も外側に形成された溝における全部の領域を覆うように形成されている。
このため、ホールが発生し易い部位における溝の全部の領域を覆うようにｐ型キャリア引き抜き領域２６ａを形成することにより、ホールをさらに効率よく回収することが可能になる。
ｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃのうち、周辺領域に存在するｐ型キャリア引き抜き領域２６ｂ，２６ｃは、図１及び図２に示すように、複数本の溝１４のうち最も外側に形成された溝のさらに外側の周辺領域に形成されている。
このため、ホールが比較的大量に発生する領域である周辺領域にｐ型キャリア引き抜き領域２６ｂ，２６ｃが形成されているため、ホールをさらに効率よく回収することが可能になる。
このうち、ｐ型キャリア引き抜き領域２６ｂは、ｐ型ボディ領域２０の下面側に形成されており、ｐ型キャリア引き抜き領域２６ｃは、ｐボディ領域２０の側面を覆うように形成されている。
このため、ホールが比較的大量に発生する領域である周辺領域における、ｐ型ボディ領域２０の下面やｐ型ボディ領域２０の側面にｐ型キャリア引き抜き領域２６ｂ，２６ｃが形成されているため、ホールをさらに効果的に回収することが可能になる。
また、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、ｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃは、溝１４の深さよりも深い位置まで形成されている。
このため、溝１４の下面にホールが衝突することが抑制されるため、溝１４の底面近傍に形成されているゲート絶縁膜１６の損傷を抑制することが可能になる。
図３は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１における深さ方向の不純物濃度プロファイルを示す図である。
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、ｐ型キャリア引き抜き領域２６ａは、図３に示すように、ｐ型ボディ領域２０よりも深い位置まで形成されている。また、ｐ型キャリア引き抜き領域２６ａの不純物濃度は、ｐ型ボディ領域２０の不純物濃度よりも薄い。これによって、効率的なキャリア引き抜きを行うことが可能になる。
［実施形態２］
図４は、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２を説明するために示す断面図である。
実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１と基本的にはよく似た構造を有しているが、セル領域に存在するｐ型キャリア引き抜き領域の構成が、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の場合とは異なっている。すなわち、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２においては、セル領域に存在するｐ型キャリア引き抜き領域２６ｄは、図４に示すように、複数本の溝１４のうちの隣接する２本の溝に挟まれた溝間領域のうち一部の溝間領域に形成されている。
このように、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２は、セル領域に存在するｐ型キャリア引き抜き領域の構成が実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の場合とは異なっているが、ｎ-型エピタキシャル層１２におけるｐ型ボディ領域２０に対向する領域のうち一部の領域にｐ型キャリア引き抜き領域２６ｄ，２６ｂ，２６ｃを形成することとしたので、セル領域においてホールの回収を行いたい部位にｐ型キャリア引き抜き領域２６ｄ，２６ｂ，２６ｃを形成することが可能になる。このため、セル領域に発生するホールをｐ型キャリア引き抜き領域２６ｄ，２６ｂ，２６ｃを介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワーＭＯＳＦＥＴとなる。
また、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２においては、複数本の溝１４のうちの隣接する２本の溝に挟まれた溝間領域のうち一部の溝間領域におけるさらに一部又は全部の領域にｐ型キャリア引き抜き領域２６ｄを形成することが可能である。このため、ホールの回収を行いたい部位における領域にのみｐ型キャリア引き抜き領域２６ｄを形成することが可能になるため、必要以上にオン抵抗を増大させてしまうこともない。
また、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２においては、図４からは明らかでないが、ｐ型キャリア引き抜き領域２６ｄは、複数本の溝１４のうち最も外側に形成された溝１４と当該溝１４に隣接する溝１４とに挟まれた領域のうち全部の領域に形成されている。
このため、ホールが発生し易い部位においては、溝間領域の全部にｐ型キャリア引き抜き領域を形成することが可能になるため、ホールをさらに効率よく回収することが可能になる。
［実施形態３］
図５は、実施形態３に係るトレンチゲートパワーＭＯＳＦＥＴ３を説明するために示す断面図である。
実施形態３に係るトレンチゲートパワーＭＯＳＦＥＴ３は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１と基本的にはよく似た構造を有しているが、セル領域に存在するｐ型キャリア引き抜き領域の構成が、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の場合とは異なっている。すなわち、実施形態３に係るトレンチゲートパワーＭＯＳＦＥＴ３においては、セル領域に存在するｐ型キャリア引き抜き領域２６ｅは、図５に示すように、複数本の溝１４のうちの隣接する２本の溝１４及びこれらに挟まれた溝間領域を覆うように形成されている。
このように、実施形態３に係るトレンチゲートパワーＭＯＳＦＥＴ３は、セル領域に存在するｐ型キャリア引き抜き領域の構成が実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の場合とは異なっているが、ｎ-型エピタキシャル層１２におけるｐ型ボディ領域２０に対向する領域のうち一部の領域にｐ型キャリア引き抜き領域２６ｅ，２６ｂ，２６ｃを形成することとしたので、セル領域においてホールの回収を行いたい部位にｐ型キャリア引き抜き領域２６ｅ，２６ｂ，２６ｃを形成することが可能になる。このため、セル領域に発生するホールを、ｐ型キャリア引き抜き領域２６ｅ，２６ｂ，２６ｃを介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワーＭＯＳＦＥＴとなる。
また、実施形態３に係るトレンチゲートパワーＭＯＳＦＥＴ３においては、上記したように、ｐ型キャリア引き抜き領域２６ｅは、複数本の溝１４のうちの隣接する２本の溝１４及びこれらに挟まれた溝間領域をともに覆うように形成されているため、ｐ型キャリア引き抜き領域の面積を広くすることが可能になり、ホールをさらに効率よく回収することが可能になる。
［実施形態４］
実施形態４に係るトレンチゲートパワーＭＯＳＦＥＴ４（図示せず。）は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１と基本的にはよく似た構造を有しているが、セル領域に存在するｐ型キャリア引き抜き領域の構成が、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の場合とは異なっている。すなわち、実施形態４に係るトレンチゲートパワーＭＯＳＦＥＴ４においては、セル領域に存在するｐ型キャリア引き抜き領域は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２又は実施形態３に係るトレンチゲートパワーＭＯＳＦＥＴ３におけるｐ型キャリア引き抜き領域２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅのすべてを有している。
このように、実施形態４に係るトレンチゲートパワーＭＯＳＦＥＴ４は、セル領域に存在するｐ型キャリア引き抜き領域の構成が実施形態１〜３に係るトレンチゲートパワーＭＯＳＦＥＴ１，２，３の場合とは異なっているが、ｎ-型エピタキシャル層１２におけるｐ型ボディ領域２０に対向する領域のうち一部の領域にｐ型キャリア引き抜き領域を形成することとしたので、セル領域においてホールの回収を行いたい部位にｐ型キャリア引き抜き領域を形成することが可能になる。このため、セル領域に発生するホールをｐ型キャリア引き抜き領域を介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワーＭＯＳＦＥＴとなる。
また、実施形態４に係るトレンチゲートパワーＭＯＳＦＥＴ４によれば、ホールの回収を行いたい部位に、上記したｐ型キャリア引き抜き領域のなかから適宜選択したｐ型キャリア引き抜き領域を配置することが可能になるため、ホールをさらに効率よく回収するようにｐ型キャリア引き抜き領域を配置することが可能になる。
［実施形態５］
図６は、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５を説明するために示す断面図である。図７は、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５を説明するために示す平面図である。
実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５は、ｎ-型エピタキシャル層（第１導電型の半導体層）１２と、ｎ-型エピタキシャル層１２における上面近傍に形成されたｐ型ボディ領域２０（第２導電型のボディ領域）と、ｐ型ボディ領域２０の上面側からｎ-型エピタキシャル層１２に達するように形成された複数本の溝１４と、複数本の溝１４の中に形成されたゲート１８とを含むトレンチゲートパワーＭＯＳＦＥＴであって、ｐ型ボディ領域２０に、ｐ型ボディ領域２０の深さよりも浅く形成されるとともに、ｐ型ボディ領域の上面に形成されるソース電極３８を内部に含む第２の溝をさらに含み、第２の溝の下面には、ソース電極３８に接続され、ｎ-型エピタキシャル層１２に達するようにｐ型キャリア引き抜き領域３６ａ，３６ｂが形成されている。
このため、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５によれば、溝間領域に第２の溝を形成し、この第２の溝の下面にさらにｐ型キャリア引き抜き領域３６ａ，３６ｂを形成することとしたので、セル領域においてホールの回収を行いたい部位にｐ型キャリア引き抜き領域３６ａを形成することが可能になる。このため、セル領域に発生するホールを、ｐ型キャリア引き抜き領域３６ａを介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワーＭＯＳＦＥＴを提供することができる。
実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５においては、第２の溝は、図６に示すように、複数本の溝１４のうちの隣接する２本の溝１４に挟まれた溝間領域のうちすべての溝間領域に形成されている。
このため、セル領域の全面にわたってｐ型キャリア引き抜き領域３６ａを形成することが可能になるので、ホールを効率よく回収することが可能になる。この場合、セル領域の全面にわたってｐ型キャリア引き抜き領域３６ａが形成されたとしても、トランジスタ動作にあまり悪影響を与えないようにすることが可能であるため、必要以上にスイッチング性能を低下させることもない。
また、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５においては、第２の溝は、図６に示すように、複数本の溝１４のうち最も外側の溝のさらに外側の周辺領域にも形成されている。
このため、ホールが比較的大量に発生する領域である周辺領域にもｐ型キャリア引き抜き領域３６ｂが形成されているので、ホールをさらに効率よく回収することが可能になる。
また、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５においては、周辺領域に形成された第２の溝は、セル領域に形成された第２の溝よりも広い幅を有している。
このため、ホールが比較的大量に発生する領域である周辺領域に大面積のｐ型キャリア引き抜き領域３６ｂを設けることにより、比較的大量に発生するホールをさらに効率よく回収することが可能になる。
また、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５においては、周辺領域に形成されたｐ型キャリア引き抜き領域３６ｂは、セル領域に形成されたｐ型キャリア引き抜き領域３６ａよりも深い位置まで形成されている。
このため、ホールが比較的大量に発生する領域である周辺領域に深いｐ型キャリア引き抜き領域３６ｂを設けることにより、比較的大量に発生するホールをさらに効率よく回収することが可能になる。
また、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５においては、ｐ型キャリア引き抜き領域３６ａは、溝１４の深さよりも深い位置まで形成されている。
このため、溝１４の下面にホールが衝突することが抑制されるようになり、溝１４の底面近傍に形成されているゲート絶縁膜１６の損傷を抑制することが可能になる。
また、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５においては、ｐ型キャリア引き抜き領域３６ａ，３６ｂにおける第２の溝と接触する部位には、第２の溝の内部に充填されている金属層（ソース電極３８）とのコンタクト抵抗を低減するためのｐ+型コンタクト層２４が形成されている。
このため、ｐ型キャリア引き抜き領域３６ａ，３６ｂで回収したホールを効率よく外部に排出することが可能になる。
図８は、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５における深さ方向の不純物濃度プロファイルを示す図である。
実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５においては、ｐ型キャリア引き抜き領域３６ａは、図８に示すように、ｐ型ボディ領域２０よりも深い位置まで形成されている。また、ｐ型キャリア引き抜き領域３６ａの不純物濃度は、ｐ型ボディ領域２０の不純物濃度よりも薄い。但し、ｐ+型コンタクト層２４の部分では、ｐ型ボディ領域２０の不純物濃度よりも濃い。これによって、効率的なキャリア引き抜きを行うことが可能になる。
［実施形態６］
図９は、実施形態６に係るトレンチゲートパワーＭＯＳＦＥＴ６を説明するために示す平面図である。
実施形態６に係るトレンチゲートパワーＭＯＳＦＥＴ６は、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５と基本的にはよく似た構造を有しているが、溝１４のレイアウトが、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５の場合とは異なっている。すなわち、実施形態６に係るトレンチゲートパワーＭＯＳＦＥＴ６においては、溝１４は、図９に示すように、格子状に形成されている。
このように、実施形態６に係るトレンチゲートパワーＭＯＳＦＥＴ６は、溝１４のレイアウトが実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５の場合とは異なっているが、溝間領域に第２の溝を形成し、この第２の溝の下面にさらにｐ型キャリア引き抜き領域３６ａ，３６ｂを形成することとしたので、セル領域においてホールの回収を行いたい部位にｐ型キャリア引き抜き領域３６ａを形成することが可能になる。このため、セル領域に発生するホールをｐ型キャリア引き抜き領域３６ａを介して効率よく回収することが可能になり、スイッチング動作のさらなる高速化を図ることが可能なトレンチゲートパワー半導体装置となる。
［実施形態７］
実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法は、上記した実施形態４に係るトレンチゲートパワーＭＯＳＦＥＴ４を製造するためのトレンチゲートパワーＭＯＳＦＥＴの製造方法である。
図１０〜図１２は、実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。
実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法は、図１０〜図１２に示すように、以下の（ａ）第１の工程〜（ｉ）第９の工程をこの順序で含んでいる。
（ａ）第１の工程
上面にｎ-型エピタキシャル層１２が形成されたｎ+型シリコン基板１０を準備する（図１０（ａ）参照。）。ｎ-型エピタキシャル層１２の不純物濃度は、例えば３×１０+15個／ｃｍ3とする。
（ｂ）第２の工程
次に、ｎ-型エピタキシャル層１２の表面に選択的にシリコン酸化膜Ｍを形成し、このシリコン酸化膜Ｍをマスクとして、例えばボロンイオンを打ち込み（例えば、２．６×１０13ｃｍ-２。）、ボロンイオン打ち込み層２５ａ，２５ｄ，２５ｂ，２５ｃを形成する。（図１０（ｂ）参照。）。
（ｃ）第３の工程
次に、熱アニールを行い（例えば、１１００℃、１００分。）、ｐ型キャリア引き抜き領域となるｐ型拡散層２５ａ’，２５ｄ’，２５ｂ’，２５ｃ’を形成する（図１０（ｃ）参照。）。
（ｄ）第４の工程
次に、シリコン酸化膜Ｍを除去後、絶縁層２９をマスクとして、例えばボロンイオンを打ち込み（例えば、１．５×１０13ｃｍ-２、５０ｋｅＶ。）、ボロンイオン打ち込み層１９を形成する（図１１（ｄ）参照。）。なお、符号３０は、２０〜４０ｎｍ程度の厚みを有する熱酸化膜を示す。
（ｅ）第５の工程
次に、熱アニールを行い（例えば、１１００℃、４５分。）、ｐ型ボディ領域２０を形成する（図１１（ｅ）参照。）。このとき、ｐ型キャリア引き抜き領域２６ａ，２６ｄ，２６ｂ，２６ｃが同時に形成される。
（ｆ）第６の工程
次に、シリコン酸化膜（図示せず。）をマスクとして溝１４を形成する。シリコン酸化膜を除去後、熱酸化により溝１４の内面にゲート絶縁膜１６を形成し、その後、溝の内部をリンがドープされたポリシリコンで埋め、上面をエッチングバックしさらに上面を熱酸化して、ゲート１８を形成する（図１１（ｆ）参照。）。
（ｇ）第７の工程
次に、ｐ+型コンタクト領域２４となる部分に、例えばボロンイオンを打ち込み（例えば、２×１０14ｃｍ-２。）、その後、熱アニールを行い（例えば、９００℃、３０分。）、ｐ+型コンタクト領域２４を形成する（図１２（ｇ）参照。）。
（ｈ）第８の工程
次に、ｎ+型ソース領域２２に対応する部分に、例えば砒素イオンを打ち込み（例えば、４×１０15ｃｍ-２。）、その後、熱アニールを行い（例えば、１０００℃、１０分。）、ｎ+型ソース領域２２を形成する（図１２（ｈ）参照。）。
（ｉ）第９の工程
次に、溝の上方に絶縁層２８を形成するとともに不要な絶縁層を除去し、その後、絶縁層２８の上方にソース電極３２を形成する。また、裏面にドレイン電極３４を形成する（図１２（ｉ）参照。）。
実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法によれば、以上のような工程を経て実施形態４に係るトレンチゲートパワーＭＯＳＦＥＴ４を製造することができる。このため、実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法によれば、比較的容易な方法で、実施形態４に係るトレンチゲートパワーＭＯＳＦＥＴ４を製造することができる。
［変形例］
図１３は、実施形態７の変形例に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。
実施形態７の変形例に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法は、実施形態７に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法とよく似た製造方法であるが、第２の工程〜第３の工程が異なっている。すなわち、実施形態７の変形例に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における第２の工程〜第３の工程は、以下のような工程である。
（ｂ’）第２の工程
ｎ-型エピタキシャル層１２の表面に選択的にシリコン酸化膜Ｍを形成し、このシリコン酸化膜Ｍをマスクとして、例えばボロンイオンを多段的に打ち込み（例えば、５０ｋｅＶ〜２ＭｅＶ。）、ボロンイオン打ち込み層２５ａ”，２５ｄ”，２５ｂ”，２５ｃ”を形成する（図１３（ｂ’）参照。）。
（ｃ’）第３の工程
次に、熱アニールを行い（例えば、１０００℃、１０分。）、ｐ型キャリア引き抜き領域となるｐ型拡散層２５’’’，２５ｄ’’’，２５ｂ’’’，２５ｃ’’’を形成する（図１３（ｃ’）参照。）。
このため、実施形態７の変形例に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法によれば、第２の工程で、ボロンイオンを多段的に打ち込むこととしているため、第３の工程における熱アニールによって、ｐ型拡散層２５ａ’’’，２５ｄ’’’，２５ｂ’’’，２５ｃ’’’が深い位置まで形成される。このため、ｐ型ボディ領域２０よりも深いｐ型キャリア引き抜き領域２６ａ，２６ｄ，２６ｂ，２６ｃを容易に形成することができるという効果がある。
［実施形態８］
実施形態８に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法は、上記した実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５を製造するためのトレンチゲートパワーＭＯＳＦＥＴの製造方法である。
図１４〜図１６は、実施形態８に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。
実施形態８に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法は、図１４〜図１６に示すように、以下の（ａ）第１の工程〜（ｉ）第９の工程をこの順序で含んでいる。
（ａ）第１の工程
上面にｎ-型エピタキシャル層１２が形成されたｎ+型シリコン基板１０を準備する（図１４（ａ）参照。）。ｎ-型エピタキシャル層１２の不純物濃度は、例えば３×１０+15個／ｃｍ3とする。
（ｂ）第２の工程
次に、選択的に絶縁層２９を形成し、その後、絶縁層２９をマスクとしてｎ-型エピタキシャル層１２の表面から、例えばボロンイオンを打ち込み（例えば、１．５×１０13ｃｍ-２。）、その後、熱アニールを行い（例えば、１１００℃、４５分。）、ｐ型ボディ領域２０を形成する（図１４（ｂ）参照。）。
（ｃ）第３の工程
次に、ｎ-型エピタキシャル層１２の表面に選択的にシリコン酸化膜（図示せず。）を形成し、このシリコン酸化膜をマスクとして溝１４を形成する。シリコン酸化膜を除去後、熱酸化により溝１４の内面にゲート絶縁膜１６を形成し、その後、溝の内部をリンがドープされたポリシリコンで埋め、上面をエッチングバックしさらに上面を熱酸化して、ゲート１８を形成する（図１４（ｃ）参照。）。
（ｄ）第４の工程
次に、溝１４と溝１４とに挟まれた溝間領域に、例えば砒素イオンを打ち込み（例えば、４×１０15ｃｍ-２。）、砒素イオン打ち込み層２１を形成する（図１５（ｄ）参照。）。
（ｅ）第５の工程
次に、絶縁層２８を形成し、この絶縁層２８をマスクとして、溝１４と溝１４とに挟まれた溝間領域における中間領域及び周辺領域の所定位置に、第２の溝を形成する（図１５（ｅ）参照。）。
（ｆ）第６の工程
次に、第２の溝の底部に、例えばボロンイオンを打ち込み（例えば、２.６×１０15ｃｍ-２。）、ボロンイオン打ち込み層３５ａ，３５ｂを形成する（図１５（ｆ）参照。）。
（ｇ）第７の工程
次に、熱アニールを行い（例えば、１０００℃、１０分。）、ｎ+型ソース領域２２及びｐ型キャリア引き抜き領域３６ａ，３６ｂを形成する（図１６（ｇ）参照。）。
（ｈ）第８の工程
次に、絶縁層２８の上方にソース電極３８を形成する（図１６（ｈ）参照。）。このとき、第２の溝の内部は、ソース電極３８を構成する金属で埋められている。
（ｉ）第９の工程
次に、裏面にドレイン電極３４を形成する（図１６（ｉ）参照。）。
実施形態８に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法によれば、以上のような工程を経て実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５を製造することができる。このため、実施形態８に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法によれば、比較的容易な方法で、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５を製造することができる。
以上、本発明のトレンチゲートパワー半導体装置を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
（１）上記した実施形態８においては、実施形態５に係るトレンチゲートパワーＭＯＳＦＥＴ５を製造する方法を説明したが、本発明はこれに限定されるものではなく、実施形態６に係るトレンチゲートパワーＭＯＳＦＥＴ６を製造する方法にも同様に適用可能である。
（２）上記した各実施形態においてはトレンチゲートパワーＭＯＳＦＥＴを例にとって本発明を説明したが、本発明はこれに限定されるものではなく、トレンチゲートＩＧＢＴにも同様に適用可能である。
 符号の説明
１，２，３，４，５，６…トレンチゲートパワーＭＯＳＦＥＴ、１０…ｎ+型シリコン基板、１２…ｎ-型エピタキシャル層、１４…溝、１６…ゲート絶縁膜、１８…ゲート、２０…ｐ型ボディ領域、２２…ｎ+型ソース領域、２４…ｐ+型コンタクト領域、２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，３６ａ，３６ｂ…ｐ型キャリア引き抜き領域、２８，２９…絶縁層、３０…熱酸化膜、３２，３８…ソース電極、３４…ドレイン電極、９００…トレンチゲートパワー半導体装置

Claims (22)

  1. 第１導電型の半導体層と、前記第１導電型の半導体層における上面近傍に形成され前記第１導電型とは反対型の第２導電型のボディ領域と、前記第２導電型のボディ領域の上面側から前記第１導電型の半導体層に達するように形成された複数本の溝と、前記複数本の溝の中に形成されたゲートとを含むトレンチゲートパワー半導体装置であって、
    前記第１導電型の半導体層における前記第２導電型のボディ領域に対向する領域のうち一部の領域には、第２導電型のキャリア引き抜き領域が形成されていることを特徴とするトレンチゲートパワー半導体装置。
  2. 請求項１に記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうち一部の溝における一部又は全部の領域を覆うように形成されていることを特徴とするトレンチゲートパワー半導体装置。
  3. 請求項２に記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうち最も外側に形成された溝における一部又は全部の領域を覆うように形成されていることを特徴とするトレンチゲートパワー半導体装置。
  4. 請求項１に記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうちの隣接する２本の溝に挟まれた溝間領域のうち一部の溝間領域における一部又は全部の領域に形成されていることを特徴とするトレンチゲートパワー半導体装置。
  5. 請求項４に記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうち最も外側に形成された溝と前記溝に隣接する溝に挟まれた溝間領域のうち一部又は全部の領域に形成されていることを特徴とするトレンチゲートパワー半導体装置。
  6. 請求項１に記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうちの隣接する２本の溝及びこれらに挟まれた溝間領域を覆うように形成されていることを特徴とするトレンチゲートパワー半導体装置。
  7. 請求項２〜６のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域は、前記複数本の溝のうち最も外側に形成された溝のさらに外側の周辺領域にも形成されていることを特徴とするトレンチゲートパワー半導体装置。
  8. 請求項７に記載のトレンチゲートパワー半導体装置において、
    前記周辺領域に形成された前記第２導電型のキャリア引き抜き領域は、前記第２導電型のボディ領域の下面側に形成されていることを特徴とするトレンチゲートパワー半導体装置。
  9. 請求項７又は８に記載のトレンチゲートパワー半導体装置において、
    前記周辺領域に形成された前記第２導電型のキャリア引き抜き領域は、前記第２導電型のボディ領域の側面を覆うように形成されていることを特徴とするトレンチゲートパワー半導体装置。
  10. 請求項１〜９のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域は、前記溝の深さよりも深い位置まで形成されていることを特徴とするトレンチゲートパワー半導体装置。
  11. 第１導電型の半導体層と、前記第１導電型の半導体層における上面近傍に形成され前記第１導電型とは反対型の第２導電型のボディ領域と、前記第２導電型のボディ領域の上面側から前記第１導電型の半導体層に達するように形成された複数本の溝と、前記複数本の溝の中に形成されたゲートとを含むトレンチゲートパワー半導体装置であって、
    前記第２導電型のボディ領域に、前記第２導電型のボディ領域の深さよりも浅く形成されるとともに、前記第１導電型の半導体層の上面に形成される電極のうちゲート電極と異なる電極に接続される金属層を内部に含む第２の溝をさらに含み、
    前記第２の溝の下面には、前記金属層に接続され、前記第１導電型の半導体層に達するように第２導電型のキャリア引き抜き領域が形成されていることを特徴とするトレンチゲートパワー半導体装置。
  12. 請求項１１に記載のトレンチゲートパワー半導体装置において、
    前記第２の溝は、前記複数本の溝のうちの隣接する２本の溝に挟まれた溝間領域のうちすべての溝間領域に形成されていることを特徴とするトレンチゲートパワー半導体装置。
  13. 請求項１１に記載のトレンチゲートパワー半導体装置において、
    前記第２の溝は、前記複数本の溝のうちの隣接する２本の溝に挟まれた溝間領域のうちすべての溝間領域における一部の領域に形成されていることを特徴とするトレンチゲートパワー半導体装置。
  14. 請求項１１に記載のトレンチゲートパワー半導体装置において、
    前記第２の溝は、前記複数本の溝のうちの隣接する２本の溝に挟まれた溝間領域のうち一部の溝間領域における一部又は全部の領域に形成されていることを特徴とするトレンチゲートパワー半導体装置。
  15. 請求項１１に記載のトレンチゲートパワー半導体装置において、
    前記第２の溝は、前記複数本の溝のうち最も外側の溝のさらに外側の周辺領域に形成されていることを特徴とするトレンチゲートパワー半導体装置。
  16. 請求項１２〜１４のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記第２の溝は、前記複数本の溝のうち最も外側の溝のさらに外側の周辺領域にも形成されていることを特徴とするトレンチゲートパワー半導体装置。
  17. 請求項１６に記載のトレンチゲートパワー半導体装置において、
    前記周辺領域に形成された前記第２の溝は、前記溝間領域に形成された前記第２の溝よりも広い幅を有することを特徴とするトレンチゲートパワー半導体装置。
  18. 請求項１６又は１７に記載のトレンチゲートパワー半導体装置において、
    前記周辺領域に形成された前記第２導電型のキャリア引き抜き領域は、前記溝間領域に形成された前記第２導電型のキャリア引き抜き領域よりも深い位置まで形成されていることを特徴とするトレンチゲートパワー半導体装置。
  19. 請求項１１〜１８のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域は、前記溝の深さよりも深い位置まで形成されていることを特徴とするトレンチゲートパワー半導体装置。
  20. 請求項１１〜１９のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記第２導電型のキャリア引き抜き領域における前記第２の溝と接触する部位には、前記第２の溝の内部に充填されている前記金属層とのコンタクト抵抗を低減するためのコンタクト層が形成されていることを特徴とするトレンチゲートパワー半導体装置。
  21. 請求項１〜２０のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴであることを特徴とするトレンチゲートパワー半導体装置。
  22. 請求項１〜２０のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記トレンチゲートパワー半導体装置は、ＩＧＢＴであることを特徴とするトレンチゲートパワー半導体装置。
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