TW399297B - Semiconductor device and manufacturing method thereof - Google Patents

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TW399297B
TW399297B TW085111079A TW85111079A TW399297B TW 399297 B TW399297 B TW 399297B TW 085111079 A TW085111079 A TW 085111079A TW 85111079 A TW85111079 A TW 85111079A TW 399297 B TW399297 B TW 399297B
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conductive
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TW085111079A
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Hidekazu Oda
Tomohiro Yamashita
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Mitsubishi Electric Corp
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Abstract

The object of the present invention is to provide a semiconductor device with an excellent withstand voltage performance and a manufacturing method thereof. The semiconductor device comprises a semiconductor substrate 1 of a first conductivity type; a metallic wiring 9 formed on a surface of the semiconductor substrate and having a contact face 10 with the semiconductor substrate; a highly doped impurity region 11 formed within the semiconductor substrate below the contact face and of a second conductivity type; a lightly doped impurity region 12 formed around the highly doped impurity region 11 and of the second conductivity type; and a MOSFET 13 of a second conductivity-type having a source and a drain region formed on the surface of the semiconductor substrate and electrically connected to the metallic wiring 9 through the impurity regions 11, 12.

Description

A7 B7 經濟部中央標準局員工消費合作社印«. 五、發明説明（ 3 ) 1 | 明 所 曬 7 技 術 域 1 本 發 明 為 關 於 具 備 Μ 0 S F E T ( Μ e t a ] 0 X i d e S e m i c on - 1 1 d u C t or t y p e F i e 1 d E f f e c t Ira ns is t 0 r , 金 屬 氧 化 物 半 導 請 1 I 體 場 效 應 電 晶 體 )之半導體裝置， 尤其為闞於在m 0 S f e t 之 先* 閱 讀 1 源 極 汲 極 領 域 與 金 臛 配 線 的 連接 部. 含 有 不 纯 物 領 域 之 半 導 背 之 1 1 體 装 置 及 其 製 造 方 法 〇 Ϊ 事 項 再 1 I 用 的 枝 術 1 圖 23表 示 習 用 之 M0SFET的斷 面 構 造 » 其 M0SPET1 3的 附 填' % 本 頁 k 1 壓 為 由 通 道 (c ha η η el) 側 的 汲極 端 之 不 純 物 分 布 決 定 〇 因 ^ 1 此 習 用 之 電 晶 體 的 高 耐 壓 化 為由 最 適 切 化 源 極 / 汲 極 擴 敗 1 層 6 a ♦ 6b與通 道 領 域 的 形 成 條件 Μ 鑀 和 汲 極 電 埸 而 達 成 0 1 1 然 而 随 著 元 件 的 微 细 化 ,元 件 内 部 的 不 純 物 濃 度 增 高 訂 1 t 源 極 / 汲 極 擴 散 層 6 a > 6b變淺 1 因 而 汲 極 電 場 增 強 > 汲 1 1 極 端 的 耐 壓 減 低 0 1 1 一 方 面 於 接 觸 部 分 10以 鋁等 之 金 鼷 配 線 9 由 源 極 / 汲 1 Λ 極 擴 敗 層 6 a » 6 b深入 而 形 成 η型擴散層11 Μ避免使其與P型 1 | 基 板 短 路 0 1 I 該 擴 散 層 1 1因 未 微 细 化 ,因 此 雖 然 微 细 化 在 進 展 1 但 1 1 | 由 於 源 極 / 汲 極 擴 散 層 6 a 6b其接觸 部 分 的 擴 散 層 U變 深 1 ] 1 明 所 欲 解 決 的 課 m 1 在 1: 述 狀 態 r • 接 觸 部 分的 擴 敗 層 11比 較 汲 極 之 低 濃 1 1 1 度 擴 敗 層 6 a 為 高 濃 度 t 因 此 接觸 部 分 的 耐 壓 比 汲 極 擴 敗 層 1 I 之 耐 m 為 低 » 而 元 件 之 耐 壓 為由 接 觸 擴 敗 m 決 定 0 由 而 該 1 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X29*7公釐） 3 8 4 0 3 A7 B7 經濟部中央樣準局貝工消費合作社印裝 五、發明説明 ( 4 ) 1 I 種 電 晶 體 的 高 耐 壓 化 變 成 對 接 觸 部 分 之 高 耐 壓 化 的 要 求 0 1 1 本 發 明 為 鑑 於 上 述 問 題 % .以 提 供 附 05 性 能 優 良 的 半 m 1 體 裝 置 及 其 製 造 方 法 為 的 〇 請 I ί I 決 課 的 手 段 先- 閱 1# 1 背 1 依 本 發 明 的 半 導 體 裝 置 ， 為 設 置 形 成 於 第 1 専 電 型 的 之 1 注 1 半 導 體 基 板 之 — 主 面 上 而 具 有 與 上 述 半 導 體 蓋 板 之 接 觸 面 意 事 I 項 I 的 金 鼷 配 線 9 形 成 於 上 述 接 觸 面 下 的 上 述 半 導 體 基 板 内 部 再， A } i 之 第 2 m 電 型 之 高 m 度 不 純 物 領 域 * 肜 成 於 上 述 半 専 體 基 窍 本 頁 裝 1 板 内 部 之 上 述 高 濃 度 不 純 物 領 域 週 圍 的 第 2 導 電 型 之 低 濃 Nw*1· 1 度 不 純 物 領 域 t 以 及 形 成 於 上 述 半 導 體 基 板 之 一 主 面 而 含 L 有 介 由 上 述 不 純 物 領 域 電 氣 性 的 連 接 於 上 述 金 屬 配 線 之 源 f 1 if 極 或 汲 極 領 域 的 第 2 導 電 型 之 M0SFET者 〇 1 另 外 ， 肜 成 於 接 觸 面 下 之 半 導 體 基 板 内 部 的 低 濃 度 不 1 1 純 物 領 域 之 深 度 Μ 比 較 源 極 或 汲 極 領 域 之 深 度 更 深 為 其 特 1 1 激 者 〇 A 另 外 1 為 設 置 形 成 於 第 1 専 電 型 之 半 m 體 基 板 的 一 主 1 I 靣 上 而 含 有 與 上 述 半 導 體 基 板 的 接 觸 面 之 金 m 配 線 1 形 成 1 I 於 上 述 接 觸 面 下 之 上 述 半 導 體 基 板 内 部 的 第 2 導 電 型 之 高 1 1 I m 度 不 純 物 領 域 « 形 成 於 上 述 半 導 體 基 板 的 —* 主 而 而 介 由 1 1 t 上 述 不 純 物 領 域 電 氣 的 速 接 上 述 金 鼷 配 線 之 有 由 低 濃 度 1 不 純 物 領 域 形 成 的 源 極 或 汲 極 η 域 Ζ 第 1 導 電 的 M0SF ET 1 1 % 而 以 h 高 m 度 不 純 物 領 域 之 深 度 比 較 h 述 源 極 敬 極 1 1 領 域 之 深 度 為 淺 為 其 特 激 者 〇 1 | 另 外 t Μ 上 述 高 濃 度 不 純 物 領 m 附 近 * 其 半 導 體 基 板 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 4 38403 A7 B7 經濟部中央樣準局員工消费合作社印製 五、發明説明（ 5 ) 1 I 之 第 1 導 電 型 不 純 物 濃 度 為 1X1 0 1 5 Λ -1 X 1 0 1 7 c m ' 3 為 其 特 I I 徵 者 0 1 另 外 > 為 設 置 第 1 導 電 型 之 半 導 體 基 板 表 面 的 分 離 氧 /-"V 請 1 f I 化 膜 及 僅 形 成 於 第 2 導 電 型 之 Μ 0 S P E T 的 閘 極 下 之 第 1 導 電 先- 閲 n i 型 的 高 濃 度 不 純 物 領 域 者 〇 背 之 1 1 另 外 t 為 設 置 形 成 於 第 1 導 電 型 之 半 導 體 基 板 的 一 主 注· 意 事 1 1 面 上 而 達 到 上 述 半 m 體 基 板 表 面 並 開 □ 有 接 觸 孔 之 層 間 m 項 再 填 窍 本 頁 1 J 緣 膜 » 形 成 於 上 述 接 觸 孔 内 部 之 上 述 半 導 體 基 板 上 的 含 有 裝 1 第 2 専 電 型 之 高 濃 度 不 純 物 的 接 觸 層 * 電 氣 的 連 接 於 上 述 L 接 觸 層 而 介 由 上 述 接 觸 孔 延 伸 至 上 述 層 間 m 緣 膜 上 的 金 靥 i 配 線 以 及 含 有 於 上 述 接 觸 孔 下 之 上 述 半 導 艏 基 板 内 部 與 1 1 上 述 接 觸 層 接 觸 形 成 之 源 極 或 汲 極 領 域 的 M0SFET者 0 訂 1 本 發 明 的 半 導 體 裝 置 之 製 造 方 法 為 具 備 ： 於 第 1 導 1 1 電 型 之 半 導 體 基 板 的 一 主 面 形 成 第 2 導 電 型 之 M0SFET的 製 1 1 程 » 於 上 述 半 導 體 基 板 上 形 成 含 有 開 □ 於 上 述M0SFET之 源 1 Λ 極 或 汲 極 領 域 之 接 觸 孔 的 曆 間 絕 緣 瞑 之 製 程 y 於 上 述 接 觸 1 1 孔 的 底 部 下 之 上 述 半 導 體 基 板 内 部 肜 成 第 2 導 罨 型 之 高 m 1 1 度 不 純 物 領 域 的 製 程 9 於 上 述 半 導 體 基 板 内 部 之 上 述 高 濃 1 1 I 度 不 純 物 領 域 週 圍 形 成 第 2 導 電 型 的 低 濃 度 不 純 物 領 域 之 1 1 製 程 t Μ 及 形 成 Μ 氣 的 速 接 於 上 述 高 Μ 度 不 純 物 領 域 而 1 介 由 t a 接 觸 孔 延 伸 至 上 述 層 間 m 緣 脫 上 之 金 m 配 m 的 製 1 1 程 者 ο 1 1 另 外 I 使 用 所 希 望 之 值 的 能 里 之 層 間 絕 緣 犋 為 遮 瞑 1 I 之 由 離 子 注 入 的 高 濃 度 不 纯 物 領 域 > 為 由 使 用 上 述 之 值 VX 1 本紙張尺度適用中國國家梯準（CNS ) A4規格（2丨OX 297公釐） 5 38403 A7 B7 經濟部中央標準局員工消費合作社印策 五、發明説明（ 6 ) 1 | 上 的 能 Μ 之 層 間 絕 緣 膜 為 遮 膜 的 離 子 注 入 Μ 形 成 低 濃 度 不 1 純 物 領 域 為 其 特 激 者 0 1 另 外 Μ 使 用 低 能 量 之 砷 或 m 的 罾 間 絕 緣 膜 為 遮 瞑 之 1 I 由 離 子 注 入 的 高 濃 度 不 純 物 領 域 » 為 由 使 用 高 能 量 的 之 請- 先 閱 讀 背 1 1 1 層 間 絕 緣 瞑 為 遮 膜 的 雔 子 注 入 以 形 成 低 濃 度 之 不 純 物 領 域 1 1 為 其 特 徵 者 0 意 1 1 1 另 外 * 為 具 備 形 成 於 第 1 導 電 型 的 半 導 體 基 板 之 — 主 事 項 再 填 寫 本 1 / * I 面 由 低 濃 度 不 纯 物 領 域 而 成 之 含 有 源 極 戎 汲 極 領 域 的 第 2 1 裝 | 導 電 型 之 Μ 0 S F Ε Τ 的 製 程 • 於 上 述 半 導 體 基 板 上 形 成 具 有 開 頁 1 □ 於 上 述 M0SFET的 源 極 或 汲 極 領 域 之 接 觸 孔 的 層 間 m 緣 膜 1 的 製 程 1 於 上 述 接 觸 孔 之 底 部 下 的 上 述 半 専 體 基 板 内 部 並 1 於 上 述 源 極 或 汲 極 領 域 之 深 度 更 淺 的 位 置 形 成 第 2 導 電 型 訂 I 之 高 濃 度 不 純 物 領 域 的 製 程 ί 及 肜 成 電 氣 的 連 接 於 上 述 1 1 I 高 濃 度 不 純 物 領 域 並 介 由 上 述 接 觸 孔 延 伸 至 上 述 層 間 絕 緣 1 1 m 上 的 金 屬 配 線 之 製 程 者 0 I 線 1 另 外 為 >λ 層 間 絕 緣 膜 為 遮 膜 之 離 子 注 入 形 成 高 澹 度 的 不 純 物 領 域 為 其 特 微 者 0 1 1 另 外 9 為 Μ 使 用 50 200 K e V 之 能 虽 的 雠 子 注 入 以 肜 1 I 成 低 濃 度 之 不 純 物 領 域 為 其 特 微 者 〇 1. 另 外 > 為 具 備 於 第 1 導 電 型 之 半 導 體 基 板 表 面 的 形 成 1 1 分 離 氧 化 膜 之 領 m r Μ 抗 蝕 膜 為 遮 糗 之 離 子 注 入 肜 成 第 1 1 1導電型的高澹度之第1 不 纯 物 m 域 的 工 程 > Η 及 於 形 成 第 1 1 2 導 電 型 之 H () S F Ε Τ 的 閘 極 之 領 域 下 » 開 □ 於 上 述 1 不 1 1 純 物 領 域 Μ 外 部 分 的 抗 蝕 膜 為 遮 膜 的 離 子 注 入 以 形 成 第 1 1 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 6 3 3 4 0 3 A7A7 B7 Printed by the Consumer Cooperative of the Central Standards Bureau of the Ministry of Economic Affairs «. V. Description of the Invention (3) 1 | Mingsuo 7 Technical Field 1 The present invention is about having Μ 0 SFET (Μ eta) 0 X ide S emic on-1 1 du C t or type F ie 1 d E ffect Ira ns is t 0 r, metal oxide semiconductor (1 I bulk field effect transistor) semiconductor device, especially before m 0 S fet * Read 1 The connection part between the source drain field and the gold wire. The semiconductor device containing the impurity field and the 1 1 body device and its manufacturing method. Surface structure »Its M0SPET1 3's supplementary '% k 1 pressure on this page is determined by the impurity distribution on the drain side of the channel (c ha η η el) 〇 1 ^ 1 The high withstand voltage of this conventional transistor is caused by Optimized source / drain expansion 1 layer 6 a ♦ 6b and channel area The formation conditions of M 鑀 and the drain voltage are 0 1 1 However, with the miniaturization of the device, the impurity concentration inside the device increases to 1 t source / drain diffusion layer 6 a > 6b becomes shallower 1 and therefore the drain Electric field enhancement> Dip 1 1 Extreme withstand voltage reduction 0 1 1 On the one hand, the contact portion 10 is made of gold or aluminum such as aluminum 9 On the one hand, the source / dip 1 Λ pole expands the layer 6 a »6 b to form an η type The diffusion layer 11 Μ avoids short-circuiting it with the P-type 1 | substrate 0 1 I The diffusion layer 1 1 is not miniaturized, so although the miniaturization is progressing 1 but 1 1 | Because the source / drain diffusion layer 6 a 6b its The diffusion layer U at the contact part becomes deeper 1] 1 The lesson m 1 to be solved is at the state r described above. • The expansion layer 11 at the contact part is lower in concentration than the drain electrode 1 1 1 degree expansion layer 6 a is high. The concentration t, therefore, the withstand voltage of the contact portion is greater than the withstand voltage m of the drain extension layer 1 I is »And the withstand voltage of the component is determined by the contact expansion and failure m. Therefore, the 1 paper size applies the Chinese National Standard (CNS) A4 specification (210X29 * 7 mm) 3 8 4 0 3 A7 B7 Central Standard of the Ministry of Economic Affairs Printed by the Bureau Cooperative Consumer Cooperative Co., Ltd. 5. Description of the invention (4) 1 The high withstand voltage of I type transistors becomes a requirement for the high withstand voltage of the contact part. 0 1 1 The present invention is in view of the above problems. The semi-m 1 body device with excellent performance and its manufacturing method are described below. Please refer to 1 # 1 to read the lesson first. Read 1 # 1 Back 1 The semiconductor device according to the present invention is provided in one of the first type Note 1 of the semiconductor substrate-the gold wire 9 having the contact surface with the above-mentioned semiconductor cover on the main surface is described in item I. 9 is formed in the above-mentioned semiconductor substrate under the above-mentioned contact surface. Furthermore, the high m-degree impure region of the 2 m electric type of A} i * was formed on the above-mentioned semi-corporeal base. This page contains the low-concentration Nw of the second conductive type around the high-concentration impure region inside the board. 1 · 1 degree impurity region t and L formed on one of the main surfaces of the semiconductor substrate and containing L have a source f 1 if electrode or a second conductivity type in the drain region electrically connected to the metal wiring through the impurity region. M0SFET is 〇1 In addition, the low concentration inside the semiconductor substrate formed under the contact surface is not 1 1 The depth in the pure material area M is deeper than the depth in the source or drain area 1 1 Exciter 0A The other 1 is A gold wire 1 formed on a main 1 I 靣 formed on a half-m body substrate of the first piezoelectric type and containing a contact surface with the semiconductor substrate is formed 1 I on the above Under the contact surface, the second conductive type inside the semiconductor substrate has a height of 1 1 I m in the impurity field «formed on the semiconductor substrate-* mainly and through the 1 1 t electrical field in the impurity field above the gold wire wiring There is a source or drain formed from a low-concentration 1 impurity region, a η region, and a first conductive M0SF ET 1 1%. The depth of the impurity region is compared with the height and height of the high-m degree impurity region. Shallow is its special exciter 〇1 | In addition t Μ near the high-concentration impurity impurities * its semiconductor substrate 1 This paper size applies the Chinese National Standard (CNS) A4 size (210X 297 mm) 4 38403 A7 B7 Central sample of the Ministry of Economic Affairs Printed by the Consumer Bureau of the Prospective Bureau. 5. Description of the Invention (5) The concentration of the first conductive impurity of 1 I is 1X1 0 1 5 Λ -1 X 1 0 1 7 cm '3 is its special II signatories 0 1 In addition > For setting Separated oxygen on the surface of the semiconductor substrate of the first conductivity type-" V Please 1 f I film and the first conductivity of the first conductivity type under the gate of the M 0 SPET of the second conductivity type-high concentration Those in the field of impurities. 1 of the back 1 and t is a main note on the semiconductor substrate of the first conductivity type. Note 1 on the 1 1 side to reach the surface of the semi-m substrate and open the m item with contact holes. Refill tips on this page 1 J Edge film »A contact layer containing high concentration impurities of 1st and 2nd type on the semiconductor substrate formed inside the above contact hole * Electrically connected to the L contact layer via the above The contact hole extends to the gold 靥 i wiring on the interlayer m edge film, and the source or drain MOSFETs formed by the inside of the semiconductor substrate contained in the contact hole and the contact layer 1 1 0 Order 1 A method for manufacturing a semiconductor device according to the present invention includes: a process of forming a second conductive M0SFET on a main surface of a semiconductor substrate of a first conductivity type and a first conductivity type; □ The process of insulation between contact holes in the source 1 Λ or drain region of the above M0SFET. Y The inside of the semiconductor substrate under the bottom of the contact 1 1 hole is formed into a second conductive type height m 1 1 Process 9 in the field of high-level impurities 1 1 I The area of the high-concentration impurity 1 2 in the area of the semiconductor substrate to form a second-conductivity-type low-concentration area in the high-concentration impurity 1 1 The process t Μ and the speed of formation of the gas are connected to the above-mentioned high Μ In the field of impurities, 1 is the system that extends from the contact hole of ta to the above-mentioned interlayer m edge, and the system of m and m is prepared. 1 1 In addition, I can use the desired value of the energy. The interlayer insulation inside is 瞑 1 I, the field of high-concentration impurities by ion implantation > The reason for using the above value VX 1 This paper size is applicable to China National Standard (CNS) A4 specification (2 丨 OX 297) (%) 5 38403 A7 B7 Employee Cooperative Cooperative of the Central Bureau of Standards of the Ministry of Economic Affairs of the People's Republic of China 5. Policy description of the invention (6) 1 | The interlayer insulation film on 1 | Special Exciter 0 1 In addition, M uses low-energy arsenic or m intercalation insulation film as the shielding 1 I Ion-implanted high-concentration impurity area »For reasons of using high energy-please read back 1 1 1 Interlayer Insulating radon is implanted with masking radon to form a low-concentration impurity. 1 1 is its characteristic. 0 Meaning 1 1 1 In addition * It is for semiconductor substrates with the first conductivity type. — Please fill out this item 1 / * I The 2nd package containing the source and drain regions made of low-concentration impurities | Conductive type M 0 SF Ε Τ • Forming an open sheet 1 on the above semiconductor substrate □ In the above M0SFET The manufacturing process of the interlayer m edge film 1 of the contact hole in the source or drain region 1 is formed inside the semi-corporeal substrate under the bottom of the contact hole, and 1 is formed at a shallower depth in the source or drain region. 2 Conductive type I Process in the high-concentration impurity field 肜 and Cheng Cheng Electrically connected to the above 1 1 I high-concentration impurity field and the metal wiring process extending from the contact hole to the interlayer insulation 1 1 m above 0 I line 1 is also a lambda. The interlayer insulation film is a mask for ion implantation to form high-impurity impurities. Its special characteristics are 0 1 1 and 9 for M. 50 200 K e Although the implantation of V can be performed in the field of impurities with a low concentration of 肜 1 I, it is a special one. In addition, for the formation of the surface of the semiconductor substrate of the first conductivity type 1 1 mr to separate the oxide film The process of forming a high-degree first impurity m region of the 1 1 1 conductivity type by the ion-implantation of the resist film for the masking ions and the formation of H () SF Ε of the 1 1 2 conductivity type In the field of gates of Τ »Open □ In the above 1 1 1 1 pure field M, the outer part of the resist film is masked by ion implantation to form the 1st 1st paper scale applicable to China National Standard (CNS) A4 specifications ( 210X297 mm) 6 3 3 4 0 3 A7

7 B 明説明發 、五 第第 的 於 度 備 濃具 高為 之 ， 型外 電 另 導 者 程 製 之 域 領 物 純 不 形 面 主 1 的 板 基 體 導 半 之 型 電 導 的 型 電 導 2 .第 成 述 上 於 P 開 有 含 成間 形層 上 之 板孔 基觸 艚接 導的 半域 述領 上極 於 汲 , 或 程極 工源 的 之 汲晶 戎叠 極的 源物 述純 上不 觸度 接 濃 之 高 部之 内型 的電 孔導 觸 2 接第 述有 上 含 於成 , 形 程置 製位 的的 膜域 緣領 絕極 叠配 述 屬 上金 於的 接上 連膜 的緣 氣 絕 電 間 以 層 成述 形上 &至 以 伸 , 延 程孔 製觸 之接 層述 ) 上 a 由 *1 X 介 ta之 pi層 U 晶 者 程 製 之 線發 m 當 的 明 m 形 表 1L 圖 〇 1 態 形 胞 實 的 明 發 本 明 說 7 圖 至 1L 圖 據 依 下 Μ 中 Ti 圖 --^------1 裝-- (請f閱讀背面之注意事項再填寫本頁) 訂 由基形 為體膜 1導化 —半氣 述離 上 分 , 於 由 _ 成之 面肜間 斷為件 分 CSJ 元 部 ，離 要板分 主基的 的體氣 1 導電 態半 K 形的用 腌成 ， 賁形面 之板主 明基 一 發的之 本型 1 示 P 板 閘 的 成 構 膜 化 氧 矽 由 上 1 板 萑 體 導 半 述 上 於 ο 成 膜形 緣為 絕 3 的 成 經濟部中央標準局員工消費合作杜印製7 B clearly states that the fifth and fifth-ranked Yu Dubei has the highest conductivity, the outer conductor of the outer conductor, the system collar, the purely invisible surface of the main body of the plate, and the main conductance of the plate conductance. The composition of the semi-college collar on the P-hole with a plate-hole-based contact on the interstitial layer is extremely high, or the source of the crystal superimposed pole of the Cheng Jigong source is purely inferior. The contact hole of the inner part of the high part with high contact strength is connected to the upper part of the film, and the position of the film is controlled by the edge of the membrane. The edge-to-ground insulation between the layers is described in layers & to extend, and the extension hole contacts are described.) The above a is issued by the * 1 X medium pi layer U crystal line. M-shaped table 1L Figure 〇1 State-of-the-art Mingfa Ben Ming said 7 Figures to 1L Figures according to the Ti figure in M-^ ------ 1 installed-(Please read the notes on the back (Fill in this page again) Set the base shape as the body membrane 1 to conduct—half air separation from the upper part, and the surface part from _ Cheng to the discontinuity as parts CSJ element, body gas separated from the main base 1 Conductive half-K-shaped marinated, the main surface of the sigmoidal surface of the main body of BenQ 1 The structure of the P gate It is described in the introduction of the above 1 board body on ο the consumption cooperation of the Central Bureau of Standards of the Ministry of Economic Affairs of the Ministry of Economic Affairs.

膜丨 緣si 絕ly 極PO 極 i 極’b 閘). 及11 膜 ( 緣 矽絕 晶 極 多 關 由述 之上 上於 3 成 膜肜 緣各 絕為 極 5 閘 ， 該極 於閘 成的 形成 為作Membranes 缘 si absolute ly pole PO pole i pole 'b gate). And 11 membranes (edge silicon crystalline poles are mostly related to the above 3 film formation, the edges are absolutely 5 gates, the pole is Formation of

e 上 dΛ,, i fry S ϊ[ — 置 牆位 邊的 之IBJ 成 主 構 一 0 之 化 I 氣 矽 由 的 面 d7 f 兩 Z 板 基 0 導 半 上 於 成 形 為 直 4 極 閘 述 部 度 濃 低 極 閘 述上一 較 0 Μ ΐ 位 一 的 之 淺 1 更 2 板6a 側基部 外體濃 其 専 低 於半述 及 於上 部成的 一 肜 下 的 為 之 本紙張尺度通用中國國家標準（CNS ) A4規格（210X 297公釐） 極 # 的 6 域 領 極 沒 比為 於 圍 為週 並其 3 8 4 0 五、發明説明（8 ) 由該低濃度部包画，而為含有高濃度N型不純物之源極/汲 極領域6的高濃度部。 8為形成於上述半導體基板丨上，含有開口於該半導 體基板1之表面的接觸孔8 a之層間絕緣膜，9為具有與位 置於該接觸孔8a之底面的上述半導體基板1之接觸面10, 由該接觸面1 〇介由接觸孔8 a延伸至上述層間絕緣膜8上之 例如為由鋁等作成的金鼷配線，U為肜成於上述接觸面1 () 下之半導艚苺板]afULi型肩不纯物領域，具體言 之，其濃度例如為ΐ X 1 〇 1 % in - 3 Μ上a U為肜成於半導體 基板]内部之上述高澹度不純物領域]/1週圍的Ν型低濃度 不纯物領域，其濃度與源極/汲極領/域之低滬度部6b的濃 度大約相同，具體的例如為1 X 1 X 1 〇 -3。 於此，金鼷配線9與源極/汲極領域6為介由該等不 純物領域U, 12予以電氣性的連接。e dΛ ,, i fry S ϊ [— IBJ on the side of the wall is the main structure and 0 is the surface I. The surface of the silicon silicon d7 f Two Z plate bases 0 The leading half is formed as a straight 4-pole gate The degree of concentration is lower than that of 0 MW. The first one is shallower than the first one. 2 The plate 6a is thicker than the outer body of the side base. Its thickness is lower than the one mentioned above. The paper size is common in China. Standard (CNS) A4 specification (210X 297 mm) The 6-domain pole of the pole # is not as good as the perimeter and its 3 8 4 0 V. Description of the invention (8) It is drawn by the low-concentration part, but contains The high-concentration part of the source / drain region 6 of the high-concentration N-type impurity. 8 is an interlayer insulating film formed on the semiconductor substrate, and includes a contact hole 8 a opened on the surface of the semiconductor substrate 1; 9 is a contact surface 10 having a contact surface with the semiconductor substrate 1 located on the bottom surface of the contact hole 8 a The contact surface 10 extends through the contact hole 8 a to the interlayer insulating film 8, for example, a gold wire made of aluminum or the like, and U is a semiconducting raspberry formed under the contact surface 1 (). Board] afULi-type shoulder impurity field, specifically, the concentration is, for example, ΐ X 1 〇1% in-3 Μ a a is formed on the semiconductor substrate] the above-mentioned high-degree impurity field inside]] around 1 In the N-type low-concentration impurity region, the concentration is approximately the same as the concentration of the low-degree portion 6b of the source / drain collar / domain, and the specific example is 1 X 1 X 1 0-3. Here, the gold wire 9 and the source / drain region 6 are electrically connected through these impurity regions U, 12.

13為由閘極4及源極/汲極領域6等構成的N通道M0SFET >^—1 ,14為由接觸面10及不純物領域11, 12等構成的接觸部。 經濟部中央標準局員工消費合作杜印製 其次參照圖2至画7說明上述構成的半導體裝置之製 造方法。圖2至圖7係將本實胞形態1之半導體裝置的依 製之順序排列表示。 如圖2所示，首先於半導艏基板丨之一主面依次肜成 作為閘極絕緣賴3的矽氧化_層及作為閘極4的聚矽_ , 然後使用I像，I掠術形成閘極絕緣膜5及閘極^ 其後K上述閘極絕緣膜.5 ,閘極6及分雠氧ib瞋J為遮 膜U a s k ) Μ砷雠子戎磷離子等的N型不純物做離子注入ffii 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 3 8 4 0 3 (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央橾準局員工消費合作社印製 五、發明説明（ 9 ) 1 | 形 成 源 極 / 汲 極 領 域 的 低 m 度 部 0 1 其 次 如 圖 3 所 示 t 於 半 導 體 基 板] 之 一 主 面 上 及 閘 極 1 1 4_上形成作為邊牆（side W d ) 1 ：) 5 的 T E 0 S 膜 > 由 實 腌 異 方 性 } 蝕 刻 形 成 邊 牆 5 請 先- 閱 1 1 \ 1 其 次 Μ 該 等 遴 牆 5 , 閘極絕緣膜3 > 閘 極 4 及 分 離 氧 讀 背 面 化 膜 2為遮膜注入磷離子等的Η 型不純物離子， 使源極/汲 之 注 意 1 1 I 極 領域S的較淺部分之不純物濃度為高灑度Μ肜成源極/汲 事 項 再 1 - 極 領 域 的 高 濃 度 部 6 b 0 填 寫 本 頁 'W i 裝 I 其 次 如 讕 4 所 示 » 於 半 導 體 基 板1 之 一 面 上 肜 成 由 1 1 矽 氧 化 膜 作 成 的 層 間 絕 緣 膜 8、 於形成該層間絕緣膜8後 t 1 Μ 蝕 刻 使 其 成 略 平 坦 面 0 | 其 次 如 圖 5所示， 使用照像製版技術於層間絕緣膜8形 1 丁 I 成 開 □ 於 源 極 / 汲 極 領 域 6 之 接 觸 孔8 a 0 1 1 I 其 次 如 圖 6 所 示 > 於 接 觸 孔 8a 之底 部 下 的 半 導 體 基 板 1 1 I 1 之 内 部 1 以 曆 間 m 緣 瞑 8 為 遮 膜 而Μ 高 m 度ϋ 型 不 純 物 1 | » 低 能 虽 做 離 子 注 入 形 成 N 型 之 高濃 度 不 純 物 領 域 1 1 0 1 具 體 之 1 例 如 K N 型 不 純 物 的磷 用 30 1 0 0 Ke V 的 1 1 注 入 能 量 Μ 1X1 0 1 4 Λ -1 X 10 15 cm '2的 注 入 量 注 入 雠 子 而 1 | 肜 成 0 1 1 I 其 次 如 圖 7 所 示 1 於 形 成 上 述 高濃 度 不 純 物 領 域 1 1所 用 的 接 觸 孔 8 a 之 底 部 下 的 半 導 體 基 板1 的 内 部 » 以 層 間 m 1 1 緣 膜 8 為 遮 m « 以 低 m 度 N 型 不 純 物. 並 Μ 肜 成 高 濃 度 不 1 1 純 物 領 域 Η所 使 用 能 1 之 1 . 5倍至4倍的 注 入 能 垦 做 雠 子 注 1 1 人 ， Μ 肜 成 Η 之 低 濃 度 不 純 物 領 域1·2 0 1 1 本紙張尺度適用中國國家標準（CNS ) A4规格（210X 297公釐） 3 8 4 0 3 A7 B7 經濟部中央標準局員工消費合作社印策 五、發明説明 ( 1 0 ) 1 1 具 體 之 > 例 如 Μ N 型 不 純 物 的 磷 用 50 200 K e V 的 1 注 入 能 量 « Μ 1 > < 1 0 1 3 ^ -3 X 1 0 1 3 cm -2 的 注 入 量 注 入 離 子 而 1 1 形 成 0 請 1 I 先- 1 其 後 於 接 觸 孔 8a 闪 及 上 述 層 間 m 緣 膜 8 上 積 層 作 為 金 閱 f 背 1 鼷 配 線 9 的 金 鼷 配 線 層 9a 贅 用 通 常 的 照 像 製 版 技 術 形 成 如 之 1 I 圖 1 所 示 之 金 屬 配 線 9 意 事 1 項 I 於 如 上 述 構 成 的 半 導 體 裝 置 * 由 於 在 高 濃 度 之 不 純 物 再 ώ \ 領 域 11 的 週 圍 形 成 低 濃 度 的 不 纯 物 領 域 1 2 f 該 低 濃 度 的 不 寫 本 頁 裝 1 純 物 層 12將 產 生 鏵 和 加 諸 於 高 濃 度 不 純 物 領 域 11 的 電 埸 之 '—^ Γ 作 用 ♦ 因 而 可 以 使 接 觸 邰 U為 高 耐 壓 化 0 又 由 低 濃 度 不 純 物 領 域 U的 空 乏 層 增 大 t 因 此 可 以 減 低 接 觸 部 1 4 之 接 合 m 1 訂 漏 及 接 合 容 量 0 1 1 又 於 上 述 實 腌 肜 態 \ , 如使用N 型 的 Si 基 板 為 半 導 體 基 1 1 板 1 等 方 法 使 半 導 體 基 板 1 , 源極/ 汲極領域6 及 不 純 物 領 1 1 域 11 9 12 等 之 掻 性 相 反 亦 可 * 此 種 情 肜 亦 可 得 與 上 述 相 同 的 效 0 1 I 筲 鮪 2 1 I 圖 8 表 示 本 發 明 之 實 _ 形 態 2 . 其與上述實_肜態1 所 1 1 1 不 同 之 處 在 於 高 度 之 不 純 物 領 域 11 白 接 觸 面 1 0的 深 度 1 比 較 源 極 / 汲 極 領 域 的 低 濃 度 部 6 a 的 深 度 為 相 同- 戎 之 1 處 相 異 t 其 他 則 與 上 述 實 拖 肜 態 1 相 la] 〇 1 1 以 r 參 照 m 9 及 11 1 0 說 明 本 發 明 之 實 拖 形 態 2 的 半 導 1 1 體 裝 置 製 埴 方 法 0 m 9 及 圖 10 將 本 實 m 形 態 2 的 半 専 體 1 | 裝 置 依 製 造 順 序 排 列 表 示 者 J 1 本紙張尺度適用中國國家標準（CNS ) A4規格（21 OX 297公釐） 10 33403 A7 B7 經濟部中央橾準局員工消費合作社印裝 五、發明説明 ( 11 ) 1 1 實 胞 形 態 2 的 製 造 工 程 中 其 至 形 成 接 觸 孔 __8.a m 形 成 工 I 程 為 與 實 胞 形 態 1 之 圖 5 所 示 之 至 接 觸 孔 8a 的 肜 成 製 程 相 1 同 0 —V 請 1 ί 先- 1 其 次 如 圖 9 所 示 以 層 間 m 緣 膜 8 為 遮 膜 注 入 離 子 以 閱 讀 背 1 形 成 高 濃 度 之 不 純 物 領 域 11 0 之 1 I 於 此 t 在 實 施 形 態 1 中 為 得 到 高 濃 度 不 純 物 領 域 11 t 意 畜 | 項 I 為 以 N 型 不 純 物 的 m 用 3 0 1 0 0 Ke v的注人能1 , 1 X 10 LA 再 填 ί •^w 1 > < 1 0 1 5c η * 2 的 注 入 量 注 入 離 子 而 形 成 1 於 本 實 胞 形 態 寫 本 裝 頁 1 2 中 則 用 低 能 量 的 砷 或 磷 > 以 靨 間 絕 緣 瞑 3 為 遮 膜 實 行 高 1 I 濃 度 的 離 子 注 入 >λ 得 高 濃 度 的 不 純 物 領 域 1 1 〇 具 體 言 之 * 其 注 入 能 量 與 注 人 量 使 用 與 源 極 / 汲 極 領 域 的 高 濃 度 6 b 1 1 IT 之 形 成 條 件 相 同 者 0 1 其 次 如 圖 10 所 示 » 與 實 肜 態 1 之 _ 7 所 示 相 同 地 赘 1 1 在 用 於 形 成 高 濃 度 不 純 物 領 域 11 之 接 觸 孔 8a 的 底 部 下 之 半 1 1 導 體 基 板 1的内部， 以層間絕緣膜8 為遮膜， 用低澹度N 型 1 4- 不 純 物 » 高 能 量 注 入 離 子 Μ 形 成 N 型 之 低 濃 度 的 不 ‘純肩 領 1 1 域 1 2 0 1 I 具 體 -X·. 之 1 例 如 用 N 型 不 純 物 之 磷 * 5 0 U() K e V 之 1 1 Ι 注 入 能 量 t 1X1 0 ' 3 ^ -3 X 10 1 3 cm -2 Z 注 入 量 注 入 離 子 而 肜 1 成 0 1 其 後 » 於 接 觸 孔 3 a 内 及 上 述 層 間 m 緣 m 8 上 層 m 作 為 1 1 金 騸 配 線 9 的 金 觴 配 線 m 9 a » 用 通 常 的 照 像 製 版 技 術 如 _ 1 l 8 所 示 肜 成 金 臑 配 線 9 1 I 本 實 形 態 由於具有高凋度之不純物靖域1 1 , 因 1 1 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐） 1 1 3 8 4 0 3 A7 B7 五、發明説明（12) 此可形之金屬配線9與源搔/汲極領域6之歐姆（0 h m i c )電 姐。 又由於在高濃度不純物領域11的週圍形成低濃度不純 物領域1 2 ,該低_濃度不濃度領域U Z 電場產生键和一用，因此可得接觸部14的高附壓化。又 由於低湄度不純物領域1 2的空乏層增大，可Μ減低接觸部 1 4之接合洩漏及接鼻。 又於上述實施形態2,如使用Ν型Si基板為半導體基板 1等，使半導體基板1,源極/汲極領域6及不純物領域11, 1 2等之極性相反亦可，由此亦可得與上述同樣的效果。 請 尾- 閲 讀 背 ιέ i 事 項 再 填 15裝 頁 經濟部中央樣準局員工消費合作社印裝 以下參照圖U至圖16說明本發明的莨_肜態3。圖U 表示本發明之實施肜態3的重要部分斷面圖，_ 1 1中，1為 由P型的基板作成的半體基板，2為形成於上述半導體基 板I之一主面，用Μ電氣的分離元件間之由分離氧化膜作 成的絕緣膜。 3為肜成於上述半導體基板丨上由矽氧化膜作的閘極 絕緣膜，4為形成於該閘極絕緣膜3上之由多晶矽作成的 閘極，5為各形成於上述閘極絕緣瞑3及閘極4之兩側面 的由TKOS脾作成的«牆，6〇：_為肜成於上述半導體1板1之 一主面而位置於上述關極4直下的一部泠其外側之含有低 濃度Ν型不純物之源極/汲極領域J的第1低禮度部，6 d 為形成於半導艄基板1之一 ΐ面.位置於上述丨開榷4 F的 上述低濃度部6 c Ζ更外側，並為在比較低濃度部^更深的 if ▲ 表紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） A7 B7 經濟部中央橾隼局員工消費合作杜印裝 五、發明説明（ 1 3 ) 1 I 位 置 之 含 有 低 濃 度 N 型 不 純 物 之 源 極 / 汲 極 領 域 6的第2低 ' 1 濃 度 部 0 1 # | 8 為 形 成 於 上 述 半 m 體 基 板 % 上 而 含 有 開 □ 於 該 半 m y—«V 請 1 體 基 板 1 之 表 面 的 接 觸 孔 8a 的 層 間 絕 緣 m 8 , 9為 含 有 與 位 先· 閱 讀 1 f 置 在 該 接 觸 孔 8a 之 底 面 的 上 述 半 導 體 基 板 1 之 接 觸 面 10 t 背 δ 之 1 1 由 該 接 觸 面 1 0介 由 接 觸 孔 8 a 延 伸 至 上 述 層 間 絕 緣 膜 8 上 之 意 事 1 1 例 如 Η 鋁 等 作 成 的 金 饜 配 線 > U為 形 成 於 上 述 接 觸 面 10下 項 再 填 1 1 之 半 導 體 基 板 1 内 部 的 N 型 之 高 m 度 不 純 物 領 域 t 具 體 -1— 寫 本 頁 裝 1 之 » 其 濃 度 例 如 為 IX 1 0 1 90 m _ 3以上c S__» 1 Γ 於 此 1 金 屬 配 線 9 與 源 極 / 汲 極 領 域 6 介 由 該 不 純 物 領 域U做 1 3為由 電 閘 氣 極 的連接。 4及源掻/汲 極 領 域 fi等構成的N通 道 Μ 0 S f E τ I L 訂 1 f 1 4為 由 接 觸 面 1 〇及 不 純 物 領 域 11 1 1 2構 成 的 接 觸 部 〇 1 1 其 次 參 昭 圈 U至 圖 1 6說 明 如 上 述 構 成 的 半 導 體 裝 置 的 1 1 製 结 方 法 0 圖 12至圆 1 6將 本 實 拖 肜 態 3 之 半 導 體 裝 置 依 製 I 旅 造 程 序 排 列 表 示 之 m 0 1 I 如 m 1 2所 示 » 於 半 導 體 基 板 1 之 一 主 面 順 次 幀 層 作 為 1 I 閘 極 絕 緣 膜 3 的 矽 氧 化 糗 層 t 作 為 m 極 4 的 多 晶 矽 層 • 用 1 1 I 昭 /W. 像 製 版 技 術 肜 成 閘 極 絕 緣 膜 5 及 閘 極 Η 1 其 後 Μ 該 等 閘 極 m 緣 m 5 , 閘極6 及分離氣化膜3為 遮 1 膜 注 入 如 at m W 的 Η 型 不 純 物 離 子 K 肜 成 源 Μ / 汲 極 領 1 1 域 的 第 1 低 濃 度 部 5 Γ υ 1 | 如 國 1 3 所 示 > 於 半 m 體 基 板 1 之 一 主 曲· 及 閘 極 4 上 肜 1 I 成 作 為 邊 楢 5 的 TEUSm * Μ 異 方 性 蝕 刻 形 成 邊 牆 5 1 1 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 13 33403 A7 B7 經濟部中央標隼局員工消費合作社印装 五、發明説明（ 14 ) 1 | 其 次 U 該 等 邊 穑 5， 閘搔絕緣糗3 t 閘 極 4 及 分 離 氧 化 1 膜 2 為 遮 膜 以 m 離 子 等 的 N 型 不 純 物 離 子 用 高 能 量 注 入 離 1 1 子 至 比 較 源 極 / 汲 極 領 域 Z 第 1 低 濃 度 部 6 c 更 深 部 分 Μ 肜 Λ . ] 成 源 極 / 汲 極 領 域 的 第 2 低 濃 度 部 6 d 0 請 先· 閲 讀 背 1 1 ί 1 I 具 體 的 例 如 用 N 型 不 純 物 之 磷 » 以 5 0 --*W 2 0 0 K e V 的 注 入 肜 能 成 虽 0 * 以 1 > (1 0 1 3 ^ -3 X 10 1 3 cm -2 的 注 入 虽 之 m 子 注 入 之 注 意 事 項 再 填 本 1 1 1 1 1 其 次 如 圖 1 4所 示 * 於 半 導 體 基 板 1 之 —' 主 面 上 肜 成 由 裝 | 矽 氧 化 膜 作 成 的 層 間 絕 緣 膜 8 乂 在層間絕緣膜8形 成 後 以 蝕 頁 1 1 刻 作 成 略 為 平 坦 的 面 0 1 其 次 如 圖 15所 示 1 VX 眧 像 製 版 技 術 於 層 間 m 緣 膜 3 肜 | 成 接 觸 孔 8 a 0 訂 I 其 次 如 m 16所 示 * 於 接 觸 孔 8 a 之 底 部 F 的 半 導 體 埜 板 1 1 | ] 之 内 部 » 以 層 間 m 緣 膜 8 為 遮 膜 將 高 濃 度 N 型 不 純 物 用 1 1 低 能 虽 做 離 子 注 人 以 形 成 Η 型 的 高 濃 度 不 純 物 領 域 11 0 1 ! 具 體 的 例 如 為 用 N 型 不 純 物 的 以 3 0 1 0 0 Ke V 的 戒 1 注 人 能 量 » 以 1 > < 1 4 1 4 一 -1 X 10 15 c m -2 的 注 入 量 實 行 雛 子 注 1 1 入 Μ 形 成 〇 1 I 其 後 於 接 觸 孔 3a 内 及 上 述 m 間 m 緣 膜 8 上 楨 m 作 為 金 1 1 饜 配 m 9 的 金 靥 配 線 層 9 a y 用 通 常 的 昭 像 製 版 技 術 如 il 11 1 I 所 示 形 成 金 m 配 線 9 1 以 上 述 構 成 的 半 導 體 裝 置 * 由 於 將 源 極 / 敗 掩 領 的 1 1 第 1 低 濃 度 部6d^ 成 比 較 高 濃 度 不 純 物 η 域 1 1 吏 深 , 低 1 1 濃 度 部將 產 生 和 在 高 濃 度 不 純 物 領 域 1 1的 電 塥 之 作 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） ]4 3 8 4 0 3 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明（15) 用，因此可得接觸部14的高耐壓化。又由於低澹度之不純 物領域6 空乏層增大.因此可K減低接觸部14之接合拽 漏及接合容量。 上述實施形態3中，如使用N型之Si基板為半導體基 板1等，將半導體基板1 ,源極/汲極領域6及不純物領 域11等之極性相反亦可，如此亦可得高耐壓化的效果。 g脓形鲔4 圖17表示本發明之實施形態4,與上述實施形態1比較 ,為要提高其分離特性，將P型之高濃度的第1不純物領 域15形成於分離氧化瞑2下Z半導體基板1的內部，並且 為臨限值（threshold)電壓之控制及貫穿之控制的P型之高 濃度第2不純物領域16為形成於閘極7下的半専體基板1的 内部，又Μ半導體基板1内部之其他部分不形成P型之高 濃度不純物領域以及於高濃度不純物領域11之週圍不肜成 低濃度之不純物領域12之處與上述實施形態1不同，其他 部分為相同。 Μ下參照圖18至圖20說明本發明之寊施肜態4的半導 體裝置之製造方法。圖18至® 20表示實施形態4之半導髖 裝置的製造製順序。 如圖18所示，首先於半導體基板1上形成約3〇nm膜厚 的氧化膜1 7 ,於該氧化瞑1 7上形成5 0〜2 0 0 n m之帶有耐氧 化性之Μ化膜1 8 ,於該氮化膜U上塗布抗蝕膜1 9 ( r e s i s t 1 a y e r* ) , M通常的照像製版技術將抗独膜丨9形成佈線圖案 使其於後工程形成分離氧化膜2的領域上開口， Μ該抗蝕 本紙張尺度適用中國國家梯準（CNS ) Λ4規格（210Χ 297公釐）~~ 15 38403 .. ^------------ 裝 1^--ί--—訂-----V 線 (·請先閱讀背面之注意事叱再填寫本頁) A7 B7 經濟部中央橾準局員工消費合作社印焚 五、發明説明 ( 16 ) 1 I 膜 1 9為 遮 膜 實 行 蝕 刻 » 將 氮 化 膜 1 8 形 成 佈 線 圖 案 ( 1 pa t t e r n i n g )C 其後以形成佈線圖案之抗蝕膜1 9 及 氮 化 膜 * 18 為 遮 膜 用 硼 等 的 P 型 不 純 物 VX 高 濃 度 注 入 >Χ 形 成 P 型 的 二 請 1 先- 1 高 濃 度 之 第 1 不 純 物 領 域 1 5 0 閱 讀 1 背 1 其 次 如 圖 19所 示 I >x 蝕 刻 將 上 述 抗 蝕 膜 19 去 除 t Μ 上 之 1 ·}£ I 述 氮 化 膜 1 8為 耐 氧 化 用 遮 膜 實 行 氧 化 Μ 形 成 分 離 氧 化 膜 2 意 事 項 I 0 再 1 1 填 1 其 次 如 圖 20所 示 ， Μ 鈾 刻 去 除 氮 化 膜 18 9 塗 布 抗 蝕 膜 本 頁 裝 1 20 用 通 常 的 昭 像 製 版 技 術 將 抗 蝕 膜 20肜 成 佈 線 圖 案 使 其 '—^ 1 Γ 於 工 程 肜 成 閘 極 4 的 領 域 開 □ 0 在 此 » 具 體 之 » 例 如 為 使 用 形 成 閘 極 4 時 所 用 的 昭 像 製 版 用 遮 膜 及 將 光 的 透 過 部 1 訂 分 與 遮 光 部 分 反 轉 之 遮 瞑 » 並 且 使 用 抗 蝕 膜 2 0 之 極 性 ( £ 1 ί 或 負 ) 與 形 成 閘 極 時 使 用 的 抗 蝕 膜 為 相 同 者 I 或 者 使 用 形 1 1 成 上 述 閘 極 的 遮 膜 * 並 且 抗 蝕 瞑 20 之 極 性 為 與 形 成 W 極 時 1 1 使 用 的 抗 蝕 膜 不 同 者 Μ 形 成 佈 線 圖 案 0 1 -A 然 而 形 成 佈 線 圃 系 的 抗 蝕 膜 20為 遮 膜 f 將 硼 等 之 Ρ 1 1 型 不 純 物 Μ 高 濃 度 注 入 形 成 Ρ 型 的 高 濃 度 之 第 2 不 纯 物 1 I 領 域 16 0 1 1 I 其 後 Μ 独 刻 抗 蝕 m 2 0 去 除 0 1 1 · Ι 上 述 抗 蝕 膜 2 0 之 独 刻 去 除 後 之 製 程 則 除 去 上 述 m 面1 7 所 1 1 · 示 工 程 以 外 為 與 實 拖 形 態 1 相 同 0 1 1 以 本 實 m 形 態 4 , 由於在H 型之高濃度不純物層1 1 附 1 1 近 不 形 成 Ρ型的高濃度不純物圃1 5及1 6 , 其基板濃度為1 X 1 1 1 0 1 5 1 X 1 0 1 70 3 t 高濃度之不純物領域1 1 的 空 乏 靨 達 1 本紙張尺度適用中國國家標举（CNS ) Λ4規格（210X 297公釐） 1 6 38403 A7 B7 經濟部中央樣準局員工消費合作社印製 五、發明説明（ 1 7 ) 1 1 到 半 導 體 基 板 1 的 深 處 位 置 » 因 此 接 觸 部 14的電 場 得 以 媛 1 1 和 * 可 VX 做 成 接 觸 部 1 4的 高 耐 壓 化 0 又 由 於 高 濃 度 不 純 物 1 1 領 域 1 1的 空 乏 層 增 大 * 可 以 減 低 接 觸 部 1 4Z 接 合 洩 漏 及 接 • 乂 1 請 1 合 容 量 〇 k: 1 閲 1 讀 又 於 上 述 實 施 形 態 4 中 例 如 使 用 Η 型 S i基 板 等 將 背 I 面 1 之 I 半 導 體 基 板 1 t 源 極 / 汲 極 領 域 6 及 不 純 物 領 域 1 1等 的 極 注 | 意 事 項 1 性 相 反 亦 可 • 由 此 亦 可 得 高 耐 懕 化 的 效 果 〇 1 I 再 填 % s_ 晰 形 m 5 裝 | 本 以 下 參 昭 ren 國 2 1及圖22說 明 本 發 明 實 施 肜 態 5 )圖‘2 1 Ά 1 1 表 示 本 發 明 之 實 施 形 態 5 的 主 要 部 分 斷 面 圖 ， 與 圖 1 所 示 1· 實 施 形 態 1 比 較 ， 僅 為 於 接 觸 孔 8a 内 部 的 半 導 體 基 板 1 上 !- I 形 成 含 有 N 型 高 m 度 之 不 純 物 的 外 延 層 21Μ 代 替 N 型 之 高 訂 I 濃 度 不 純 物 領 域 11及 低 濃 度 不 純 物 領 域 12之處 相 異 > 其 他 I 1 I 則 與 上 述 實 施 形 態 1 相 同 〇 1 1 其 次 參 昭 圖 22說 明 上 述 構 成 之 半 導 體 装 置 的 製 造 方 法 1 1 0 圖 22表 示 本 發 明 實 施 形 態 5 之 半 導 體 装 置 的 製 造 程 序 0 ，来 1 本 實 施 形 態 5 之 至 形 成 接 觸 孔 8a 的 製 程 為 與 圖 2 至 ϋ 1 1 5 所 示 實 施 形 態 1 的 工 程 相 同 0 1 1 於 形 成 上 述 接 觸 孔 8 a 後 参 如 圖 22所 示 於 該 接 觸 孔 8a 1 1 I 内 部 的 半 導 髖 基 板 1 上 形 成 含 有 Η 之 高 濃 度 不 純 物 的 叠 | 1 1 晶 層 pi t a X ί a 1 1 ay e r )2 1 1* 1 具 體 的 為 以 不 純 物 濃 度 為 1 X 1 0 1 9〜1 X 10 2 0 cm -3 I 膜 1 1 厚 為 5 0 0 η η形成叠晶IT 2 1 1 1 其 後 於 該 叠 晶 層 2 1上 t 接 觸 孔 8 a 内 部 及 上 述 層 間 m 緣 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 1 7 3 8 4 0 3 A7 B7 經濟部中央橾隼局員工消費合作社印製 五、發明説明（ 18 ) 1 i 膜 8 上 植 層 作 為 金 屬 配 線 9 的 金 屬 配 線 層 9 a > 用 通 常 的 昭 1 1 像 製 版 技 術 * 如 圖 21所 示 的 形 成 金 靨 配 線 9 1 1 I Μ 上 述 構 成 的 半 導 體 裝 置 » 由 於 在 開 P 於 源 極 / 汲 極 諸 1 丨 領 域 6 上 之 接 觸 孔 8 a 內 部 形 成 含 有 高 濃 度 之 不 純 物 的 叠 晶 先 閲 背 面 Ϊ 事 項 再 填 1 層 2 1 » 源 極 / 汲 極 領 域 的 低 濃 度 部63對 於 加 在 該 叠 晶 層 2 1 1 1 的 電 場 具 有 壤 和 作 用 因 此 接 觸 部 14得 Μ 高 耐 壓 化 0 又 由 1 | 於 低 濃 度 部 6 a 的 空 乏 層 增 大 » 可 以 減 低 接 觸 部 1 4之 接 合 洩 1 1 漏 及 接 合 容 虽 0 寫 本 頁 裝 1 又 於 上 述 實 施 形 態 4 中 1 例 如 使 用 Ν 型 S i基 板 等 » 將 I 半 導 體 基 板 1 1 源 極 / 汲 極 領 域 6 及 叠 晶 層 2 1等 之 極 性 相 I | 反 亦 可 » 由 此 亦 可 得 高 耐 壓 化 的 效 果 〇 1 1 圖 面 的 簡 單 說 明 if I 圖 1 表 示 本 發 明 之 實 拖 形 態 1 的 主 要 部 分 斷 面 圖 0 1 1 1 圖 2 表 示 本 發 明 之 實 施 形 態 1 Μ 製 程 順 序 表 示 的 主 要 1 1 部 分 斷 面 圖 0 1 旅 圖 3 表 示 本 發 明 之 實 施 形 態 1 Μ 製 程 順 序 表 示 的 主 要 1 I 部 分 斷 面 圖 0 1 1 | 圖 4 表 示 本 發 明 之 實 施 形 態 1 Μ 製 程 順 序 表 示 的 主 要 1 1 1 部 分 斷 面 圖 0 1 圖 5 表 示 本 發 明 之 實 施 形 態 1 Μ 製 程 順 序 表 示 的 主 要 1 部 分 斷 面 圖 0 1 1 圖 6 表 示 本 發 明 -y 實 施 形 態 1 Vk 製 程 順 序 表 示 的 主 要 1 I 部 分 斷 面 圖 0 1 I 圖 7 表 示 本 發 明 之 實 施 形 態 1 VX 製 程 順 序 表 示 的 主 要 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 18 38403 A7 B7 經濟部中央樣準局貝工消費合作社印裝 五、發明説明（ 19 ) 1 1 部 分 斷 面圖 0 1 | 圖 8表 示 本 發 明 之 寊 胞 形 態 2 的 主 要 部 分 斷 面 圖 〇 , 1 I rat 圃 9表 示 本 發 明 之 實 施 形 態 2 >λ 製 程 順 序 表 示 的 主 要 一 請 1 部 分 斷 面圖 0 先- 閱 讀 1 1 圖 10表 示 本 發 明 之 實 沲 形 態 2 Μ 製 程 順 序 表 示 的 主 要 背 ώ ! I 部 分 斷 面圖 0 注 意 事 項 再（ 填 I | 圖 1 1表 示 本 發 明 之 實 拖 形 態 3 的 主 要 部 分 斷 面 圖 0 I I 面 12表 示 本 發 明 之 實 施 形 態 3 >λ 製 程 順 序 表 示 的 主 要 寫 本 頁 裝 I 部 分 斷 面圖 0 1 圖 1 3表 示 本 發 明 之 實 施 形 態 3 Η 製 程 順 序 表 示 的 主 要 -J - I 部 分 斷 面圖 0 1 1 圖 14表 示 本 發 明 之 實 胞 形 態 3 Μ 製 程 順 序 表 示 的 主 要 IX 1 部 分 斷 面圖 0 1 1 圖 1 5表 示 本 發 明 之 實 豳 形 態 3 >λ 製 程 順 序 表 示 的 主 要 1 1 部 分 斷 面圖 0 1 Λ 圖 16表 示 本 發 明 之 實 施 形 態 3 Μ 製 程 順 序 表 示 的 主 要 1 I 部 分 斷 面圖 〇 1 1 圖 1 7表 示 本 發 明 之 實 胞 形 態 4 的 主 要 部 分 斷 面 圖 〇 1 圖 1 8表 示 本 發 明 之 實 施 形 態 4 Μ 製 程 順 序 表 示 的 主 要 1 部 分 斷 面圖 0 1 圖 1 9表 示 本 發 明 之 實 肜 態 4 Κ 製 程 順 序 表 示 的 主 要 1 1 部 分 斷 面圖 0 1 | 圖 20表 示 本 發 明 之 實 胞 形 m 4 Μ 製 程 順 序 表 示 的 主 要 1 I 部 分 斷 面圖 0 1 1 本紙張尺度適用中國國家樣準（cns ) μ規格⑺οχ騰慶）1 9 3 8 4 0 3 A7 B7 經濟部中央標準局負工消费合作社印製 五、發明説明（2 °) 1 | 圖 21表示本發明之實施形態5 的主要 部 分 斷 面 圖0 1 1 圖 22表示本發明之實施形態5 Μ製程 順 序 表 示 的主要 1 1 部分 斷 面圖 ) 1 I 請 1 I 圖 23表示習用半導體装置的主要部分 斷 面 圖 0 先 閱 1 讀 1 1 符號 的 說瞄 背 之 1 1 1 半 導 體 基 板 注 意 1 事 1 2 分 離 絕 緣 膜 項 1 I 填' 1 3 閘 極 絕 緣 膜 寫 本 威 頁 1 4 閘 極 5 邊 IMC rtS 1 L 6 源 極 / 汲 極 領 域 1 1 6 a 源 極 / 汲 極 領 域 的 低 m 度 部 il | 6b 源 極 / 汲 極 領 域 的 高 m 度 部 1 I 6 c 源 極 / 汲 極 領 域 的 第 1 低 濃度部 1 1 I 6d 源 極 / 汲 極 領 域 的 第 2 低 濃度部 1 1 諫 8 層 間 絕 緣 膜 1 8 a 接 觸 孔 1 1 9 金 賵 配 線 1 1 10 接 觸 面 1 [ 11 N 型 之 高 濃 度 不 純 物 領 域 1 1 1 12 N 型 Z 低 潰 度 不 純 物 領 域 \ 1 I 13 N 通 道 M0SFET 1 1 1 4 接 觸 部 1 1 1 5 P 型 之 高 濃 度 第 1 不 純 物 領域 1 1 本紙浪尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） 2 0 3 8 40 3 A7 B7 五、發明説明（21) 6 7 8 11 τί 11 域 領 物 純 不 2 第 度 濃 高 之 型 膜 化 氧 膜 化 氮 瞑 独 抗 層 晶 « IX 2 ·.----------I裝--^ '請先閱讀背面之注意事項再填寫本頁) 訂 涑 經濟部中央橾準局員工消費合作社印裝 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） il 2 3 8 4 0 3Reference numeral 13 denotes an N-channel MOSFET composed of gate 4 and source / drain region 6 and the like. ^ -1, 14 is a contact portion composed of contact surface 10 and impurity regions 11, 12 and the like. Production of consumer cooperation by the Central Bureau of Standards of the Ministry of Economic Affairs. Next, a method for manufacturing a semiconductor device having the above-mentioned structure will be described with reference to FIGS. 2 to 7. 2 to 7 show the semiconductor devices according to the first embodiment in the order in which they are arranged. As shown in FIG. 2, firstly, a silicon oxide layer serving as a gate insulator and a polysilicon serving as a gate electrode 4 are sequentially formed on one of the main surfaces of the semiconducting substrate, and then formed using an I image and an I-scan technique. Gate insulation film 5 and gate ^ Then K the above-mentioned gate insulation film. 5, gate 6 and branching oxygen ib 瞋 J are masks U ask) M-type impurities such as arsenic, zirconium, and phosphorus ions are used as ions Injecting ffii This paper size applies Chinese National Standard (CNS) A4 specifications (210X 297 mm) 3 8 4 0 3 (Please read the precautions on the back before filling this page) A7 B7 Printed by the Employees' Cooperatives of the Central Procurement Bureau of the Ministry of Economic Affairs Preparation of the invention (9) 1 | Forming a low-m degree part in the source / drain region 0 1 Secondly, as shown in FIG. 3 t on a semiconductor substrate] and a gate 1 1 4_ is formed as Side wall (side W d) 1:) 5 TE 0 S film > Etching from solid anisotropy} Etching to form side wall 5 Please first-read 1 1 \ 1 Second M such wall 5, gate insulation film 3 > Gate 4 and separated oxygen read back film 2Plutonium-type impurity ions such as phosphorus ions are implanted into the mask, so that the source / drain should pay attention. 1 1 The impurity concentration in the shallower part of the I electrode area S is high. High concentration part of the field 6 b 0 Fill in this page 'W i Device I Next, as shown in 谰 4 »An interlayer insulating film 8 made of 1 1 silicon oxide film is formed on one side of the semiconductor substrate 1, and the interlayer insulation is formed After the film 8 is t 1 Μ etched to make it a slightly flat surface 0 | Secondly, as shown in FIG. 5, the photo-engraving technology is used to form an interlayer insulating film 8 shape 1 D 1 into a contact hole in the source / drain area 6 8 a 0 1 1 I Next, as shown in FIG. 6 > The semiconductor substrate 1 1 under the bottom of the contact hole 8 a 1 I 1 with the m edge m 8 as a mask and M high m degree ϋ-type impurities 1 | »Although low energy is used for ion implantation to form N-type high-concentration impurities 1 1 0 1 Specifically 1 For example, KN-type impurities Phosphorus was implanted with 1 1 injection energy of 30 1 0 0 Ke V M 1X1 0 1 4 Λ -1 X 10 15 cm '2 and injected into the rafters and 1 | 肜 into 0 1 1 I Next, as shown in Figure 7 1 at Formation of the semiconductor substrate 1 under the contact hole 8 a used in the above-mentioned high-concentration impurity field 11 1 »with interlayer m 1 1 edge film 8 as m« with low m degree N-type impurities. Μ 肜 high concentration In the field of non-pure substances, 1 to 1.5 times to 4 times of injection can be used to make rice dumplings. Note 1 1 person, the concentration of impurities in low-concentration fields that are Η 肜 Η 1 · 2 0 1 1 This paper standard applies China National Standard (CNS) A4 specification (210X 297 mm) 3 8 4 0 3 A7 B7 Printing policy of the Consumer Cooperatives of the Central Standards Bureau of the Ministry of Economic Affairs 5. Description of the invention (1 0) 1 1 Specific > For example, MN type impurity Of phosphorus with an implantation energy of 50 200 K e V «Μ 1 > < 1 0 1 3 ^ -3 X 1 0 1 3 cm -2 1 1 Formation 0 Please 1 I first-1 and then flashes in the contact hole 8a and the above-mentioned interlayer m edge film 8 is stacked on top as a gold f. Back 1 1 wiring 9 gold wiring layer 9a redundantly formed by ordinary photoengraving technology As shown in FIG. 1 I, the metal wiring 9 shown in FIG. 1 is the first item I to the semiconductor device configured as described above. * Since a high-concentration impurity is re-purchased, a low-concentration impurity is formed around the area 11 2 f this Low concentration of non-written pages 1 The pure material layer 12 will generate osmium and the electricity added to the high-concentration impurity domain 11 '^^ Γ action ♦ Therefore, the contact 邰 U can be high withstand voltage 0 and low by The empty layer U in the concentration impurity region increases, so the joint m 1 of the contact portion 1 4 can be reduced, and leakage and connection can be reduced. The capacity 0 1 1 is in the solid state as described above. For example, using a N-type Si substrate as a semiconductor substrate 1 1 plate 1 and other methods to make the semiconductor substrate 1, the source / drain region 6 and the impurity domain 1 1 domain 11 9 12 The opposite is also possible * This kind of situation can also have the same effect as the above. 0 1 I 筲 鲔 2 1 I Figure 8 shows the reality of the present invention_morphology 2. It is the same as the above reality__status 1 1 1 1 The difference lies in the impure region of the height 11 the depth of the white contact surface 1 0 The depth of the low-concentration part 6 a compared to the source / drain region 6 a is the same-the difference between Rong Zhi 1 and the other is the same as the above State 1 phase la] 〇1 1 With reference to m 9 and 11 1 0, the semiconducting 1 1 body device manufacturing method of the actual form 2 of the present invention will be described 0 m 9 and FIG. 10.体 1 | Devices arranged in order of manufacture J 1 This paper size is in accordance with Chinese National Standard (CNS) A4 (21 OX 297 mm) 10 33403 A7 B7 Printed by the Consumer Cooperatives of the Central Bureau of Standards of the Ministry of Economic Affairs 5. Description of the invention (11) 1 1 Manufacturing of Cell Form 2 In the process, the formation of the contact hole __8.am is the same as the forming process to the contact hole 8a shown in Figure 5 of the real cell form 1. It is the same as 0 —V Please 1 ί first-1 second As shown in Fig. 9, the interlayer m edge film 8 is used as a mask to implant ions to read the back 1 to form a high-impurity impurity field 11 0 to 1 I here t In Embodiment 1, in order to obtain a high-concentration impurity field 11 t Animal | Item I It is formed by implanting ions with 3 0 1 0 0 Ke v's injectable energy 1, 1 X 10 LA with m of N-type impurity, ^ w 1 > < 1 0 1 5c η * 2 1 on In the cell form writing page 1 2 low-arsenic arsenic or phosphorus is used to carry out the ion implantation with a high concentration of 1 I with an intercalation insulator 瞑 3 as a mask. Λ A high concentration of impurities 1 1 〇 Specifically, * Its injection energy and injection volume use are the same as the high concentration in the source / drain area. 6 b 1 1 The formation conditions of IT are the same. 0 1 Secondly, as shown in Figure 10 »Same as the real state 1 _ 7 Groundweed 1 1 In the lower half of the bottom of the contact hole 8a used to form the high-concentration impurity region 11 1 inside the conductor substrate 1, with an interlayer insulating film 8 as a mask, and a low-degree N type 1 4-impurities » High-energy implantation ion M forms N-type low-concentration non-pure shoulder collars 1 1 domain 1 2 0 1 I specific -X .. 1 For example, using phosphorus of N-type impurities * 5 0 U () K e V 1 1 Ι injection energy t 1X1 0 '3 ^- 3 X 10 1 3 cm -2 Z The implantation amount implants ions and 肜 1 becomes 0 1 and then »in the contact hole 3 a and the above-mentioned interlayer m edge m 8 The upper layer m is used as 1 1 gold 骟 wiring 9 gold 觞 wiring m 9 a »Using common photo-engraving technology as shown in _ 1 l 8 to form a gold wire 9 1 I The real form is because of the impure substance with high withering degree 1 1, because 1 1 This paper size is applicable to the Chinese national standard ( CNS) A4 specification (210X 297 mm) 1 1 3 8 4 0 3 A7 B7 V. Description of the invention (12) This tangible metal wiring 9 and source / drain area 6 ohm (0 hmic) sister. Since a low-concentration impurity region 12 is formed around the high-concentration impurity region 11 and the low-concentration-impurity region U Z electric field generates a bond and a single use, a high pressure of the contact portion 14 can be obtained. In addition, due to the increase in the number of empty layers in the low-purity impurity region 12, it is possible to reduce the joint leakage and the nose of the contact portion 14. In the second embodiment, for example, if an N-type Si substrate is used as the semiconductor substrate 1, etc., the polarity of the semiconductor substrate 1, the source / drain region 6 and the impurity region 11, 12 can be reversed. The same effect as described above. Please end-read the back i item and then fill in 15 refill pages printed by the Consumer Cooperatives of the Central Procurement Bureau of the Ministry of Economic Affairs The following describes the 莨 _ 肜 state 3 of the present invention with reference to Figures U to 16. Figure U is a cross-sectional view of an important part of the third embodiment of the present invention. Among _ 1 1, 1 is a half-body substrate made of a P-type substrate, and 2 is a main surface formed on one of the semiconductor substrates I described above. An insulating film made of a separation oxide film among electrical separation elements. 3 is a gate insulating film made of a silicon oxide film formed on the semiconductor substrate, 4 is a gate made of polycrystalline silicon formed on the gate insulating film 3, and 5 is each formed of the gate insulation. 3 and gate 4 on both sides of the «wall made of TKOS spleen, 60: _ is a section formed on one of the main surfaces of the above-mentioned semiconductor 1 board 1 and positioned directly below the above-mentioned gate 4 and its outside contains The first low-degree portion of the source / drain region J of the low-concentration N-type impurity is formed on one surface of the semiconductor substrate 1 at 6 d. The low-concentration portion 6 located at the above-mentioned 4F c ZZ is more outside, and deeper if at lower concentration ^ ▲ The paper size of the table applies the Chinese National Standard (CNS) A4 specification (210 X 297 mm) A7 B7 The consumer cooperation of the Central Government Bureau of the Ministry of Economic Affairs V. Description of the invention (1 3) The second low '1 concentration portion of the source / drain region 6 containing a low-concentration N-type impurity at the 1 I position 0 1 # | 8 is formed on the above-mentioned half-m substrate. Contains opening □ in the half my— V Please refer to the interlayer insulation m 8 of the contact hole 8a on the surface of the body substrate 1. 9 is the contact surface 10 t including the above-mentioned semiconductor substrate 1 placed on the bottom surface of the contact hole 8a. 1 Extends from the contact surface 1 to the interlayer insulating film 8 through the contact hole 8 a 1 1 For example, Η wiring made of aluminum and the like > U is filled in the above contact surface 10 under 1 1 semiconductor substrate 1 inside N-type high-m-degree impurity domain t Specific -1—Write this page to install 1 »Its concentration is, for example, IX 1 0 1 90 m _ 3 or more c S__» 1 Γ Here 1 metal wiring 9 is connected to the source / drain region 6 is connected through the impurity field U 1 3 is connected by the electric gate gas. N channel M 0 S f E τ IL composed of 4 and source / drain region fi, etc. Let 1 f 1 4 be a contact portion composed of a contact surface 1 0 and an impurity region 11 1 1 2 0 1 1 U to FIG. 16 illustrate a 1 1 junction manufacturing method of the semiconductor device configured as described above. 0 FIG. 12 to circle 16 arrange the semiconductor devices in the actual state 3 according to the manufacturing process. M 0 1 I such as m 1 2 shown »On one main surface of the semiconductor substrate 1, the sequential frame layer is used as the silicon oxide layer 1 of the gate insulating film 3 and the polycrystalline silicon layer is used as the m-pole 4. • 1 1 I / W. Image-making technology 肜The gate insulation film 5 and the gate electrode 其 1 are followed by the gate m edge m 5, the gate electrode 6 and the separation gasification film 3 are the cover 1 film, and the Η-type impurity ion K 肜 formation source such as at m W is injected. Μ / Drain collar 1 1 The first low-concentration part 5 in the domain 5 Γ υ 1 | As shown in country 1 3 > · And the gate 4 is up to 1 I to be TEUSm * BM anisotropically etched to form the side wall 5 1 1 The paper scale is applicable to China National Standard (CNS) A4 (210X297 mm) 13 33403 A7 B7 Economy Printed by the Consumers' Cooperative of the Ministry of Standards and Technology of the People's Republic of China V. Invention Description (14) 1 | Secondly, such edges 5, gate insulation 3 t gate 4 and separation oxide 1 film 2 are used as masks with m ions, etc. N-type impurity ions are implanted with high energy from the 1 1 ions to the comparative source / drain region Z first low-concentration part 6 c deeper part M 肜 Λ.] Into the second low-concentration part 6 d for source / drain region 0 Please read the back 1 1 ί 1 I specifically, for example, using N-type impurity phosphorus »with the injection of 5 0-* W 2 0 0 K e V can be 0 * with 1 > (1 0 1 3 ^ -3 X 10 1 3 cm -2 Although the precautions for m sub-injection are refilled 1 1 1 1 1 Next, as shown in Figure 14 * In the semiconductor substrate 1-' On the surface, an interlayer insulating film 8 made of a silicon oxide film is formed. 页 After the interlayer insulating film 8 is formed, it is etched to form a slightly flat surface. 0 1 Next, as shown in FIG. 15 1 VX Interlayer m edge film 3 肜 | form contact hole 8 a 0 Order I Secondly, as shown in m 16 * semiconductor field board 1 1 at the bottom of contact hole 8 a F]] with interlayer m edge film 8 as mask The high-concentration impurity of the N-type impurity is 1 1 low-energy ion implanted to form a 不 -type high-concentration impurity in the field of 11 0 1! Specifically, for example, the N-type impurity is injected at 3 0 1 0 0 Ke V or 1 Energy »With 1 > < 1 4 1 4--1 X 10 15 cm -2 injection volume to carry out the seed injection 1 1 into M to form 〇1 I, then in the contact hole 3a and the above m m membrane 8 The upper 桢 m is used as the gold 餍 wiring layer 9 ay with gold 1 1 餍 m 9. As shown in il 11 1 I in the image-making technology, gold m wiring 9 1 is formed in the semiconductor device constructed as described above * Since the source / defeat 1 1 first low-concentration portion 6d ^ becomes a relatively high-concentration impurity η domain 1 1 Li Shen, Low 1 1 The concentration department will produce and produce electricity in the area of high concentration impurities 1 1 1 This paper size applies the Chinese National Standard (CNS) Λ4 specification (210X 297 mm)] 4 3 8 4 0 3 Printed by A7 B7 of the Consumer Cooperatives of the Central Procurement Bureau of the Ministry of Economic Affairs. 5. Description of the invention (15). In addition, since the number of empty layers in the impure region 6 of the low degree of enlargement is increased, the joint leakage and the joint capacity of the contact portion 14 can be reduced. In the third embodiment, if the N-type Si substrate is used as the semiconductor substrate 1, etc., the polarity of the semiconductor substrate 1, the source / drain region 6 and the impurity region 11 may be reversed, so that high voltage resistance can be obtained. Effect. g pustule 4 FIG. 17 shows a fourth embodiment of the present invention. Compared with the first embodiment described above, in order to improve the separation characteristics, the first impurity region 15 having a high concentration of P-type is formed in the Z semiconductor under the separation of thorium oxide 2 The inside of the substrate 1 is a high-concentration P-type second impurity region 16 for threshold voltage control and penetration control. It is the inside of the semi-corporeal substrate 1 formed under the gate 7 and M semiconductor. The other parts inside the substrate 1 do not form a P-type high-concentration impurity region and a low-concentration impurity region 12 around the high-concentration impurity region 11 is different from the first embodiment described above, and the other parts are the same. The manufacturing method of the semiconductor device of the fourth embodiment of the present invention will be described below with reference to Figs. 18 to 20. 18 to 20 show the manufacturing sequence of the semiconducting hip device according to the fourth embodiment. As shown in FIG. 18, first, an oxide film 17 having a film thickness of about 30 nm is formed on the semiconductor substrate 1, and an oxide-resistant M film with a resistance of 50 to 200 nm is formed on the hafnium oxide 17. 18. A resist 1 ayer * is coated on the nitride film U. The usual photoengraving technology will form the anti-single film 9 and form a wiring pattern to form a separation oxide film 2 in a later process. It is open in the field. The size of this resist paper is applicable to the Chinese National Standard (CNS) Λ4 specification (210 × 297 mm) ~~ 15 38403 .. ^ ------------ Install 1 ^- ί --— Order ----- V line (· Please read the notes on the back, and then fill out this page) A7 B7 Printed by the Consumers' Cooperative of the Central Government Bureau of the Ministry of Economic Affairs V. Description of the invention (16) 1 I film 1 9 Etching for the mask »The nitride film 1 8 is formed into a wiring pattern (1 pa tterning) C, followed by the resist film 19 and the nitride film forming the wiring pattern * 18 are P-types such as boron for the mask Impurities VX high-concentration implantation > X to form P-type two please 1 first-1 high-concentration 1 Impurity field 1 5 0 Reading 1 Back 1 Next, as shown in FIG. 19 I > x etching removes the above-mentioned resist film 19 from t Μ 1} The nitride film 18 is implemented as a mask for oxidation resistance Oxidation of M to form a separate oxide film 2 Note I 0 Re 1 1 Fill 1 Next, as shown in FIG. 20, the uranium etch removes the nitride film 18 9 coating the resist film and installs it on this page 1 20 The etching film 20 is formed into a wiring pattern to make it '— ^ 1 Γ is opened in the field where the gate 4 is formed in the engineering □ 0 here »Specifically» For example, it is a mask for plate making and the like used when forming the gate 4 Transmitting part 1 of the light transmitting part and the shielding of the light-shielding part are reversed »and use the polarity of the resist film 20 (£ 1 ί or negative) and use when forming the gate The resist film is the same I or a mask of the above gate shape 1 1 is used * and the polarity of the resist 20 is different from the resist film used when forming the W electrode 1 1 to form a wiring pattern 0 1- A However, a resist film 20 forming a wiring system is used as a mask f. A high-concentration P 1 1 type impurity, such as boron, is injected into a high-concentration P-type second impurity, which is P-type. 1 I field 16 0 1 1 I Μ single-etching resist m 2 0 removal 0 1 1 · Ι The above process of removing the above-mentioned resist film 20 after single-cut removal removes the above-mentioned m-plane 1 7 1 1 · Except for the project, it is the same as the real drag form 1 0 1 1 In the form of the real m, 4 because of the high-concentration impurity layer 1 of the H-type 1 1 attached 1 1 high-concentration impurity gardens 15 and 16 that do not form the P-type near, the substrate concentration is 1 X 1 1 1 0 1 5 1 X 1 0 1 70 3 t High-impurity Impurity Field 1 1 Vacant Tid 1 This paper size applies to Chinese national standards (CNS) Λ4 specification (210X 297 mm) 1 6 38403 A7 B7 Printed by the Consumer Cooperatives of the Central Sample Bureau of the Ministry of Economic Affairs 5. Description of the invention (1 7) 1 1 to the deep position of the semiconductor substrate 1 »So the contact part The electric field of 14 can make the contact part 1 4 with VX 1 and high voltage resistance of the contact part 1 0. Due to the high concentration of impurities 1 1 in the field 1 1 the empty layer increases * Can reduce the contact part 1 4Z Joint leakage and connection •乂 1 Please read the combined capacity of 0k: 1 read 1 and read in the above-mentioned Embodiment 4 for example, using a Η-type Si substrate, etc., the I semiconductor substrate 1 with the back surface 1 t source / drain area 6 and impurity area 1 Note of 1st class | Matters needing attention 1 Contrary to nature can also be achieved • This can also achieve the effect of high resistance to 〇1 I fill in% s_ clear shape m 5 The following describes the state of implementation of the present invention with reference to Figure 21 and Figure 22 below. 5) Figure '2 1 Ά 1 1 is a cross-sectional view of the main part of Embodiment 5 of the present invention, and is shown in Figure 1. Comparison of Form 1 is only on the semiconductor substrate 1 inside the contact hole 8a!-I forms an epitaxial layer 21M containing N-type high-m-degree impurities instead of N-type high-order I-concentration impurities 11 and low-concentration impurities 12 Differences > Other I 1 I are the same as in the first embodiment above. 1 1 Next, the manufacturing method of the semiconductor device having the above structure will be described with reference to FIG. 22. FIG. 22 shows the manufacturing process of the semiconductor device according to the fifth embodiment of the present invention. The process for forming the contact hole 8a in the fifth embodiment is the same as the process in the first embodiment shown in FIG. 2 to FIG. 1 1 5 The contact hole 8 a is formed as shown in FIG. 22 on the semiconducting hip substrate 1 inside the contact hole 8a 1 1 I. A stack of impurities with a high concentration of thallium is formed | 1 1 crystalline layer pi ta X ί a 1 1 ay er) 2 1 1 * 1 Specifically, the impurity concentration is 1 X 1 0 1 9 ~ 1 X 10 2 0 cm -3 I film 1 1 with a thickness of 5 0 0 η η to form a stacked IT 2 1 1 1 thereafter The contact layer 8 a inside the laminated layer 2 1 and the m-edge between the above layers 1 1 This paper size is applicable to the Chinese National Standard (CNS) Λ4 specification (210X 297 mm) 1 7 3 8 4 0 3 A7 B7 Ministry of Economic Affairs Printed by the Central Government Bureau Consumer Cooperatives V. Description of the invention (18) 1 i Film 8 The upper planting layer is used as the metal wiring layer 9 for the metal wiring layer 9 a > Using the usual Zhao 1 1 image making technology * as shown in Figure 21 Formation of gold wire 9 1 1 I Μ The semiconductor device having the above structure »Because of the contact hole in the opening P on the source / drain 1 丨 field 6 8 a An internally formed superimposed layer containing impurities in a high concentration is read on the back. Matters are added again. 1 Layer 2 1 »The low-concentration part 63 in the source / drain region has a large sum of the electric field applied to the superimposed layer 2 1 1 1. Therefore, the contact part 14 has a high pressure resistance 0 and is increased by 1 | The empty layer at the low concentration part 6 a is increased »can reduce the joint leakage of the contact part 1 4 1 1 Leakage and joint capacity 0 Write this page 1 In the fourth embodiment 1 above, for example, using an N-type Si substrate, etc. »I semiconductor substrate 1 1 source / drain region 6 and laminated layer 2 1 polar phase I | or vice versa» The effect of high pressure resistance is obtained. 0 1 1 Brief description of the drawing if I FIG. 1 is a cross-sectional view of the main part 1 of the actual drag mode 1 of the present invention. 0 1 1 1 FIG. 2 shows the process sequence of the embodiment 1 of the present invention. The main 1 1 section cross-section view 0 1 FIG. 3 shows the main 1 I partial cross-sectional view of the 1 M process sequence according to Embodiment 1 of the present invention 0 1 1 | FIG. 4 shows the main 1 1 1 partial cross-sectional view of the 1 M process sequence according to Embodiment 1 of the present invention 0 1 FIG. 5 shows the main 1 part cross-sectional view of the 1M process sequence of Embodiment 1 of the present invention 0 1 1 FIG. 6 shows the main 1 I part cross-sectional view of the Vk process sequence of Embodiment 1 of the present invention 0 I view 7 shows the embodiment of the present invention 1 The main indication of the VX process sequence 1 1 This paper size is applicable to the Chinese National Standard (CNS) Λ4 specification (210X 297 mm) 18 38403 A7 B7 V. Description of the invention (19) 1 1 partial cross-sectional view 0 1 | FIG. 8 shows the main part of the cell shape 2 of the present invention面 图 〇, 1 I rat garden 9 shows the embodiment 2 of the present invention > The main part of the lambda process sequence is shown 1 part cross-section view 0 first-read 1 1 Figure 10 shows the actual embodiment of the present invention 2 Μ process sequence The main part of the display is shown in section I. Section 0. Note again (fill in I | Figure 1 1 shows the section of the main part 3 of the present invention. Section II shows the embodiment 3 of the present invention. ≫ λ The main part of the process sequence is written on the page I. Sectional view 0 1 Figure 1 3 shows the embodiment 3 of the present invention Η The main process-J-I part of the sectional view 0 1 1 Figure 14 shows the actuality of the present invention Cell morphology 3 M Main part IX 1 shown in the order of the process section 0 1 1 Fig. 15 shows the actual form 3 of the present invention > Main part 11 shown in the λ process order Sectional view 0 1 Λ FIG. 16 is a cross-sectional view of the main part I of the 3M process sequence according to the embodiment 3 of the present invention. 01 1 FIG. 17 is a cross-sectional view of the main part 4 of the real cell form 4 of the present invention. 1 8 shows the main 1 part cross-sectional view of the 4M process sequence of Embodiment 4 of the present invention 0 1 Fig. 19 shows the main 1 1 part cross-sectional view of the 4K process sequence of the actual state of the invention 0 1 | Figure 20 The main 1 I section cross-sectional view showing the cell-shaped m 4 Μ process sequence of the present invention 0 1 1 This paper size is applicable to Chinese national standards (cns) μ specifications ⑺οχ 腾 庆 1 9 3 8 4 0 3 A7 B7 Printed by the Central Laboratories of the Ministry of Economic Affairs and Consumer Cooperatives V. Description of the invention (2 °) 1 | Figure 21 shows a sectional view of the main part of Embodiment 5 of the present invention 0 1 1 Figure 22 shows Embodiment 5 of the present invention 1 1 Partial cross-section view of the process sequence) 1 I Please 1 I Figure 23 is a cross-sectional view of the main part of a conventional semiconductor device 0 Read 1 Read 1 1 1 2 Separate insulation film item 1 I Fill in 1 3 Gate insulation film book 1 4 Gate 5 edge IMC rtS 1 L 6 Source / drain area 1 1 6 a Low m in source / drain area Il | 6b High-m degree part in the source / drain region 1 I 6 c 1st low-concentration part in the source / drain region 1 1 I 6d 2nd low-concentration part in the source / drain region 1 1 谏8 Interlayer insulation film 1 8 a Contact hole 1 1 9 Gold wire 1 1 10 Contact surface 1 [11 N-type high-concentration impurities 1 1 1 12 N-type Z low-impurity impurities \ 1 I 13 N-channel M0SFET 1 1 1 4 Contact 1 1 1 5 P-type high-concentration first impurities 1 1 The scale of this paper applies the Chinese National Standard (CNS) A4 specification (2 丨 0X297 mm) 2 0 3 8 40 3 A7 B7 V. Description of the invention (21) 6 7 8 11 τί 11 The domain is not pure 2 Type film-formed oxygen film-formed nitrogen-based anti-magnetism layer «IX 2 · .---------- I installed-^ 'Please read the precautions on the back before filling this page) Order Ministry of Economic Affairs The paper size of the printed papers printed by the staff of the Central Government Bureau of the People's Republic of China applies to the Chinese National Standard (CNS) A4 (210X 297 mm) il 2 3 8 4 0 3

Claims (1)

附件 第85111079號專利申請案丨補充 申請專利範園修正本 (87年9月7曰） 1. 一種半導體裝置，為具備： 形成於第1導電型半導體基板之一主面上而具有 與上述半導體基板之接觴面之金屬配線； 形成於上述接觸面下之上述半導體基板内部之第 2専霣型高澹度不純物領域； 形成於上述半導體基板内部之上述高濃度不純物 領域通圍之第2導罨型低濃度不純物領域；K及 形成於上述半導體基板之一主面而具有介由上述 不純物領域以電氣連接於上述金屬配線之源極或汲棰 領域之第2導電型M0SFET者。 2. 如申請專利範圍第1項記載之半導體裝置，其中，形 成於接觸面下之半導體基板内部低濃度不純物領域之 深度為比較源極或汲極領域之深度更深，為其特徵者 〇 3. —種半導體裝置，為具備： 經濟部中央標準局員工福利委員會印製 形成於第1導電型半導體基板之一主面上而具有 與上述半導體基板之接觸面之金雇配線； 形成於上述接觸面下之上述半導體基板内部之第 2導霣型高濃度不纯物領域； 形成於上述半専體基板之一主面，而介由上述不 純物領域霣氣連接於上述金屬配媒且具有由低濃度不 純物領域形成的源極或汲極領域之第2導電型M0SFET; 本紙張尺度適用中國國家標準（CNS )A4規格（210X 297公笼） 1 附件 第85111079號專利申請案丨補充 申請專利範園修正本 (87年9月7曰） 1. 一種半導體裝置，為具備： 形成於第1導電型半導體基板之一主面上而具有 與上述半導體基板之接觴面之金屬配線； 形成於上述接觸面下之上述半導體基板内部之第 2専霣型高澹度不純物領域； 形成於上述半導體基板内部之上述高濃度不純物 領域通圍之第2導罨型低濃度不純物領域；K及 形成於上述半導體基板之一主面而具有介由上述 不純物領域以電氣連接於上述金屬配線之源極或汲棰 領域之第2導電型M0SFET者。 2. 如申請專利範圍第1項記載之半導體裝置，其中，形 成於接觸面下之半導體基板内部低濃度不純物領域之 深度為比較源極或汲極領域之深度更深，為其特徵者 〇 3. —種半導體裝置，為具備： 經濟部中央標準局員工福利委員會印製 形成於第1導電型半導體基板之一主面上而具有 與上述半導體基板之接觸面之金雇配線； 形成於上述接觸面下之上述半導體基板内部之第 2導霣型高濃度不纯物領域； 形成於上述半専體基板之一主面，而介由上述不 純物領域霣氣連接於上述金屬配媒且具有由低濃度不 純物領域形成的源極或汲極領域之第2導電型M0SFET; 本紙張尺度適用中國國家標準（CNS )A4規格（210X 297公笼） 1 __H3_ 上述高濃度不純物領域之深度為比較上述源極或 汲極領域之深度更淺，為其特徽者。 4. 如申請専利範國第1項至第3項中任一項記載之半等 髏裝置，其中，於上述高澹度不純物領域附近，其半 導體基板之第1導電型不純物濃度係lx 1015〜IX 1017ci_3,為其特激者。 5. 如申請專利範圍第4項記載之半導體裝置，其中，具 備有僅在第1導電型半導體基板表面之分離氧化膜及 第2導電型MOSFET之閘極下形成之第1導電型高湄度不 純物領域為其特徵者。 6. —種半導體裝置，具備： 形成於第1導電型半導體基板之一主面上而達到 上述半導體基板表面並開口有接觸孔之層間絕緣膜； 形成於上述接觸孔内部之上述半導强基板上而具 有第2導電型高濃度不純物之接觸層； 以電氣連接於上述接觸層而介由上述接觸孔延伸 至上述層間絕緣膜上之金羼配線；以及 經濟部中央標準局員工福利委Μ會印製 設於上述接觸孔下之上述半導體基板內部，具有 與上述接觸層接觸形成之源極或汲極領域之MOSFET者 。 _ 7. —種半導體裝置之製具備： 於第1導電型半板之一主面形成第2導電 型MOSFET之製程； 於上述半等體基板上形成含有開口於上述MOSFET 之源極或汲極領域之接觸孔之層間絕緣膜之製程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公爱）2 ___H3_ 於上述接觸孔底部下之上述半導體基板内部形成 第2専霣型高濃度不純物領域之製程； 於上述半導髏基板内部之上述高濃度不純物領域 週圍形成第2導電型低濃度不純物領域之製程；K及 形成以電氣連接於上述高濃度不純物領域而介由 上述接觸孔延伸至上述層間絕緣膜上之金屬配線之製 程者。 8. 如申請專利範園第7項記載之半導體裝置之製造方法 ，其中Μ使用所希望值之能置之層間絕緣膜為遮膜之 由離子注入之高濃度不純物領域，為由使用上述之值 Μ上能量之層間絕緣膜為遮膜之離子注入以形成低濃 度不純物領域為其特激者。 9. 如申請專利範圍第7項記載之半専體裝置之製造方法 ,其中以使用低能量之砷或磷的層間絕緣膜為遮膜之 由離子注入之高濃度不純物領域，為由使用高能量磷 之層間絕緣膜為遮膜之離子注入Μ形成低濃度之不純 物領域為其特徵者。 經濟部中央標準局員工福利委i貝會印製 10. —種半導體裝置之製造方法，為具備：形成於第1導 電型半導體基板之一主面而由低濃度不純物領域形成 之含有源極或汲極領域之第2導電型M0SFET之製程； 於上述半導體基板上形成具有開口於上述M0SFET 之源極或汲極領域之接觸孔之層間絕緣膜之製程； 於上述接觸孔之底部下之上述半導體基板內部並 於上述源極或汲極領域之深度更淺之位置形成第2導 電型高湄度不純物領域之製程；Μ及 本紙張尺度適用中國國家標準（CNS )A4規格（210X 297公梦）3 H3_ 形成電氣連接於上述高灌度之不純物領域並介由 上述接觸孔延伸至上述層間絕緣膜上之金羼配線之製 程者。 11. 如申誧專利範圍第10項記載之半導髖裝置之製造方法 ，其中Μ層間絕緣膜為遮膜之離子注入Μ形成高濃度 之不純物領域為其特徵者。 12. 如申請專利範圃第7項至第11項中任一項記載之半導 髏裝置之製造方法，其中Μ使用50〜200 KeV能量之 維子注入以形成低濃度之不純物領域為其特徴者。 13. 如申請專利範画第12項記載之半導體裝置之製造方法， 其中更以包含： 於第1専電型半専體基板表面之形成分離氧化膜 領域下，Μ抗蝕膜為遮膜之離子注入形成第1導電型 高濃度第1不纯物領域之製程；以及 於形成第2導電型M0SFET之閘極領域下，Μ開口 於上述第1不純物領域Μ外之部分抗蝕膜為遮膜之鐮 子注入以形成第1導電型高濃度第2不純物領域之製 程者。 14. 一種専體裝置之製造方法，為具備： 經濟部中央標準局員工福利委Μ會印製 於第1導電型半導體基板之一主面形成第2導電 型M0SFET之製程； 於上述半導體基板上形成含有開口於上述M0SFET 之源極或汲極領域之接觸孔之層間絕緣之製程； 於上述接觸孔之内部接觸上述源極或汲極領域之 位置形成含有第2導電型高濃度不純物之叠晶層（ 本紙張尺度適用中國國家標準（CNS )Α4規格（2】0 X 297公爱) 5 H3 epitaxial layer)之製程；以及 觸 接。 述者 上程 由製 介之 並線 ,配 層屬 晶金 β之 述上 上膜 於緣 接絕 jbu nu 埋間 氣層 電述 M上 成至 形伸 延 孔 經濟部中央標準局員工福利委Μ會印製 本紙張尺度適用中國國家標準（C N S ) A 4規格（210 X 297公愛) 3Attachment No. 85111079 Patent Application 丨 Supplementary Patent Application Amendment (September 7, 1987) 1. A semiconductor device comprising: a semiconductor device formed on a main surface of a first conductivity type semiconductor substrate and having the same semiconductor as the above semiconductor The metal wiring on the connection surface of the substrate; the second type of high-impurity impurity field inside the semiconductor substrate formed under the contact surface; the second guide of the high-concentration impurity field formed inside the semiconductor substrate. -Type low-concentration impurity field; K and a second conductive MOSFET formed on one of the main surfaces of the semiconductor substrate and having a source or drain region electrically connected to the metal wiring through the impurity field. 2. The semiconductor device described in item 1 of the scope of patent application, wherein the depth of the low-concentration impurity region inside the semiconductor substrate formed under the contact surface is deeper than the depth of the source or drain region, which is its characteristic. A semiconductor device comprising: printed wiring formed on a main surface of a first conductive semiconductor substrate and having a contact surface with the semiconductor substrate, printed by an employee welfare committee of the Central Standards Bureau of the Ministry of Economic Affairs; formed on the contact surface; The second lead-type high-concentration impurity region in the semiconductor substrate below is formed on one of the main surfaces of the semi-corporeal substrate, and the radon gas is connected to the metal distribution medium through the impurity region and has a low concentration. The second conductive M0SFET formed in the field of impurities or sources in the field of impurities; this paper size is applicable to China National Standard (CNS) A4 specification (210X 297 male cage) 1 Attachment Patent Application No. 85111079 Supplementary Patent Application Amendment (September 7, 1987) 1. A semiconductor device including: formed on a main surface of a first conductive semiconductor substrate And a metal wiring having a contact surface with the semiconductor substrate; a second type of high-impurity impurity field inside the semiconductor substrate formed under the contact surface; the high-concentration impurity field formed inside the semiconductor substrate The second conductive type low-concentration impurity region of K; and the second conductive M0SFET formed on one of the main surfaces of the semiconductor substrate and having a source or drain region electrically connected to the metal wiring through the impurity region. By. 2. The semiconductor device described in item 1 of the scope of patent application, wherein the depth of the low-concentration impurity region inside the semiconductor substrate formed under the contact surface is deeper than the depth of the source or drain region, which is its characteristic. A semiconductor device comprising: printed wiring formed on a main surface of a first conductive semiconductor substrate and having a contact surface with the semiconductor substrate, printed by an employee welfare committee of the Central Standards Bureau of the Ministry of Economic Affairs; formed on the contact surface; The second lead-type high-concentration impurity region in the semiconductor substrate below is formed on one of the main surfaces of the semi-corporeal substrate, and the radon gas is connected to the metal distribution medium through the impurity region and has a low concentration. The second conductive M0SFET in the source or drain field formed in the impurity field; this paper size applies the Chinese National Standard (CNS) A4 specification (210X 297 male cage) 1 __H3_ The depth of the above-mentioned high-concentration impurity field is compared with the above source or The depth of the drain electrode is shallower, and it is its special emblem. 4. If you apply for the semi-equal skull device described in any one of items 1 to 3, in the vicinity of the above-mentioned high-impurity impurities, the concentration of the first conductive impurity of the semiconductor substrate is lx 1015 ~ IX 1017ci_3, his special exciter. 5. The semiconductor device as described in item 4 of the scope of patent application, which includes a first conductive type high-magnitude formed only on a surface of the first conductive type semiconductor substrate and a second conductive type MOSFET formed under a gate. The domain of impurities is its characteristic. 6. A semiconductor device comprising: an interlayer insulating film formed on a main surface of a first conductive type semiconductor substrate to reach the surface of the semiconductor substrate and having a contact hole opened; the semiconductive substrate formed inside the contact hole It has a contact layer with a second conductive type high-concentration impurity on the top; a gold wire that is electrically connected to the contact layer and extends through the contact hole to the interlayer insulating film; and the Staff Welfare Committee of the Central Standards Bureau of the Ministry of Economic Affairs A MOSFET having a source or drain region formed in contact with the contact layer and printed inside the semiconductor substrate under the contact hole is printed. _ 7. A semiconductor device manufacturing process includes: a process of forming a second conductive MOSFET on one of the main surfaces of the first conductive half plate; and forming a source or drain electrode including an opening in the MOSFET on the half-substrate substrate. The process of the interlayer insulation film of the contact hole in the field; This paper size is applicable to the Chinese National Standard (CNS) A4 specification (210 X 297 public love) 2 ___H3_ A second 専 霣 -type height is formed inside the semiconductor substrate under the bottom of the contact hole Manufacturing process in the field of high-concentration impurities; forming a second conductive type low-concentration impurity field around the high-concentration impurity field inside the semiconductor substrate; and forming a conductive connection to the high-concentration impurity field through the contact hole. A process that extends to the metal wiring on the interlayer insulating film. 8. The method for manufacturing a semiconductor device as described in item 7 of the patent application park, in which M uses an interlayer insulating film of a desired value as a mask and a high-concentration impurity-implanted area by ion implantation, using the above-mentioned value The interlayer insulating film with energy on M is an ion implanter for the mask to form a low-concentration impurity field. 9. The method for manufacturing a semi-corporeal device as described in item 7 of the scope of the patent application, wherein high-energy impurities are used in the field of high-concentration impurities that are implanted with ions using a low-energy arsenic or phosphorus interlayer insulating film as a mask. The interlayer insulating film of phosphorus is characterized by ion implantation of the masking film to form a low-concentration impurity field. Printed by the Employee Welfare Committee of the Central Standards Bureau of the Ministry of Economic Affairs. 10. A method for manufacturing a semiconductor device, including: a source electrode or a source electrode formed in a low-concentration impurity region formed on one of the main surfaces of the first conductive semiconductor substrate; Manufacturing process of the second conductive MOSFET in the drain region; manufacturing process of forming an interlayer insulating film having a contact hole opened in the source or drain region of the MOSFET on the semiconductor substrate; the semiconductor under the bottom of the contact hole Inside the substrate and at a shallower depth in the source or drain region, a process of the second conductive type with high maize impurities is formed; M and this paper size apply the Chinese National Standard (CNS) A4 specification (210X 297 public dream) 3 H3_ The process of forming an electrical connection in the field of impurities of high impregnation and extending through the contact hole to the interlayer insulating film. 11. The manufacturing method of the semiconducting hip device as described in item 10 of the patent application, wherein the interlayer insulating film is ion implantation of the masking film to form a high-concentration impurity field which is characterized by it. 12. The method for manufacturing a semi-conducting skull device as described in any one of items 7 to 11 of the patent application, in which M is implanted with a dimension energy of 50 to 200 KeV to form a low-concentration impurity domain. . 13. The method for manufacturing a semiconductor device as described in item 12 of the patent application, which further includes: In the field of forming a separation oxide film on the surface of the first pseudo-type semiconductor substrate, the M resist film is a mask film. The process of ion implantation to form the first conductive type high-concentration first impurity region; and in the gate region forming the second conductive type MOSFET, a portion of the resist film opened outside M in the first impurity region is a mask The sickle is injected to form a processer in the first conductive type high concentration second impurity field. 14. A method for manufacturing a carcass device, comprising: a process for forming a second-conductivity MOSFET by printing on a main surface of one of the first-conductivity semiconductor substrates by the Staff Welfare Committee of the Central Standards Bureau of the Ministry of Economic Affairs; A process for forming an interlayer insulation including a contact hole opened in the source or drain region of the above-mentioned MOSFET; and forming a stacked crystal containing a second conductivity type high-concentration impurity at a position where the inside of the contact hole contacts the source or drain region Layer (this paper size applies the Chinese National Standard (CNS) A4 specification (2) 0 X 297 public love) 5 H3 epitaxial layer) process; and contact. The reporter's journey is made by the combination of production and introduction, the distribution layer is crystal gold β, the upper film is connected to the edge of the jbu nu buried gas layer, the electric film M is formed to the extension hole, and the staff welfare committee of the Central Standards Bureau of the Ministry of Economic Affairs The paper size for printing is applicable to China National Standard (CNS) A 4 specifications (210 X 297 public love) 3
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3075225B2 (en) * 1997-09-11 2000-08-14 日本電気株式会社 Method for manufacturing semiconductor device
DE69739250D1 (en) * 1997-12-31 2009-03-26 St Microelectronics Srl High voltage field effect transistor and method for its production
JP3147847B2 (en) * 1998-02-24 2001-03-19 日本電気株式会社 Semiconductor device and manufacturing method thereof
JPH11297863A (en) * 1998-04-10 1999-10-29 Nec Corp Non-volatile memory of contact-less array structure and manufacture thereof
JP2000188380A (en) * 1998-12-21 2000-07-04 Fujitsu Ltd Semiconductor device and its manufacture
JP2002217407A (en) * 2001-01-16 2002-08-02 Sanyo Electric Co Ltd Semiconductor device and its manufacturing method
JP4030269B2 (en) * 2001-03-06 2008-01-09 三洋電機株式会社 Semiconductor device and manufacturing method thereof
JP2002305299A (en) * 2001-04-05 2002-10-18 Mitsubishi Electric Corp Semiconductor device and method of manufacturing the same
KR100447731B1 (en) * 2002-07-18 2004-09-08 주식회사 하이닉스반도체 Method of forming a high voltage junction in a semiconductor device
KR100574948B1 (en) * 2003-08-23 2006-04-28 삼성전자주식회사 Semiconductor memory device decreased parasitic capacitance and method for manufacturing the same
JP4841106B2 (en) 2003-08-28 2011-12-21 ルネサスエレクトロニクス株式会社 MIS type semiconductor device and manufacturing method thereof
JP4408679B2 (en) * 2003-10-09 2010-02-03 三洋電機株式会社 Manufacturing method of semiconductor device
JP2005136258A (en) * 2003-10-31 2005-05-26 Oki Electric Ind Co Ltd Semiconductor device and its manufacturing method
US7620696B2 (en) * 2004-01-20 2009-11-17 Hewlett-Packard Development Company, L.P. System and method for conflict responses in a cache coherency protocol
US8176259B2 (en) 2004-01-20 2012-05-08 Hewlett-Packard Development Company, L.P. System and method for resolving transactions in a cache coherency protocol
US20050160238A1 (en) * 2004-01-20 2005-07-21 Steely Simon C.Jr. System and method for conflict responses in a cache coherency protocol with ordering point migration
US7769959B2 (en) 2004-01-20 2010-08-03 Hewlett-Packard Development Company, L.P. System and method to facilitate ordering point migration to memory
US8090914B2 (en) * 2004-01-20 2012-01-03 Hewlett-Packard Development Company, L.P. System and method for creating ordering points
US7818391B2 (en) 2004-01-20 2010-10-19 Hewlett-Packard Development Company, L.P. System and method to facilitate ordering point migration
US8468308B2 (en) * 2004-01-20 2013-06-18 Hewlett-Packard Development Company, L.P. System and method for non-migratory requests in a cache coherency protocol
US8145847B2 (en) * 2004-01-20 2012-03-27 Hewlett-Packard Development Company, L.P. Cache coherency protocol with ordering points
JP4482428B2 (en) * 2004-11-12 2010-06-16 川崎マイクロエレクトロニクス株式会社 Manufacturing method of semiconductor integrated circuit and semiconductor integrated circuit
KR100703971B1 (en) * 2005-06-08 2007-04-06 삼성전자주식회사 Semiconductor integrated circuit device and method for fabricating the same
US20070052021A1 (en) * 2005-08-23 2007-03-08 Semiconductor Energy Laboratory Co., Ltd. Transistor, and display device, electronic device, and semiconductor device using the same
JP5244464B2 (en) * 2008-05-30 2013-07-24 株式会社日立製作所 Semiconductor device and manufacturing method thereof, and integrated semiconductor device and nonvolatile semiconductor memory device using the semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61216364A (en) * 1985-03-20 1986-09-26 Fujitsu Ltd Semiconductor device
JPH0233924A (en) * 1988-07-23 1990-02-05 Ricoh Co Ltd Semiconductor device
US5132753A (en) * 1990-03-23 1992-07-21 Siliconix Incorporated Optimization of BV and RDS-on by graded doping in LDD and other high voltage ICs
JPH04363019A (en) * 1991-02-05 1992-12-15 Toshiba Corp Manufacture of semiconductor device
DE69409274T2 (en) * 1993-01-12 1998-11-05 Sony Corp Output circuit for charge transfer element
US5576574A (en) * 1995-06-30 1996-11-19 United Microelectronics Corporation Mosfet with fully overlapped lightly doped drain structure and method for manufacturing same

Also Published As

Publication number Publication date
US5945710A (en) 1999-08-31
KR100245368B1 (en) 2000-02-15
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