JPH0330985B2 - - Google Patents

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JPH0330985B2
JPH0330985B2 JP60060334A JP6033485A JPH0330985B2 JP H0330985 B2 JPH0330985 B2 JP H0330985B2 JP 60060334 A JP60060334 A JP 60060334A JP 6033485 A JP6033485 A JP 6033485A JP H0330985 B2 JPH0330985 B2 JP H0330985B2
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insulating film
conductive layer
layer
electrode
mask pattern
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Toshiki Ehata
Tomihiro Suzuki
Shigeru Nakajima
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、シヨツトキーゲート電界効果トラン
ジスタ及びその製造方法に関するものである。
従来の技術 シヨツトキーゲート電界効果トランジスタ（以
下MESFETと略記する）は、特に超高周波にお
ける優れた増幅用素子或いは発振用素子として使
用され、超高速動作の集積回路の基本構成素子と
しても優れたものであることは周知である。
従来最も一般的に用いられているMESFETの
構造は、第４図に示したようなものである。図示
のMESFETは、高抵抗または半絶縁性の半導体
結晶基板１の上に通常、動作層と称されている導
電性半導体結晶層２を有し、その動作層２の上に
シヨツトキーゲート電極３が設けられ、そのシヨ
ツトキーゲート電極３を挟むように動作層２とそ
れぞれオーミツク接合しているソース電極４、ド
レイン電極５が設けられている。
この動作層２のキヤリヤ濃度Ndおよび厚さａ
は、MESFETのピンチオフ電圧Vpとの間に次の
ような関係がある。
Vp＝Vb−qNd／2εa2 …(1) ただし、Vbはピルトイン電圧 εは半導体結晶の誘電率 ｑは電荷素量 ここで、ピンチオフ電圧Vpは回路設計上要求
される値が設定されるが、このピンチオフ電圧
Vpの値を満足するよう(1)式を用いてキヤリヤ濃
度Nd、厚さａの各値が定められる。
第４図に示される従来の構造のMESFETの欠
点の一つは、ゲート３とソース４の間あるいはゲ
ート３とドレイン５の間の抵抗値が大きいため
に、相互コンダクタンスgmの値が充分大きく得
られないこと、またゲート・ソース間直列抵抗が
大きいために雑音特性が劣化することである。
特にピンチオフ電圧Vpの絶対値が小さいとき、
あるいはノーマリオフ型（Vp＞０）のMESFET
においては、(1)式から明らかなようにキヤリヤ濃
度Ndあるいは厚さａは小さい値とせねばならな
い。そのためにゲート・ソース間の直列抵抗は、
より大きな値となる。
また、動作層２としてGaAs結晶を用いている
場合には、ゲート・ソース間およびゲート・ドレ
イン間の結晶表面部に高密度の表面準位が存在
し、それにより表面電位がほぼ固定され、結晶内
の表面近くに空乏層ができる。そのため、ゲー
ト・ソース間直列抵抗はいつそう大きな値とな
り、特にノーマリオフ型では、これがきわめて重
大な問題であつた。
このような欠点を解決するための方法の一つと
して、第５図のように、ゲート・ソース間および
ゲート・ドレイン間の動作層２ｂをゲート電極直
下の動作層２ａの厚さよりも厚くすることが行わ
れている。この方法では、動作層２ａの厚さａ、
キヤリヤ濃度Ndを(1)式の条件を満たすように定
める一方、動作層２ｂの厚さを大きくすることが
できるので、ゲート３とソース４の間あるいはゲ
ート３とドレイン５の間の抵抗値を小さくして、
相互コンダクタンスgmを大きくすることができ
る。
しかし、このような段差構造のMESFETを作
るには、エツチング等で動作層２ａの厚さａを精
密に再現性良く制御することが必要である。しか
し、そのような加工は現在の技術では困難であ
る。
また、第６図に示すように、ゲート・ソース間
およびゲート・ドレイン間に高エネルギー、高ド
ーズ量のイオン注入による導電層２１，２２をそ
れぞれ作製する方法がある。このように構成する
ことにより、同様に、ゲート・ソース間およびゲ
ート・ドレイン間の直列抵抗を低くして、相互コ
ンダクタンスgmを大きくすることができる。
しかし、イオン注入層はアニール処理によつて
横方向に10分の数μm拡がるため、第６図に示す
構成の場合、イオン注入層２１，２２の間隔より
ゲート電極３を小さくする方法が一般的となつて
いる。しかしながら、このような構造の
MESFETを作製するためには、±0.1μm程度の高
精度位置合わせ技術が必要となり、既存技術での
対応は極めて困難である。
このため、セルフアラインでこの問題と解決す
る手法が提案されている。その一つは、アニール
処理を施されてもシヨツトキー特性が劣化しない
耐熱ゲートを形成し、このゲートをマスクとして
イオン注入することによつて導電層２１，２２を
作製する方法である。
また、もう一つのセルフアライン手法において
は、第７図Ａに示すように、マスク６を用いてイ
オン注入して導電層２１，２２を作製し、さらに
全面に絶縁膜７を形成する。その後、マスク６の
側面に付着している絶縁膜７ａを除去してからマ
スク６をリフトオフすることによつて、第７図Ｂ
に示すようにマスク６に対して反転された絶縁膜
パターン７１，７２を導電層２３，２２の上部に
形成する。そして、その絶縁膜パターン７１及び
７２をマスクとしてシヨツトキーゲート電極を形
成する。
発明が解決しようとする問題点 しかしながら、前者のセルフアライン手法で
は、通常800℃という高温にまで加熱するアニー
ル処理の後でも優れたシヨツトキー特性を維持す
る材料は限定され、かつそれらの材料で特性の安
定した微細なシヨツトキーゲートを高精度に再現
性良く、しかも高歩留りで加工形成することは困
難である。
一方、後者のセルフアライン手法では、製造工
程が複雑になる上、第７図Ｂの絶縁膜パターン７
２のようなバリ７３の発生を防ぐために、絶縁膜
７のマスク６の側面へのつきまわりを制御する必
要があり、再現性および歩留りを維持することが
困難である。
以上のような問題のために、従来、十分に大き
な相互コンダクタンスgmを持ち、それに伴い雑
音特性に優れ、そして、容易且つ安価に製造でき
るMESFETは実現されていなかつた。
そこで、本発明は、十分に大きな相互コンダク
タンスgmを持ち、また、高精度にかつ再現性良
くしかも高歩留りで製造することができる
MESFET及びその製造方法を提供せんとするも
のである。
問題点を解決するための手段 すなわち、本発明によるならば、半絶縁性半導
体基板と、該半導体基板の表面に形成された動作
層と、該動作層上に形成されたソース電極、シヨ
ツトキーゲート電極、及びドレイン電極とを備え
たシヨツトキーゲート電界効果トランジスタにお
いて、前記ゲート電極を囲む開口部を備え、かつ
前記動作層上で前記ソース電極と前記ドレイン電
極との間に形成された２層絶縁膜が設けられ、前
記動作層が、少なくとも前記シヨツトキーゲート
電極下に形成されている第１の導電層と、前記２
層絶縁膜の開口部の下に該開口部とほぼ整合した
前記第１の導電層を残すように該第１の導電層に
重なつて形成され、かつ単位面積当りの不純物が
第１の導電層の単位面積当りの不純物数よりも大
きい第２の導電層と、第２の導電層の一部に前記
ソース電極及び前記ドレイン電極の直下に、前記
ソース電極及び前記ドレイン電極に対して整合し
てそれぞれ形成された、十分に薄く且つ十分に不
純物濃度が高い第３の導電層とから構成され、前
記シヨツトキーゲート電極が前記２層絶縁膜の開
口部と少なくとも同等の電極長を有している。
更に、上記したMESFETは、本発明により次
のようにして製造することができる。すなわち、
半絶縁性半導体基板の表面に第１の導電層を形成
する工程と、前記半導体基板の表面に前記第１の
導電層を覆うように第１の絶縁膜を形成する工程
と、ソース及びドレインの領域に相当する部分に
開口を有する第１のマスクパターンを用いてイオ
ン注入により第２の導電層を形成する工程と、第
１のマスクパターンを横方向に後退させる工程
と、ソース電極及びドレイン電極を設けるべき部
分を覆う第２のマスクパターンを形成する工程
と、該第２のマスクパターンを用いて、ゲート電
極に相当する部分に位置する第１のマスクパター
ン部分の周囲の第１の絶縁膜上に、該第１の絶縁
膜に対してエツチング保護膜として機能する材料
で第２の絶縁膜を蒸着法により形成する工程と、
前記第２のマスクパターンをリストオフする工程
と、第１のマスクパターンと第２の絶縁膜をマス
クとしてイオン注入法により第３の導電層を形成
する工程と、前記第１のマスクパターンをリフト
オフして前記第２の絶縁膜に開口部を形成する工
程と、アニール処理を行なう工程と、少なくとも
第２の絶縁膜直下の部分を残して第１の絶縁膜を
エツチング除去する工程と、前記第１及び第２の
絶縁膜の開口部内にゲート電極を形成し前記第３
の導電層上にソース電極およびドレイン電極を形
成する工程とから製造することができる。
作 用 以上のように構成され本発明によるMESFET
は、ゲート電極直下の動作層は、他の部分と異る
第１の導電層のみで構成されているので、その第
１の導電層を、ほかの部分と独立して、要求され
る特性を満足するようなキヤリヤ濃度及び厚さに
することがきる。一方、ソース及びドレインの領
域は、第１の導電層と異る第２の導電層で構成さ
れているので、第１の導電層と独立してキヤリヤ
濃度を十分高くでき、且つ、上記した第３の導電
層を設けることにより、ソース／ドレイン電極と
ソース／ドレイン領域とのオーミツク接触の接触
抵抗を低減することができ、それによりゲート抵
抗を一層低減することができる。更に、第２の導
電層と第３の導電層のそれぞれ不純物濃度を調整
することにより、高い耐圧を有しながら低いソー
ス抵抗を得ることができる。更に、２層絶縁膜に
よりゲート電極が囲まれているので、ゲート電極
と、低抵抗のソース及びドレインの領域との位置
精度が高い。従つて、本発明によるMESFETは、
ゲート・ソース及びゲート・ドレインが短絡する
ことなく低い直列抵抗を実現でき、十分に高い相
互コンダクタンスgm並びに優れた雑音特性を有
し、そして、容易且つ安価に歩留りよく製造する
ことができる。
また、本発明の製造方法によれば、MESFET
の特性の再現性を決定するゲート電極と導電層と
の位置精度がすべて２層の絶縁膜パターンによつ
て自己整合的に決定され、かつその絶縁膜パター
ンの形成及び除去蒸着法およびリフトオフ法によ
つて高精度に行なわれる。更に、第１の絶縁膜が
注入元素の活性化のためのアニール処理から基板
を保護する。従つて本発明の方法によるならば、
位置精度が高く且つ安定した特性を有する
MESFETを再現性良く、高歩留りで製造するこ
とができる。
実施例 以下、添付図面を参照して本発明による
MESFET及びその製造方法の実施例を説明する。
第１図は本発明の一実施例に係るMESFETの
断面図である。図示の実施例のMESFETは、ガ
リウムヒ素（GaAs）の半絶縁性半導体基板１を
有している。その半絶縁性半導体基板１の表面に
は、動作層をなす第１の導電層２が形成され、そ
の第１の導電層２の上にはゲート電極３が形成さ
れている。そのゲート電極を囲むように、第１絶
縁膜８１と第２絶縁膜８２とからなる２層絶縁膜
が設けられている。従つて、シヨツトキーゲート
電極３は、２層絶縁膜８１，８２の開口部の大き
さと少なくとも同等の電極長を有している。そし
て、それら２層絶縁膜８１，８２でゲート電極３
から分離されてソース電極４及びドレイン電極５
が設けられている。
更に、第２の導電層２１，２２が、２層絶縁膜
８１，８２の開口部の下に該開口部とほぼ整合し
た第１の導電層２を残すように該第１の導電層２
に重なつて該第１の導電層２より深く形成されて
いる。この第２の導電層２１，２２は、単位面積
当りの不純物が第１の導電層２の単位面積当りの
不純物数よりも大きくされている。そして、それ
ら第２の導電層２１，２２の一部でかつソース電
極４及びドレイン電極５の下にそれぞれ第３の導
電層２３，２４が形成されている。これら第３の
導電層は、ソース電極４及びドレイン電極５を良
好なオーミツク接合を実現するためのものであ
り、十分に薄く且つ十分に不純物濃度を高くして
ある。
以上のように構成され本発明によるMESFET
は、ゲート電極３直下の動作層は、ソース領域や
ドレイン領域を構成している第２の導電層２１，
２２とは異る第１の導電層のみで構成されてい
る。従つて、その第１の導電層２を、ほかの部分
と独立して、要求される特性を満足するようなキ
ヤリヤ濃度及び厚さにすることができる。一方、
ソース及びドレインの領域は、第１の導電層２と
異る第２の導電層２１，２２で構成されているの
で、第１の導電層と独立してキヤリヤ濃度を十分
高くできる。それ故、上記したMESFETは、ノ
ーマリオフなどやピンチオフ電圧について所期の
特性を具備することがきる一方、十分に高い相互
コンダクタンスgmを有し、それに伴い雑音特性
に優れている。
また、２層絶縁膜８１，８２によりゲート電極
３が囲まれて画定されているので、ゲート電極
と、低抵抗のソース及びドレインの領域との位置
精度が高い。従つて、上記したMESFETは、容
易且つ安価に歩留りよく製造することができる。
なお、上記実施例は、GaAsの半絶縁性半導体
基板１を使用しているが、半絶縁性半導体基板と
しては、GaAsだけでなく、InP、InAs、InSbな
どの他の半絶縁性の化合物半導体材料を使用する
ことができる。また、シリコンなどの単体半導体
材料を使用したMESFETにも、本発明は同様に
適用することができる。
次に、第１図に示されるMESFETの製造方法
を第２図Ａ〜Ｊの工程図を参照しながら説明す
る。
まず、第２図Ａに示すように、GaAsの半絶縁
性電極１の表面に、ソース、ドレイン及びゲート
の領域に相当する部分に開口６１Ａを有し任意の
材料からなるパターン６１を形成する。このパタ
ーン６１としては、通常のフオトリソグラフイに
よつて形成したレジストパターンが最も一般的で
ある。本実施例では厚さ1.5μmにポジレジスト
（AZ−1350J）を用いて形成した。
このパターン６１をマスクとして用いて第１回
目のイオン注入を行ない、マスクされていない半
絶縁性基板１の表面部分に第１の導電層２を形成
する。この導電層２の一部はアニール処理後動作
層となる部分であり、その厚みおよびキヤリヤ密
度は所望のピンチオフ電圧を実現する値に撰択さ
れる。例えば、ピンチオフ電圧0.0V（ノーマリオ
フ型）を実現するためには、イオン注入の条件の
一例として、注入エネルギー50KeV、注入量1.3
×1012ドーズ／cm2（ただし活性化率を100％とす
る）が選択される。
次に、このレジストパターン６１を除去した
後、第２図Ｂに示すように、周知の方法で、第１
の絶縁膜となる二酸化ケイ素（以下SiO2）膜８
１を厚さ0.1μmで形成する。その後、ポリイミド
樹脂のような有機絶縁膜６３ａを0.6μmの厚さで
塗布し、そして、ソース及びドレイン領域に相当
する膜６３ａ部分上にフオトレジストパターン６
２を形する（第２図Ｃ）。
次いで、そのフオトレジストパターン６２の上
から真空蒸着法により厚さ0.2μmのチタン層６３
ｂを形成し、フオトレジストパターン６２のリフ
トオフを行なう（第２図Ｄ）。そして、そのチタ
ン層パターン６３ｂをマスクとして酸素プラズマ
による反応性イオンエツチング（ガス圧５×
10-2Torr、高周波電力100W）を行なつて有機樹
脂膜６３ａを除去する。その結果、第２図Ｅに示
されるような、ほぼ垂直な側面を有する２層構造
の新たなレジストパターン６３が形成される。
その後、このレジストパターン６３をマスクと
して第２回目のイオン注入を行ない、ソース及び
ドレインの領域に相当する部分に第２の導電層２
１，２２を形成する（第２図Ｅ）。この第２回目
のイオン注入の条件としては、イオンを第１導電
層２よりも深く注入するため注入エネルギーは大
きく、また注入量は表面近くのキヤリヤ濃度が第
１回目の注入によるキヤリヤ濃度に比べて過大に
ならないような値に選択される。これは、ゲート
に印加される電圧によつて絶縁破壊が生じないよ
うにするためと、またゲート容量が過大とならな
いようにするためである。このような注入条件の
一例として、注入エネルギーを400KeV、注入量
を1.0×1013ドーズ／cm2の値に選択した。
次いで、再度、酸素プラズマによる反応性イオ
ンエツチングを10分間施し、有機樹脂膜パターン
６３ａを、イオン注入層のアニール処理による横
方向への拡がりに相当する0.2〜0.3μm後退させ
る。（その後退を第２図Ｆに誇張して図示してあ
る。）なお、後退速度は、ポリイミド樹脂の場合、
１分間あたり200Å程度であるので、有機樹脂膜
パターン６３ａの後退量を高い精度で制御するこ
とができる。また、以上２回の反応性イオンエツ
チングに対しては、GaAsの半絶縁性基板１の表
面はSiO2膜８１で保護されているので、この表
面が損傷することはない。
次に、第２図Ｇに示すように、ゲート領域周囲
に開口６４Ａを持つフオトレジストパターン６４
を形成する。そして、そのパターン６４をマスク
として真空蒸着法により第２の絶縁膜となる酸化
アルミニウム（Al2O3）膜８２を厚さ0.25μmに形
成する。このとき、蒸着される試料を回転させる
ことにより、第２回目の反応性イオンエツチング
によつて有機樹脂膜パターン６３ａが後退した部
分にまでAl2O3膜８２を形成することができる。
その後、フオトレジストパターン６４をリフト
オフした後、Al2O3膜８２およびレジストパター
ン６３をマスクとして第３回目のイオン注入を行
ない、第３の導電層２３，２４を形成する（第２
図Ｈ）。このときの注入条件は、注入エネルギー
80KeV、注入量２×1013ドーズ／cm2とした。
次に、第２図Ｉに示すように、２層構造のレジ
ストパターン６３を除去する。その結果、Al2O3
膜８２に開口８４ができる。
更に温度800℃、時間20分程度のアニール処理
を行なつて注入元素の活性化を行なう。このと
き、SiO2膜８１はアニール処理に対する保護膜
の役目を果たしている。一方、イオン注入層は、
アニール処理により横方向へ10分の数μm拡がる。
その結果、Al2O3膜のゲート領域に相当する開口
８４の縁部と、横方向に拡がつた導電層（イオン
注入層）２１及び２２の内側縁部８５とがほぼ一
致する（第２図Ｊ）参照）。
この後、Al2O3膜８２に覆われていない部分の
SiO2膜８１を例えばウエツトエツチングにより
除去し（第２図Ｊ）、最後にゲート電極３、ソー
ス電極４およびドレイン電極５を形成することに
より、第１図に示されるMESFETが製造される。
このとき、ゲート電極３をSiO2膜８１および
Al2O3膜８２から２層絶縁膜の開口部に比べて、
またソース電極４およびドレイン電極５を第３の
導電層２３，２４に比べて、それぞれ予め製造工
程の位置合わせ精度程度大きく決定しておくこと
によつて、各電極形成後には各電極相互の位置関
係が２層絶縁膜８１，８２により自己整合的に決
定されることとなる。
なお、本実施例ではアニール処理の後にAl2O3
膜８２に覆われていない部分のSiO2膜８１を除
去したが、各電極を形成する直前にこれらの基板
形成部分のみのSiO2膜８１を除去することも可
能であり、この場合、第３図に示されるように
GaAs半絶縁性基板１の表面の大部分が優れた保
護膜であるAl2O3膜い覆われたままになるという
効果が生じる。
また、第２の絶縁膜８２の材料としては、真空
蒸着法および蒸着に用いたマスクのリフトオフ法
によつて形成可能であり、かつ第１の絶縁膜８１
の除去に対するマスクとなり得る高い耐性を有す
るものであればよいので、酸化アルミニウムに限
るものではなく、酸化ジルコニウムあるいは酸化
チタンでもよい。
更に、第１の絶縁膜８１として、上記実施例で
は、SiO2を使用したが、有機絶縁膜６３ａの反
応性イオンエツチングに対して保護膜として機能
したアニール処理時の保護膜として機能するもの
であれば、他の材料を使用することもできる。例
えば、窒化珪素なども使用することができる。
また、第２の導電層２１，２２を形成するため
の２層構造のパターン６３として、本実施例では
チタンおよびポリイミド樹脂を用いたが、ニツケ
ル、クロム、アルミニウム等の金属とフオトレジ
スト等の樹脂との組合わせも可能である。これに
関連して、反応性イオンエツチングに使用するエ
ツチングガスは、酸素に限らず、O2−CH4やO2
−CF4などのガスも使用することができる。
以上のような本発明による製造方法によるなら
ば、ゲート電極と、低抵抗のソース及びドレイン
の領域との位置を精密に制御してMESFETを製
造することができ、また、そのMESFETのソー
ス及びドレインの領域は、キヤリヤ濃度を高くす
ることができ、十分高い相互コンダクタンスgm
を実現することができる。
発明の効果 以上説明したように、本発明によるMESFET
は、ゲート電極直下の動作層は、要求される特性
を満足するようなキヤリヤ濃度及び厚さを有する
一方、ソース及びドレインの領域はキヤリヤ濃度
を十分高くでき、且つ、上記した第３導電層を設
けることにより、ソース／ドレイン電極とソー
ス／ドレイン領域とのオーミツク接触の接触抵抗
を低減することができ、それによりソース抵抗を
一層低減することができる。更に、第２の導電層
と第３の導電層のそれぞれの不純物濃度を調整す
ることにより、高い耐圧を有しながら低いソース
抵抗を得ることができる。更に、２層絶縁膜によ
りゲート電極が囲まれて画定されているので、ゲ
ート電極と、低抵抗のソース及びドレイン領域と
の位置精度が高い。従つて、本発明による
MESFETは、十分に高い相互コンダクタンスgm
を有し、それに伴い雑音特性に優れ、そして、容
量且つ安価に歩留りよく製造することができる。
また、本発明の製造方法によれば、MESFET
の特性の再現性を決定する電極と導電層との位置
精度がすべて一つの絶縁膜パターンによつて自己
整合的に決定され、かつその絶縁膜パターンは真
空蒸着法およびリフトオフ法によつて高精度に形
成されるので、安定した特性を有するMESFET
を再現性良く、高歩留りで製造することができ
る。
【図面の簡単な説明】
第１図は、本発明によるシヨツトキーゲート電
界効果トランジスタの実施例を示す断面図、第２
図Ａ〜Ｊは、第１図に示すシヨツトキーゲート電
界効果トランジスタの製造方法の１実施例を示す
工程図、第３図は、本発明によるシヨツトキーゲ
ート電界効果トランジスタの他の実施例を示す断
面図、第４図、第５図、第６図及び第７図は、シ
ヨツトキーゲート電界効果トランジスタの従来の
構成例を示す断面図である。 主な参照番号、１……半絶縁性基板、２……第
１の導電層、３……ゲート電極、４……ソース電
極、５……ドレイン電極、６……マスク、７，７
１，７２……絶縁膜、２１，２２……第２の導電
層、２３，２４……第３の導電層、６１，６２，
６３，６４……レジストパターン、６３ａ……有
機絶縁膜、６３ｂ……チタン層、７３……バリ、
８１……SiO2膜（第１の絶縁膜）、８２……
Al2O3膜（第２の絶縁膜）。

Claims (1)

  1. 【特許請求の範囲】 １ 半絶縁性半導体基板と、該半導体基板の表面
    に形成された動作層と、該動作層上に形成された
    ソース電極、シヨツトキーゲート電極、及びドレ
    イン電極とを備えたシヨツトキーゲート電界効果
    トランジスタにおいて、 前記ゲート電極を囲む開口部を備え、かつ前記
    動作層上で前記ソース電極と前記ドレイン電極と
    の間に形成された２層絶縁膜が設けられており、 前記動作層が、少なくとも前記シヨツトキーゲ
    ート電極下に形成されている第１の導電層と、前
    記２層絶縁膜の開口部の下に該開口部とほぼ整合
    した前記第１の導電層を残すように該第１の導電
    層に重なつて形成され、かつ単位面積当りの不純
    物が第１の導電層の単位面積当りの不純物数より
    も大きい第２の導電層と、第２の導電層の一部に
    前記ソース電極及び前記ドレイン電極の直下に、
    前記ソース電極及び前記ドレイン電極に対して整
    合してそれぞれ形成された、十分に薄く且つ十分
    に不純物濃度が高い第３の導電層とから構成され
    ており、 前記シヨツトキーゲート電極が前記２層絶縁膜
    の開口部と少なくとも同等の電極長を有している ことを特徴とするシヨツトキーゲート電界効果ト
    ランジスタ。 ２ 前記２層絶縁膜は、前記半絶縁性半導体基板
    表面上に形成された第１の絶縁膜と、該第１の絶
    縁膜の上に形成され該第１の絶縁膜のエツチング
    に耐える材料の第２の絶縁膜とから構成されてい
    ることを特徴とする特許請求の範囲第１項記載の
    シヨツトキーゲート電界効果トランジスタ。 ３ 前記第１の絶縁膜は、酸化珪素または窒化珪
    素で形成され、前記第２の絶縁膜は、酸化アルミ
    ニウム、酸化チタンおよび酸化ジルコニウムのう
    ちのいずれかの材料から形成されていることを特
    徴とする特許請求の範囲第２項記載のシヨツトキ
    ーゲート電界効果トランジスタ。 ４ 前記第１の導電層は、所定のピンチオフ電圧
    を与えるような深さ方向の不純物濃度分布を有し
    ていることを特徴とする特許請求の範囲第１項か
    ら第３項までのいずれかに記載のシヨツトキーゲ
    ート電界効果トランジスタ。 ５ 前記第２の導電層は、前記第１の導電層より
    深く形成されていることを特徴とする特許請求の
    範囲第１項から第４項までのいずれかに記載のシ
    ヨツトキーゲート電界効果トランジスタ。 ６ 半絶縁性半導体基板の表面に第１の導電層を
    形成する工程と、前記半導体基板の表面に前記第
    １の導電層を覆うように第１の絶縁膜を形成する
    工程と、ソース及びドレインの領域に相当する部
    分に開口を有する第１のマスクパターンを用いて
    イオン注入により第２の導電層を形成する工程
    と、第１のマスクパターンを横方向に後退させる
    工程と、ソース電極及びドレイン電極を設けるべ
    き部分を覆う第２のマスクパターンを形成する工
    程と、該第２のマスクパターンを用いて、ゲート
    電極に相当する部分に位置する第１のマスクパタ
    ーン部分の周囲の第１の絶縁膜上に、該第１の絶
    縁膜に対してエツチング保護膜として機能する材
    料で第２の絶縁膜を蒸着法により形成する工程
    と、前記第２のマスクパターンをリフトオフする
    工程と、第１のマスクパターンと第２の絶縁膜を
    マスクとしてイオン注入法により第３の導電層を
    形成する工程と、前記第１のマスクパターンをリ
    フトオフして前記第２の絶縁膜に開口部を形成す
    る工程と、アニール処理を行なう工程と、少なく
    とも第２の絶縁膜直下の部分を残して第１の絶縁
    膜をエツチング除去する工程と、前記第１及び第
    ２の絶縁膜の開口部内にゲート電極を形成し前記
    第３の導電層上にソース電極およびドレイン電極
    を形成する工程とを含むことを特徴とするシヨツ
    トキーゲート電界効果トランジスタの製造方法。 ７ 前記第１のマスクパターンの横方向の後退
    は、アニール処理により注入領域の横方向の拡が
    り距離に相当する長さであることを特徴とする特
    許請求の範囲第６項記載のシヨツトキーゲート電
    界効果トランジスタの製造方法。 ８ 前記第のマスクパターンの横方向の後退は、
    最大0.3μmであることを特徴とする特許請求の範
    囲第７項記載のシヨツトキーゲート電界効果トラ
    ンジスタの製造方法。 ９ 前記第１の絶縁膜は、酸化珪素または窒化珪
    素で形成し、前記第２の絶縁膜は、酸化アルミニ
    ウム、酸化チタンおよび酸化ジルコニウムのうち
    のいずれかの材料から形成し、前記第１の絶縁膜
    の除去は、ウエツトエツチングにより行うことを
    特徴とする特許請求の範囲第６項から第８項まで
    のいずれかに記載のシヨツトキーゲート電界効果
    トランジスタの製造方法。 １０ 前記第１のマスクパターンを、ポリイミド
    樹脂あるいはフオトレジストからなる下層と、チ
    タン、ニツケル、クロムおよびアルミニウムのう
    ちのいずれかの材料からなる上層とからなる２層
    マスク層で構成し、前記第１のマスクパターンの
    横方向への後退は、その下層を反応性イオンエツ
    チングすることにより行うことを特徴とする特許
    請求の範囲第６項から第９項までのいずれかに記
    載のシヨツトキーゲート電界効果トランジスタの
    製造方法。
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JPS61188971A (ja) * 1985-02-15 1986-08-22 Sumitomo Electric Ind Ltd シヨツトキゲ−ト電界効果トランジスタ、およびその製造方法

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