JP2007165824A - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents
薄膜トランジスタアレイ基板及びその製造方法 Download PDFInfo
- Publication number
- JP2007165824A JP2007165824A JP2006146854A JP2006146854A JP2007165824A JP 2007165824 A JP2007165824 A JP 2007165824A JP 2006146854 A JP2006146854 A JP 2006146854A JP 2006146854 A JP2006146854 A JP 2006146854A JP 2007165824 A JP2007165824 A JP 2007165824A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate insulating
- pattern
- electrode
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 60
- 239000010409 thin film Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010408 film Substances 0.000 claims abstract description 72
- 238000003860 storage Methods 0.000 claims abstract description 32
- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 12
- 239000011368 organic material Substances 0.000 claims abstract description 10
- 230000001681 protective effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 14
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 229910002115 bismuth titanate Inorganic materials 0.000 claims description 9
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 claims description 6
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 3
- 229910002113 barium titanate Inorganic materials 0.000 claims description 3
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 claims description 3
- 229910021523 barium zirconate Inorganic materials 0.000 claims description 3
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 claims description 3
- 229910052746 lanthanum Inorganic materials 0.000 claims description 3
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 3
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 3
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 3
- COQAIRYMVBNUKQ-UHFFFAOYSA-J magnesium;barium(2+);tetrafluoride Chemical compound [F-].[F-].[F-].[F-].[Mg+2].[Ba+2] COQAIRYMVBNUKQ-UHFFFAOYSA-J 0.000 claims description 3
- 238000000576 coating method Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 29
- 239000004973 liquid crystal related substance Substances 0.000 description 19
- 238000000034 method Methods 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 210000002858 crystal cell Anatomy 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- -1 acrylic organic compound Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 229910052845 zircon Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】画質を向上させると共に、ストレージキャパシタの格納容量を増加できる薄膜トランジスタアレイ基板及びその製造方法を提供する。
【解決手段】基板４２上に形成された画素電極１８に接続された薄膜トランジスタ６において、ゲート電極８と活性層１４間のゲート絶縁膜を、平坦化が得られるコーティング工程による有機物質のメインゲート絶縁膜４５と強誘電性物質を含むサブゲート絶縁パターン５２とで構成しゲートドレイン間容量Ｃｇｄとストレージキャパシタ２０を増加させる。
【選択図】図５
【解決手段】基板４２上に形成された画素電極１８に接続された薄膜トランジスタ６において、ゲート電極８と活性層１４間のゲート絶縁膜を、平坦化が得られるコーティング工程による有機物質のメインゲート絶縁膜４５と強誘電性物質を含むサブゲート絶縁パターン５２とで構成しゲートドレイン間容量Ｃｇｄとストレージキャパシタ２０を増加させる。
【選択図】図５
Description
本発明は薄膜トランジスタアレイ基板に関し、特に画質を向上できる薄膜トランジスタアレイ基板及びその製造方法に関する。
通常の液晶表示装置は、電界を用いて液晶の光透過率を調節することで画像を表示する。このため、液晶表示装置は、液晶セルがマトリクス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路を備える。
液晶パネルは、互いに対向する薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、２つの基板間に一定のセルギャップを維持するために位置するスペーサーと、そのセルギャップに満たされた液晶とを備える。
薄膜トランジスタアレイ基板は、ゲートライン及びデータラインと、そのゲートラインとデータラインの交差部毎にスイッチング素子で形成された薄膜トランジスタと、液晶セル単位毎に形成され、薄膜トランジスタに接続された画素電極と、それらの上に塗布された配向膜から構成される。ゲートラインとデータラインは、それぞれのパッド部を介して駆動回路より信号が供給される。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答し、データラインに供給される画素電圧信号を画素電極に供給する。
カラーフィルターアレイ基板は、液晶セル単位で形成されたカラーフィルターと、カラーフィルター間の区分及び外部光を反射するためのブラックマトリクスと、液晶セルに共通的に基準電圧を供給する共通電極と、それらの上に塗布される配向膜から構成される。
液晶パネルは、薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を別途に製作し、合着した後、液晶を注入して封入することにより完成される。
図１は、従来の薄膜トランジスタアレイ基板を示す平面図であり、図２は、図１に示した薄膜トランジスタアレイ基板をI-I′線に沿って切断して示す断面図である。
図１及び図２に示す薄膜トランジスタアレイ基板は、下部基板４２上にゲート絶縁膜４４を間において交差するように形成されたゲートライン２及びデータライン４と、その交差毎に形成された薄膜トランジスタ(Thin Film Transistor: 以下、「TFT」という)６と、その交差構造で備えられたセル領域に形成された画素電極１８とを備える。そして、TFTアレイ基板は、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０を備える。
TFT６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１６に接続されたドレイン電極１２と、ゲート電極８と重畳され、ソース電極１０とドレイン電極１２間にチャンネルを形成する活性層１４とを備える。活性層１４は、ソース電極１０及びドレイン電極１２と部分的に重畳されるように形成され、ソース電極１０とドレイン電極１２間のチャンネル部を更に含む。活性層１４上には、ソース電極１０及びドレイン電極１２とオーミック接触のためのオーミック接触層４７が更に形成される。ここで、活性層１４及びオーミック接触層４７を、半導体パターン４８と命名する。
このようなTFT６は、ゲートライン２に供給されるゲート信号に応答し、データライン４に供給される画素電圧信号が画素電極１８に充電され、維持されるようにする。
画素電極１８は、保護膜５０を貫通するコンタクトホール１６を介し、TFT６のドレイン電極１２と接続される。画素電極１８は、充電された画素電圧により図示していない上部基板に形成される共通電極と電位差を発生させる。この電位差により、TFTアレイ基板とカラーフィルターアレイ基板との間に位置する液晶が、誘電異方性により回転し、図示していない光源より画素電極１８を経由して入射される光を上部基板側に透過させる。
ストレージキャパシタ２０は、前段ゲートライン２と、そのゲートライン２とゲート絶縁膜４４及び保護膜５０を間において重畳される画素電極１８から構成される。このようなストレージキャパシタ２０は、画素電極１８に充電された画素電圧が次の画素電圧が充電されるまで維持されるように役に立つことになる。
ゲートライン２は、ゲートパッド部(図示せず)を介してゲートドライバと接続され、データライン４は、データパッド部（図示せず）を介してデータドライバと接続される。
このような構造を有するTFTアレイ基板において、ゲート絶縁膜４４は、窒化シリコン(SiNx)などの無機絶縁物質がPECVD、スパッタリングなどの蒸着方法により、少なくとも２回以上蒸着されることによって形成される。しかし、無機絶縁物質は、下部に位置するゲート電極８、ゲートライン２により形成される段差をそのまま維持することにより、TFTアレイ基板の平坦化度を低下させる原因となる。これにより、図３に示すように、有機物質でゲート絶縁膜４３を形成する技術が提案された。有機ゲート絶縁膜４３は、無機ゲート絶縁膜４４とは異なって、PECVD、スパッタリングなどの蒸着方法ではなく、スピンコーティング、又はスピンレスコーティングなどのコーティング方法により有機物が塗布された後、乾燥されることにより形成される。このような有機ゲート絶縁膜４３は、無機ゲート絶縁膜４４とは違って、ゲート電極８、ゲートライン２などによる段差を除くことができる。また、有機ゲート絶縁膜４３は、２回の蒸着工程による無機物ゲート絶縁膜４４より製造工程が単純で、コストにおいても安価である。
しかし、このような有機ゲート絶縁膜４３は、同一厚さ対比誘電率が無機ゲート絶縁膜４４に比べ小さいという欠点を有する。このような誘電率の差は、フィードスルー電圧(ΔVp)の大きさを大きくすることにより、画質を低下させる原因となっている。
これを図４に示したTFTアレイ基板の駆動特性を参照して、更に詳しく説明すると次のとおりである。
まず、TFTアレイ基板は、TFT６のゲート電極８に、図４に示すように、ゲート電圧Vgが供給され、ソース電極１０には、データ電圧Vdが供給される。TFT６のゲート電極８にTFT６のスレッショルド電圧以上のゲート電圧Vgが印加されると、ソース電極１０とドレイン電極１２との間にチャンネルが形成され、データ電圧VdがTFTのソース電極１０とドレイン電極１２を経由して液晶セルClcとストレージキャパシタCstに充電される。
ここで、データ電圧Vdと液晶セルに充電される電圧Vlcの差であるフォードスルー電圧(Feed Through Voltage：ΔVp)は、以下の式（１）で定義される。
CgdはTFTのデート電極とドレイン電極(または、ソース電極)間に形成される寄生キャパシタであり、Clcは液晶セルの静電容量であり、Cstはストレージキャパシタの容量であり、ΔVgはVgh電圧とVgl電圧の差電圧である。
ここで、キャパシタ容量Cは、式（２）のように、ε(誘電率)と比例する。
即ち、Cgdは、ゲート絶縁膜１４４の誘電率εに比例する。
ここで、物質により異なるが、窒化シリコンSiNxなどの無機物の誘電率εは、６〜８程度であるのに比べ、有機物の誘電率εは、３〜４程度である。結論的に、ゲート絶縁膜４４を無機物の代わりに有機物で形成する場合、平坦化度及び工程の単純化などの長点がある一方、Cgd値を低下させ、ΔVpを更に増加させる結果をもたらす。これにより、フリッカのような画質低下の問題が発生する。
ここで、物質により異なるが、窒化シリコンSiNxなどの無機物の誘電率εは、６〜８程度であるのに比べ、有機物の誘電率εは、３〜４程度である。結論的に、ゲート絶縁膜４４を無機物の代わりに有機物で形成する場合、平坦化度及び工程の単純化などの長点がある一方、Cgd値を低下させ、ΔVpを更に増加させる結果をもたらす。これにより、フリッカのような画質低下の問題が発生する。
よって、本発明の目的は、画質を向上させると共に、ストレージキャパシタの格納容量を増加できる薄膜トランジスタアレイ基板及びその製造方法を提供することにある。
上記の目的を達成するため、本発明に係る薄膜トランジスタアレイ基板は、基板上に形成されたゲート電極、ゲート電極と接続されたゲートラインを含むゲートパンターンと、前記ゲートパターンを覆うように形成され、有機物質からなるメインゲート絶縁膜と、前記メインゲート絶縁膜を間において、前記ゲート電極及びサブゲート絶縁パターンと重畳される半導体パターンと、前記メインゲート絶縁膜を間において、前記ゲートラインと交差されるデータライン、半導体パターン上に形成されるソース電極及びドレイン電極を含むソースドレインパターンと、前記ゲートライン及びデータラインの交差領域に位置する薄膜トランジスタと、前記薄膜トランジスタのドレイン電極を露出させるコンタクトホールを有する保護膜と、前記コンタクトホールを介して前記ドレイン電極と接触される画素電極と、前記ゲートパターンとメインゲート絶縁膜間で、前記ゲートパターンと重畳されるように形成され、強誘電性物質を含むサブゲート絶縁パターンとを含む。
また、本発明に係る薄膜トランジスタアレイ基板の製造方法は、基板上にゲートライン、ゲートラインと接続されたゲート電極を含むゲートパターンを形成すると共に、前記ゲートパターンと重畳され、強誘電性物質を含むサブゲート絶縁パターンを形成する段階と、前記ゲートパターン及びサブゲート絶縁パターンを覆い、有機物質からなるメインゲート絶縁膜を形成する段階と、前記メインゲート絶縁膜上に、前記サブゲート絶縁パターンと部分的に重畳される半導体パターンを形成する段階と、前記メインゲート絶縁膜を間において、前記ゲートラインと交差されるデータライン、前記半導体パターン及びデータラインとそれぞれ接続されるソース電極、前記ソース電極と対向するドレイン電極を含むソース/ドレインパターンを形成する段階と、前記ドレイン電極を露出させるコンタクトホールを有する保護膜を形成する段階と、前記コンタクトホールを介して前記ドレイン電極と接触される画素電極を形成する段階とを含む。
本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、有機メインゲート絶縁膜を備えることにより、TFTアレイ基板の平坦度を向上させる。これと同時に、TFTの半導体パターンと有機メインゲート絶縁膜間に強誘電性物質からなる無機サブゲート絶縁パターンを備えることにより、寄生キャパシタの容量をアップする。これにより、フィードスルー電圧が最小化されることで、フリッカなどの問題が防止され、画質が向上される。
また、強誘電性サブゲート絶縁パターンが、ストレージキャパシタ内に含まれることにより、ストレージキャパシタの格納容量を向上することができる。
以下、本発明の好ましい実施の形態を図５〜図６Ｅを参照して、詳しく説明する。
図５は、本発明の実施の形態に係るTFTアレイ基板を示す断面図である。
図５及び図１(本発明と従来の発明は、平面形状は同一であるので、従来の図１をそのまま本発明の詳細な説明の参照図として引用する)を参照すると、下部基板４２上に、有機物から形成されたメインゲート絶縁膜４５を間において交差するように形成されたゲートライン２お及びデータライン４と、その交差部毎に形成された薄膜トランジスタ(Thin Film Transistor:以下「TFT」という)６と、その交差構造で備えられたセル領域に形成された画素電極１８、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０、ゲート電極８とゲートライン１０２などのゲートパターンとメインゲート絶縁膜４５間に位置するサブゲート絶縁パターン５２とが備えられる。
図５は、本発明の実施の形態に係るTFTアレイ基板を示す断面図である。
図５及び図１(本発明と従来の発明は、平面形状は同一であるので、従来の図１をそのまま本発明の詳細な説明の参照図として引用する)を参照すると、下部基板４２上に、有機物から形成されたメインゲート絶縁膜４５を間において交差するように形成されたゲートライン２お及びデータライン４と、その交差部毎に形成された薄膜トランジスタ(Thin Film Transistor:以下「TFT」という)６と、その交差構造で備えられたセル領域に形成された画素電極１８、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０、ゲート電極８とゲートライン１０２などのゲートパターンとメインゲート絶縁膜４５間に位置するサブゲート絶縁パターン５２とが備えられる。
画素電極１８は、保護膜５０を貫通するコンタクトホール１６を介してTFT６のドレイン電極１２と接続される。画素電極１８は、充電された画素電圧により図示していない上部基板に形成される共通電極と電位差を発生させる。この電位差により、TFTアレイ基板とカラーフィルターアレイ基板間に位置する液晶が誘電異方性により回転することになり、図示していない光源から画素電極１８を経由して入射される光を上部基板側に透過させる。
ストレージキャパシタ２０は、前段ゲートライン２と、そのゲートライン２とメイン３層の絶縁層、即ち、サブゲート絶縁パターン５２、メインゲート絶縁膜４５および保護膜５０を間において重畳される画素電極１８から構成される。このようなストレージキャパシタ２０は、画素電極１８に充電された画素電圧が次の画素電圧が充電されるまで維持させる役割をする。
ゲートライン２は、ゲートパッド部(図示せず)を介してゲートドライバと接続され、データライン４は、データパッド部(図示せず)を介してデータドライバと接続される。
TFT６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１６に接続されたドレイン電極１２と、ゲート電極８と重畳され、ソース電極１０とドレイン電極１２間にチャンネルを形成する活性層１４とを備える。活性層１４は、ソース電極１０及びドレイン電極１２と部分的に重畳されるように形成し、ソース電極１０とドレイン電極１２間のチャンネル部を更に含む。活性層１４上には、ソース電極１０及びドレイン電極１２とオーミック接触のためのオーミック接触層４７が更に形成される。ここで、活性層１４及びオーミック接触層４７を半導体パターン４８と命名する。
メインゲート絶縁膜４５は、ゲート電極８及びゲートライン２などのゲートパターンと半導体パターン４８を電気的に分離させると共に、ゲートパターンとソース及びドレイン電極１０，１２を電気的に分離させる。更には、有機物質で形成されることにより、ゲート電極８、ゲートライン２などのゲートパターンにより形成された段差を平坦化させる役割をする。
サブゲート絶縁パターン５２は、ゲートパターンと同一パターンで形成されると共に、強誘電性物質からなるため、ドレイン電極１２(または、ソース電極１０)及びゲート電極８間に寄生キャパシタCgd値を増加させ、画質低下を防止する役割をする。また、サブゲート絶縁パターン５２は、ストレージキャパシタ２０の格納容量を増加させる役割をする。
以下、サブゲート絶縁パターン５２の作用及び効果について、更に詳しく説明すると次のとおりである。
従来、誘電率εの小さい有機ゲート絶縁膜４３を間において、ドレイン電極１２(または、ソース電極１０)とゲート電極８間に形成される寄生キャパシタCgdは無機ゲート絶縁物４４を間において形成される寄生キャパシタCgdに比べ容量が小さく形成される。このようなCgdの低下は、直ちにΔVpの大きさを大きくすることにより、画質を低下させた。
従来、誘電率εの小さい有機ゲート絶縁膜４３を間において、ドレイン電極１２(または、ソース電極１０)とゲート電極８間に形成される寄生キャパシタCgdは無機ゲート絶縁物４４を間において形成される寄生キャパシタCgdに比べ容量が小さく形成される。このようなCgdの低下は、直ちにΔVpの大きさを大きくすることにより、画質を低下させた。
このような従来の問題を解決するため、本発明においては、強誘電性物質からなるサブゲート絶縁パターン５２をゲートパターンと同一パターンで同時に形成する。ここで、強誘電性物質としては、１５以上の誘電率ε値を有する物質、例えば、チタン酸バリウムストロンチウム(barium strontium titanate)、チタンジルコン酸バリウム(barium zirconate titanate)、チタンジルコン酸鉛(Lead zirconate titanate)、チタン酸ランタン鉛(lead lanthanum titanate)、チタン酸ストロンチウム(strontium titanate)、チタン酸バリウム(barium titanate)、フッ化バリウムマグネシウム(barium magnesium fluoride)、チタン酸ビスマス(bismuth titanate)、チタン酸ストロンチウムビスマス(strontium bismuth titanate)、ニオブ酸チタン酸ストロンチウムビスマ(strontium bismuth titanate niobate)のうち少なくとも一つの物質を含む。
このような強誘電性物質がドレイン電極１２(または、ソース電極１０)とゲート電極８間に位置することにより、全体誘電率ε値が大きくなる。即ち、ドレイン電極１２(または、ソース電極１０)とゲート電極８間には、メインゲート絶縁膜４５とサブゲート絶縁パターン５２が位置することにより、全体誘電率εはメインゲート絶縁膜４５の誘電率のサブゲート絶縁パターン５２の誘電率が並列に連結された場合の演算による結果値を有する。例えば、メインゲート絶縁膜４５の誘電率が、３〜４程度であり、サブゲート絶縁パターン５２の誘電率が１５程度であると、全体誘電率は、６〜８程度を示す。この結果、従来の有機ゲート絶縁膜４３のみを採用した場合に比べ、Cgdが大きくなる。
結局、Cgd値が大きくなり、式（１）によりΔVpの大きさが低下されることにより、フリッカなどが現れなくなるなど画質の低下が防止される。更には、サブゲート絶縁パターン５２は、ストレージキャパシタ２０の格納容量を増加させる役割をする。即ち、サブゲート絶縁パターン５２は、ゲートライン２と重畳されるように形成されるので、ストレージキャパシタ２０をなすゲートライン２と画素電極１８間に挟持される。これにより、ストレージキャパシタ２０の全体誘電率εを増加させることにより、ストレージキャパシタの格納容量が大きくなる。これにより、ストレージキャパシタ２０は、画素電極１８に充電された画素電圧を次の画素電圧が充電されるまで維持させる能力が更に向上される。
このように、本発明に係るTFTアレイ基板は、メインゲート絶縁膜４５を採用し、TFTアレイ基板の平坦度を増加させると共に、強誘電性サブゲート絶縁パターン５２を備えることにより、Cgdを増加させ、画質の低下を防止することができる。また、ストレージキャパシタ２０の格納容量を向上させることができる。
以下、図６Ａ〜図６Ｅを参照して、TFTアレイ基板の製造方法を説明すると以下のとおりである。
まず、下部基板４２上にスパッタリング方法などの蒸着方法によりゲート金属層が形成された後、CVD、スパッタリングなどの蒸着方法により、強誘電性無機物層が形成される。次いで、第１のマスクを用いたフォトリソグラフィ工程と蝕刻工程でゲート金属層及び強誘電性無機物層がパターニングされることにより、図６Ａに示すように、ゲートライン２、ゲート電極８を含むゲートパターンが形成されると共に、ゲートパターンと重畳されるサブゲート絶縁パターン５２が形成される。
まず、下部基板４２上にスパッタリング方法などの蒸着方法によりゲート金属層が形成された後、CVD、スパッタリングなどの蒸着方法により、強誘電性無機物層が形成される。次いで、第１のマスクを用いたフォトリソグラフィ工程と蝕刻工程でゲート金属層及び強誘電性無機物層がパターニングされることにより、図６Ａに示すように、ゲートライン２、ゲート電極８を含むゲートパターンが形成されると共に、ゲートパターンと重畳されるサブゲート絶縁パターン５２が形成される。
ゲート金属としては、クロムCr、モリブデンMo、アルミニウム系金属などが単一層または二重層構造で用いられる。強誘電性無機物質は、１５以上、更に好ましくは、１５〜２０程度の強誘電率を有する物質、例えば、チタン酸バリウムストロンチウム(barium strontium titanate)、チタンジルコン酸バリウム(barium zirconate titanate)、チタンジルコン酸鉛(Lead zirconate titanate)、チタン酸ランタン鉛(lead lanthanum titanate)、チタン酸ストロンチウム(strontium titanate)、チタン酸バリウム(barium titanate)、フッ化バリウムマグネシウム(barium magnesium fluoride)、チタン酸ビスマス(bismuth titanate)、チタン酸ストロンチウムビスマス(strontium bismuth titanate)、ニオブ酸チタン酸ストロンチウムビスマ(strontium bismuth titanate niobate)のうち少なくとも一つの物質を含む。
ゲートパターン及びサブゲート絶縁パターン５２が形成された下部基板４２上にスピンコーティング、スピンレスコーティングなどのコーティング方法を用い、メインゲート絶縁膜４５が形成される。ここで、メインゲート絶縁膜４５は、BCBまたはPFCBなどのような有機絶縁物質が用いられる。このようなメインゲート絶縁膜４５は、ゲートパターンと他の電極パターンを絶縁させる役割をすると共に、ゲートパターン及びサブゲート絶縁パターン５２により現れる段差を平坦化させる役割をする。
メインゲート絶縁膜４５が形成された下部基板４２上にCVD、スパッタリングなどの蒸着方法により、非結晶シリコン層、n＋非結晶シリコン層が順次に形成される。
以後、第２のマスクを用いたフォトリソグラフィ工程及び蝕刻工程により非結晶シリコン層、n＋非結晶シリコン層がパターニングされることにより、図６Ｂに示すように、メインゲート絶縁膜４５を間においてゲート電極８と重畳される半導体パターン４８が形成される。ここで、半導体パターン４８は、オーミック接触層４７と活性層１４を含む。
半導体パターン４８が形成された下部基板４２上にスパッタリングなどの蒸着方法により、ソース/ドレイン金属層が形成された後、第３のマスクを用いたフォトリソグラフィ工程と蝕刻工程でソース/ドレイン金属層がパターニングされることにより、データライン４、ソース電極１０、ドレイン電極１２を含むソース/ドレインパターンが形成される。ここで、ソース/ドレインパターンのための蝕刻工程でソース電極１０とドレイン電極１２間(チャンネル領域)に露出されるオーミック接触層４７も蝕刻されることにより、チャンネル領域の活性層１４が露出される。
ソース/ドレイン金属としては、モリブデンＭo、チタン、タンタル、モリブデン合金(Mo alloy)、銅Cu、アルミニウム系金属などが用いられる。
ソース/ドレインパターンが形成された下部基板４２上にPECVDなどの蒸着方法で保護膜５０が全面形成される。保護膜５０はマスクを用いたフォトリソグラフィ工程及び蝕刻工程によりパターニングされることにより、図６Ｄに示すように、コンタクトホール１６が形成される。コンタクトホール１６は、保護膜５０を貫通し、ドレイン電極１２を露出させる。
保護膜５０の材料としては、無機絶縁物質や誘電率の小さいアクリル(acryl)系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が用いられる。
保護膜５０上にスパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。次いで、マスクを用いたフォトリソグラフィ工程と蝕刻工程により、透明電極物質がパターニングされることによって、図６eに示すように、画素電極１８が形成されると共に、ゲートライン２と画素電極１８からなるストレージキャパシタ２０が形成される。画素電極１８は、コンタクトホール１６を介してドレイン電極１２と電気的に接触される。ストレージキャパシタ２０は、サブゲート絶縁パターン５２、メインゲート絶縁膜４５及び保護膜を間においてゲートライン２及び画素電極１８からなる。ここで、透明電極物質としては、インジウム錫酸化物(Indium Tin Oxide:ITO)や錫酸化物(Tin Oxide:TO)、又は、酸化インジウム亜鉛(Indium Zinc Oxide:IZO)が用いられる。
２：ゲートライン
４：データライン
６：薄膜トランジスタ
８：ゲート電極
１０：ソース電極
１２：ドレイン電極
１４：活性層
１６：コンタクトホール
１８：画素電極
２０：ストレージキャパシタ
４４：ゲート絶縁膜
４３：有機ゲート絶縁膜
４５：メインゲート絶縁膜
５２：サブゲート絶縁パターン
４：データライン
６：薄膜トランジスタ
８：ゲート電極
１０：ソース電極
１２：ドレイン電極
１４：活性層
１６：コンタクトホール
１８：画素電極
２０：ストレージキャパシタ
４４：ゲート絶縁膜
４３：有機ゲート絶縁膜
４５：メインゲート絶縁膜
５２：サブゲート絶縁パターン
Claims (7)
- 基板上に形成されたゲート電極、ゲート電極と接続されたゲートラインを含むゲートパンターンと、
前記ゲートパターンを覆うように形成され、有機物質からなるメインゲート絶縁膜と、
前記メインゲート絶縁膜を間において、前記ゲート電極及びサブゲート絶縁パターンと重畳される半導体パターンと、
前記メインゲート絶縁膜を間において、前記ゲートラインと交差されるデータライン、半導体パターン上に形成されるソース電極及びドレイン電極を含むソースドレインパターンと、
前記ゲートライン及びデータラインの交差領域に位置する薄膜トランジスタと、
前記薄膜トランジスタのドレイン電極を露出させるコンタクトホールを有する保護膜と、
前記コンタクトホールを介して前記ドレイン電極と接触される画素電極と、
前記ゲートパターンとメインゲート絶縁膜間で、前記ゲートパターンと重畳されるように形成され、強誘電性物質を含むサブゲート絶縁パターンと
を含むことを特徴とする薄膜トランジスタアレイ基板。 - 前記サブゲート絶縁パターン、メインゲート絶縁パターン、保護膜を間において位置する前記ゲートラインと画素電極により備えられるストレージキャパシタを更に備えることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
- 前記サブゲート絶縁パターンは、１５〜２０程度の誘電率を有することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
- 前記サブゲート絶縁パターンは、チタン酸バリウムストロンチウム(barium strontium titanate)、チタンジルコン酸バリウム(barium zirconate titanate)、チタンジルコン酸鉛(Lead zirconate titanate)、チタン酸ランタン鉛(lead lanthanum titanate)、チタン酸ストロンチウム(strontium titanate)、チタン酸バリウム(barium titanate)、フッ化バリウムマグネシウム(barium magnesium fluoride)、チタン酸ビスマス(bismuth titanate)、チタン酸ストロンチウムビスマス(strontium bismuth titanate)、ニオブ酸チタン酸ストロンチウムビスマ(strontium bismuth titanate niobate)のうち少なくとも一つを含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
- 前記メインゲート絶縁膜の誘電率は、３〜４程度であることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
- 基板上にゲートライン、ゲートラインと接続されたゲート電極を含むゲートパターンを形成すると共に、前記ゲートパターンと重畳され、強誘電性物質を含むサブゲート絶縁パターンを形成する段階と、
前記ゲートパターン及びサブゲート絶縁パターンを覆い、有機物質を含むメインゲート絶縁膜を形成する段階と、
前記メインゲート絶縁膜上に、前記サブゲート絶縁パターンと部分的に重畳される半導体パターンを形成する段階と、
前記メインゲート絶縁膜を間において、前記ゲートラインと交差されるデータライン、前記半導体パターン及びデータラインとそれぞれ接続されるソース電極、前記ソース電極と対向するドレイン電極を含むソース/ドレインパターンを形成する段階と、
前記ドレイン電極を露出させるコンタクトホールを有する保護膜を形成する段階と、
前記コンタクトホールを介して前記ドレイン電極と接触される画素電極を形成する段階と
を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法 。 - 前記サブゲート絶縁パターン、メインゲート絶縁パターン、保護膜を間において位置する前記ゲートラインと画素電極により備えられるストレージキャパシタを形成する段階を更に含むことを特徴とする請求項６に記載の薄膜トランジスタアレイ基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2005-0123872 | 2005-12-15 | ||
| KR1020050123872A KR101213871B1 (ko) | 2005-12-15 | 2005-12-15 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007165824A true JP2007165824A (ja) | 2007-06-28 |
| JP5063933B2 JP5063933B2 (ja) | 2012-10-31 |
Family
ID=38165990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006146854A Expired - Fee Related JP5063933B2 (ja) | 2005-12-15 | 2006-05-26 | 薄膜トランジスタアレイ基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7420213B2 (ja) |
| JP (1) | JP5063933B2 (ja) |
| KR (1) | KR101213871B1 (ja) |
| CN (1) | CN1983606A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101455868B1 (ko) * | 2007-07-31 | 2014-11-03 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 웨이퍼 및 반도체 장치의 제조 방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560796B1 (ko) * | 2004-06-24 | 2006-03-13 | 삼성에스디아이 주식회사 | 유기 박막트랜지스터 및 그의 제조방법 |
| US8575536B2 (en) * | 2005-10-07 | 2013-11-05 | Integrated Digital Technologies Inc. | Pixel array and touch sensing display panel having the same |
| US8895375B2 (en) * | 2010-06-01 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing the same |
| CN103094326B (zh) * | 2011-11-05 | 2016-08-03 | 中国科学院微电子研究所 | 半导体器件 |
| CN102779785A (zh) * | 2012-07-25 | 2012-11-14 | 京东方科技集团股份有限公司 | 有机薄膜晶体管阵列基板及其制备方法和显示装置 |
| CN103022050B (zh) * | 2012-12-12 | 2015-05-13 | 京东方科技集团股份有限公司 | 一种显示面板及其制作方法 |
| TWI571687B (zh) * | 2014-05-16 | 2017-02-21 | 友達光電股份有限公司 | 顯示面板及其陣列基板 |
| CN104808409B (zh) | 2015-05-18 | 2018-03-27 | 京东方科技集团股份有限公司 | 阵列基板、阵列基板制造方法和显示装置 |
| CN105845695B (zh) | 2016-03-30 | 2018-12-28 | 深圳市华星光电技术有限公司 | 薄膜晶体管阵列面板 |
| CN107367877B (zh) * | 2016-05-13 | 2020-12-11 | 上海新昇半导体科技有限公司 | 液晶显示器面板及其像素单元的制备方法 |
| KR102606923B1 (ko) * | 2018-06-21 | 2023-11-27 | 삼성디스플레이 주식회사 | 표시장치 |
| KR20210094330A (ko) * | 2020-01-21 | 2021-07-29 | 삼성전자주식회사 | 2차원 반도체 물질을 포함하는 반도체 소자 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181472A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPH04241464A (ja) * | 1991-01-16 | 1992-08-28 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH05235352A (ja) * | 1992-02-24 | 1993-09-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH1082997A (ja) * | 1996-07-09 | 1998-03-31 | Lg Electron Inc | アクティブマトリクス液晶表示装置の製造方法及びアクティブマトリクス液晶表示装置 |
| JP2002353465A (ja) * | 2001-02-26 | 2002-12-06 | Samsung Electronics Co Ltd | 低誘電率絶縁膜を使用する薄膜トランジスタ基板及びその製造方法 |
| JP2005072569A (ja) * | 2003-08-06 | 2005-03-17 | Mitsubishi Chemicals Corp | 有機電界効果トランジスタ |
| JP2005513788A (ja) * | 2001-12-19 | 2005-05-12 | アベシア・リミテッド | 有機誘電体を有する有機電界効果トランジスタ |
| JP2005175386A (ja) * | 2003-12-15 | 2005-06-30 | Asahi Kasei Corp | 有機半導体素子 |
| JP2005268615A (ja) * | 2004-03-19 | 2005-09-29 | Nippon Hoso Kyokai <Nhk> | 電界効果型トランジスタおよび表示装置 |
| JP2005317923A (ja) * | 2004-04-29 | 2005-11-10 | Samsung Sdi Co Ltd | 有機アクセプタ膜を備えた有機薄膜トランジスタ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321328A (ja) * | 1994-05-27 | 1995-12-08 | Hitachi Ltd | 薄膜トランジスタ駆動液晶表示装置およびその製法 |
| US6225655B1 (en) * | 1996-10-25 | 2001-05-01 | Texas Instruments Incorporated | Ferroelectric transistors using thin film semiconductor gate electrodes |
| US6081308A (en) * | 1996-11-21 | 2000-06-27 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| KR100229613B1 (ko) * | 1996-12-30 | 1999-11-15 | 구자홍 | 액정 표시 장치 및 제조 방법 |
| KR100338008B1 (ko) * | 1997-11-20 | 2002-10-25 | 삼성전자 주식회사 | 질화 몰리브덴-금속 합금막과 그의 제조 방법, 액정표시장치용 배선과 그의 제조 방법 및 액정 표시 장치와 그의 제조방법 |
| KR100268453B1 (ko) * | 1998-03-30 | 2000-11-01 | 윤종용 | 반도체 장치 및 그것의 제조 방법 |
| KR100333271B1 (ko) * | 1999-07-05 | 2002-04-24 | 구본준, 론 위라하디락사 | 배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법. |
| KR100660811B1 (ko) * | 1999-12-31 | 2006-12-26 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치용 배선 형성방법 |
| US6774426B2 (en) * | 2000-12-19 | 2004-08-10 | Micron Technology, Inc. | Flash cell with trench source-line connection |
| KR100704510B1 (ko) * | 2001-02-12 | 2007-04-09 | 엘지.필립스 엘시디 주식회사 | 횡전계형 액정표시장치용 하부 기판 및 그의 제조방법 |
| US6946676B2 (en) * | 2001-11-05 | 2005-09-20 | 3M Innovative Properties Company | Organic thin film transistor with polymeric interface |
| EP1434281A3 (en) * | 2002-12-26 | 2007-10-24 | Konica Minolta Holdings, Inc. | Manufacturing method of thin-film transistor, thin-film transistor sheet, and electric circuit |
| EP1434282A3 (en) * | 2002-12-26 | 2007-06-27 | Konica Minolta Holdings, Inc. | Protective layer for an organic thin-film transistor |
-
2005
- 2005-12-15 KR KR1020050123872A patent/KR101213871B1/ko active IP Right Grant
-
2006
- 2006-04-25 US US11/410,212 patent/US7420213B2/en active Active
- 2006-04-29 CN CNA2006100790941A patent/CN1983606A/zh active Pending
- 2006-05-26 JP JP2006146854A patent/JP5063933B2/ja not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181472A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPH04241464A (ja) * | 1991-01-16 | 1992-08-28 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH05235352A (ja) * | 1992-02-24 | 1993-09-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH1082997A (ja) * | 1996-07-09 | 1998-03-31 | Lg Electron Inc | アクティブマトリクス液晶表示装置の製造方法及びアクティブマトリクス液晶表示装置 |
| JP2002353465A (ja) * | 2001-02-26 | 2002-12-06 | Samsung Electronics Co Ltd | 低誘電率絶縁膜を使用する薄膜トランジスタ基板及びその製造方法 |
| JP2005513788A (ja) * | 2001-12-19 | 2005-05-12 | アベシア・リミテッド | 有機誘電体を有する有機電界効果トランジスタ |
| JP2005072569A (ja) * | 2003-08-06 | 2005-03-17 | Mitsubishi Chemicals Corp | 有機電界効果トランジスタ |
| JP2005175386A (ja) * | 2003-12-15 | 2005-06-30 | Asahi Kasei Corp | 有機半導体素子 |
| JP2005268615A (ja) * | 2004-03-19 | 2005-09-29 | Nippon Hoso Kyokai <Nhk> | 電界効果型トランジスタおよび表示装置 |
| JP2005317923A (ja) * | 2004-04-29 | 2005-11-10 | Samsung Sdi Co Ltd | 有機アクセプタ膜を備えた有機薄膜トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101455868B1 (ko) * | 2007-07-31 | 2014-11-03 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 웨이퍼 및 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1983606A (zh) | 2007-06-20 |
| US20070138476A1 (en) | 2007-06-21 |
| KR20070063734A (ko) | 2007-06-20 |
| KR101213871B1 (ko) | 2012-12-18 |
| US7420213B2 (en) | 2008-09-02 |
| JP5063933B2 (ja) | 2012-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5063933B2 (ja) | 薄膜トランジスタアレイ基板 | |
| US9054195B2 (en) | Array substrate, method for fabricating the same, and display device | |
| JP4527615B2 (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| US8846458B2 (en) | Array substrate for in-plane switching mode liquid crystal display device and fabricating method thereof | |
| JP4403115B2 (ja) | 表示装置及びその製造方法 | |
| JP4107662B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| JP4439494B2 (ja) | 液晶表示パネル及びその製造方法 | |
| US20120161140A1 (en) | Tft array substrate and manufacturing method thereof | |
| JP2005122182A (ja) | 表示素子用の薄膜トランジスタ基板及び製造方法 | |
| JP4476892B2 (ja) | ポリシリコン液晶表示装置の製造方法 | |
| US20070285591A1 (en) | Liquid crystal display panel and method of manufacturing the same | |
| US9761613B2 (en) | TFT array substrate and manufacturing method thereof | |
| JP2009139929A (ja) | 薄膜トランジスタ基板、これを含む液晶表示装置及びその製造方法 | |
| US20040048407A1 (en) | Method of fabricating liquid crystal display | |
| JP2007013083A (ja) | 薄膜トランジスタ基板及びその製造方法 | |
| KR20050001936A (ko) | 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법 | |
| CN109427874B (zh) | 显示装置及其制造方法 | |
| KR20080050679A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR20080110124A (ko) | 액정표시패널 및 그 제조방법 | |
| KR101142981B1 (ko) | 박막 트랜지스터 어레이 기판 및 그 제조 방법 | |
| KR20050053280A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| JP2001255549A (ja) | 液晶表示装置 | |
| KR100497297B1 (ko) | 액정표시소자 및 그 제조방법 | |
| KR20050050241A (ko) | 박막 트랜지스터 어레이 기판 및 그 제조 방법 | |
| CN110596975A (zh) | 有源矩阵基板及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090825 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091125 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100127 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100125 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100215 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100817 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101203 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20101214 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110325 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120628 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120808 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5063933 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |