CN1983606A - 薄膜晶体管阵列基板及其制造方法 - Google Patents

Abstract

本发明公开了一种薄膜晶体管阵列基板。该薄膜晶体管阵列基板包括基板；位于基板上由栅极以及与栅极相连的栅线构成的栅图案；由有机材料形成且用于覆盖所述栅图案的主栅绝缘膜；与栅极重叠使得主栅绝缘膜位于半导体图案和栅线之间的半导体图案；半导体图案上的源/漏图案。该源/漏图案包括与栅线交叉其间具有主栅绝缘膜的数据线、源极和漏极。这里源极、漏极和半导体图案限定了设置在栅线和数据线交叉部分的薄膜晶体管。该薄膜晶体管阵列基板还包括限定在漏极部分的接触孔的保护膜；通过所述接触孔与漏极接触的像素电极；以及位于栅图案和主栅绝缘膜之间与所述栅图案重叠的子栅绝缘图案，所述子栅绝缘图案包括铁电材料。

Description

薄膜晶体管阵列基板及其制造方法

本申请要求2005年12月15日在韩国提交的专利号为No.P2005-0123872的韩国专利申请的权益，在此引用其全部内容作为参考。

技术领域

本发明涉及薄膜晶体管阵列基板，尤其涉及用于改善图像质量的薄膜晶体管阵列基板及其制造方法。

背景技术

通常，液晶显示(LCD)器件采用电场控制液晶的透光率而显示图像。该LCD包括具有以矩阵形式排列的液晶单元的液晶显示面板，以及用于驱动该液晶显示面板的驱动电路。液晶显示面板包括彼此相对的薄膜晶体管阵列基板和滤色片阵列基板、在两基板之间注入的液晶层，以及用于保持两基板之间盒间隙的衬垫料。

薄膜晶体管阵列基板包括栅线、与栅线交叉的数据线、薄膜晶体管、对应于每个液晶单元形成的像素电极并且该像素电极与薄膜晶体管连接，以及涂敷在其上的定向层。该薄膜晶体管用作开关器件并且设置于栅线和数据线的交叉部分。该栅线和数据线通过各焊盘部分从驱动电路接收信号。该薄膜晶体管响应于提供给栅线的扫描信号向像素电极施加提供给数据线的像素信号。该滤色片阵列基板包括对于各液晶单元形成的滤色片、用于划分滤色片并反射外部光的黑矩阵、用于向液晶单元共同施加参考电压的公共电极以及涂敷于公共电极上的定向层。通过单独制备薄膜阵列基板和滤色片阵列基板并将二者结合在一起形成液晶显示面板。在该结合的基板之间注入液晶并密封以完成该液晶显示面板。

图1所示为通用薄膜晶体管阵列基板的平面图，并且图2所示为沿图1的I-I’线提取的现有技术薄膜晶体管阵列基板的截面图。如图1和2所示，该薄膜晶体管阵列基板包括：设置于下基板42上彼此交叉的栅线2和数据线4，在二者之间设置有栅绝缘层44；设置于各交叉部分的薄膜晶体管6，以及设置于具有交叉结构的单元区域的像素电极18。此外，该薄膜晶体管阵列基板包括设置于像素电极18和前级栅线2的重叠部分的存储电容器20。

该薄膜晶体管6包括与栅线2连接的栅极8、与数据线4连接的源极10、与像素电极18连接的漏极12，以及与栅极8重叠并限定源极10和漏极12之间沟道的有源层14。该有源层14与源极10和漏极12部分地重叠，并且还包括位于源极10和漏极12之间的沟道部分。在有源层14上还形成用于和源极10和漏极12实现欧姆接触的欧姆接触层47。这里，该有源层14和欧姆接触层47构成半导体图案48。

该薄膜晶体管6根据施加给栅线2的栅信号允许施加给数据线4的像素电压充电到像素电极18并保持。像素电极18经过贯穿保护膜50的第一接触孔16与薄膜晶体管6的漏极12相连。像素电极18通过充入的像素电压信号相对于位于上基板的公共电极(未示出)产生电势差。由于介电各向异性的作用，该电势差使位于薄膜晶体管阵列基板和上基板之间的液晶发生旋转并通过像素电极18向上基板发射来自光源(未示出)的输入光。

存储电容器20包括前级栅线2，以及与栅线2重叠的像素电极18，在二者之间设置有栅绝缘层44和保护膜50。该存储电容器20用于使充入像素电极18的像素电压稳定地保持到充入下一像素电压。该栅线2经由栅焊盘部分(未示出)与栅驱动器连接。数据线4经由数据焊盘部分(未示出)与数据驱动器连接。

在具有上述结构的薄膜晶体管中，采用诸如PECVD或者溅射的至少两种沉积工艺形成诸如SiN_x的无机绝缘层，从而提供栅绝缘层44。但是，覆盖栅极8的无机绝缘膜和位于下部的数据线2沿整个长度形成台阶剖面。该台阶剖面降低了该薄膜晶体管阵列基板的平整度。

因此，如图3所示，已经提出了一种由有机材料构成栅绝缘层43的技术。不同于通过诸如PECVD或者溅射的沉积技术涂敷以及烘干无机材料的无机栅绝缘层44，通过诸如旋转涂敷或者非旋转涂敷的涂敷技术涂敷并不必烘干该有机材料以形成有机栅绝缘层43。因此，和无机栅绝缘层44相比，该有机栅绝缘层43消除了由栅极8和栅线2提供的台阶覆盖。而且，和通过两次沉积工艺提供的无机栅绝缘层44相比该有机栅绝缘层43具有更简单的制造工艺并且成本更低。但是，有机栅绝缘层43的缺点在于其介电常数低于同样厚度的无机栅绝缘层44。该介电常数的差异使得导通电压值ΔV_p提高从而导致降低了图像质量。

现在参照图4说明TFT阵列基板的驱动特性。首先，向TFT6的栅极8施加栅电压(V_g)并且向其源极10施加数据电压V_d。如果对于TFT6的栅极8施加大于阈值电压的栅电压V_g，则在源极10和漏极12之间形成沟道。然后，经由TFT6的源极10和漏极12向液晶单元(C_lc)和存储电容器(C_st)20充入数据电压V_d。

通过如下式(1)定义数据电压V_d和充入液晶单元C_lc的电压V_lc之间的差值，即导通电压ΔV_p。

$\mathrm{\Δ}{V}_p=\frac{C_{\mathrm{st}}}{C_{\mathrm{gd}}+C_{\mathrm{lc}}+C_{\mathrm{st}}}\mathrm{\Δ}{V}_g---\left(1\right)$

这里，C_gd为形成于TFT的栅极和漏极(或者源极)之间的寄生电容，C_lc为液晶单元的电容，C_st为存储电容器的电容，并且ΔV_g为栅高电压V_gh和栅低电压V_gl之间的电压差。此外，根据如下等式(2)，电容器的电容C与ε(介电常数)成比例。

$C=\mathrm{\ϵ}\frac{d}{A}---\left(2\right)$

这里，C_gd与栅绝缘层43或者44的介电常数ε成比例。诸如SiN_x的无机材料的介电常数ε大约为6-8而有机材料的介电常数ε大约为3-4。

因此，如果栅绝缘层43由有机材料而不是无机材料形成，那么可以更简单地实现平坦化并且降低C_gd值。因此，进一步结果为ΔV_p增加。因此，会发生诸如闪烁的图像质量下降问题。

发明内容

因此，本发明提供薄膜晶体管阵列基板及其制造方法，该薄膜晶体管阵列基板及其制造方法基本上克服了现有技术的局限性和缺点导致的一个或者多个问题。

本发明的目的在于提供一种可以改善图像质量并提高存储电容器的电容量的薄膜晶体管阵列基板及其制造方法。

本发明的附加优点和特征将在后面的描述中得以阐明，通过以下描述，将使它们对于本领域普通技术人员在某种程度上显而易见，或者可通过实践本发明来认识它们。本发明的目的和其他优点可通过书面描述及其权利要求以及附图中具体指出的结构来实现和获得。

为了参照本发明的目的实现这些和其它优点，作为具体而广泛的说明，薄膜晶体管阵列基板包括：基板；位于基板上的栅图案，所述栅图案包括栅极以及与栅极相连的栅线；由有机材料形成以覆盖所述栅图案的主栅绝缘膜；与栅极重叠使得主栅绝缘膜位于半导体图案和栅线之间的半导体图案；半导体图案上的源/漏图案，该源/漏图案包括与栅线交叉其间具有主栅绝缘膜的数据线、源极和漏极，其中源极、漏极和半导体图案限定了设置在栅线和数据线交叉部分的薄膜晶体管；具有在漏极部分的接触孔的保护膜；通过所述接触孔与漏极接触的像素电极；以及位于栅图案和主栅绝缘膜之间与所述栅图案重叠的子栅绝缘图案，所述子栅绝缘图案包括铁电材料。

另一方面，薄膜晶体管阵列基板的制造方法包括：在基板上形成栅图案，所述栅图案包括栅极和与所述栅极连接的栅线，在所述栅图案上形成由铁电材料构成的子栅绝缘图案；形成由有机材料构成的主栅绝缘膜以覆盖栅图案和子栅绝缘图案；在所述主栅绝缘膜上形成与所述子栅绝缘图案部分地重叠的半导体图案；在所述半导体图案上形成源/漏图案，该源/漏图案包括与所述栅线交叉其间具有主栅绝缘膜的数据线，与所述半导体图案和数据线连接的源极，以及在与所述源极分离的部分与所述半导体图案连接的漏极；形成限定在漏极部分的接触孔的保护膜；以及形成经过所述接触孔与所述漏极接触的像素电极。

另一方面，薄膜晶体管阵列基板包括：栅线；在所述栅线上方形成的主栅绝缘膜；在主栅绝缘膜上形成且与所述栅线交叉使得主栅绝缘膜位于所述栅线和数据线之间的数据线；位于所述栅线和所述数据线交叉部分的薄膜晶体管，所述晶体管包括延伸自栅线的栅极、与所述栅极重叠其间具有主栅绝缘图案的半导体图案，与所述数据线和半导体图案连接的源极，以及在与所述源极分离的部分与所述半导体图案连接的漏极；与所述薄膜晶体管的漏极连接的像素电极；以及位于所述栅图案和主栅绝缘膜之间与所述栅图案重叠的子栅绝缘层，所述子栅绝缘图案包括铁电材料。

应该理解，上面的概括性描述和下面的详细描述都是示意性和解释性的，意欲对本发明的权利要求提供进一步的解释。

附图说明

本发明提供的附图用于帮助对本发明的进一步理解，并引入构成了本说明书的一部分，附图描述了本发明的实施方式，并与说明书一起用于解释本发明原理。在附图中：

图1所示为通用薄膜晶体管阵列基板的一部分的平面图；

图2所示为沿图1的I-I’线提取的现有技术薄膜晶体管阵列基板的截面图；

图3所示为沿图1的I-I’线提取的具有有机栅绝缘层的现有技术薄膜晶体管阵列基板的截面图；

图4所示为向现有技术液晶显示面板施加电压的波形图及其驱动特性；

图5所示为根据本发明的实施方式沿图1的I-I’线提取的示例性薄膜晶体管阵列基板的截面图；以及

图6A到6E所示为图5的薄膜晶体管阵列基板的示例性制造工艺的示图。

具体实施方式

现在将参照附图中所示的实施例，对本发明的优选实施方式进行详细说明。以下，将参照图5到图6E详细描述本发明的优选实施方式。

图5所示为根据本发明的示例性实施方式TFT阵列基板的截面图。如图5所示，该薄膜晶体管阵列基板包括设置于下基板42上彼此交叉的栅线2和数据线4，在二者之间设置由有机材料形成的主栅绝缘膜45，设置于各交叉部分的薄膜晶体管6(以下称为TFT)，以及设置于由栅线2和数据线4的交叉结构限定的单元区域的像素电极18。存储电容器20位于像素电极18和前级栅线2之间的重叠部分并且子栅绝缘图案52位于诸如栅极8、栅线2的栅图案和主栅绝缘膜45之间。

像素电极18经由贯穿保护膜50的第一接触孔16与TFT6的漏极12连接。像素电极18通过充入的像素电压信号相对于位于上基板的公共电极(未示出)产生电势差。由于介电各向异性的作用，该电势差使位于薄膜晶体管阵列基板和上基板之间的液晶发生旋转并通过像素电极18向上基板发射来自光源(未示出)的光。

该存储电容器20包括前级栅线2，以及与前级栅线2重叠的像素电极18，在二者之间设置主第三层的绝缘层(即，子栅绝缘层图案52的材料)，主栅绝缘膜45和保护膜50。该存储电容器20可以将充入到像素电极18的像素电压稳定地保持到充入下一像素电压。该栅线2经由栅焊盘部分(未示出)与栅驱动器连接，并且数据线4经由数据焊盘部分(未示出)与数据驱动器连接。

该薄膜晶体管6包括与栅线2连接的栅极8、与数据线4连接的源极10、与像素电极18连接的漏极12，以及与栅极8重叠并限定源极10和漏极12之间沟道的有源层14。设置该有源层14与源极10和漏极12部分地重叠，并且该薄膜晶体管还包括位于源极10和漏极12之间的沟道部分。在有源层14上还形成分别与源极10和漏极12实现欧姆接触的欧姆接触层47。这里，该有源层14和欧姆接触层47构成半导体图案48。

主栅绝缘膜45使得栅图案(诸如栅极8和栅线2)和半导体图案48彼此电地断开连接，并使得栅图案和诸如源极10和漏极12彼此电地断开连接。而且，该主栅绝缘膜45由有机材料构成并用于平坦化由栅图案(诸如栅极8和栅线2)导致的台阶覆盖。

子栅绝缘图案52由和栅图案一样的图案形成并且由铁电材料构成。因此，提高了在漏极12(或者源极10)和栅极8之间形成的寄生电容器值C_gd以防止图像质量下降。此外，该子栅绝缘图案52还用于提高存储电容器20的电容。

现在将详细说明该子栅绝缘图案52的操作和作用。相对于无机栅绝缘层44提供的寄生电容器C_gd由于有机栅绝缘层43具有较小介电常数ε，因此在漏极12(或者源极10)和栅极8之间形成的寄生电容器C_gd具有较小的电容量。C_gd的降低由于提高了ΔV_p的值从而降低了图像质量。

为了解决这个问题，参照本发明的示例性实施方式，以和栅图案一样的图案同时形成由铁电材料构成的子栅绝缘图案52。这里，铁电材料包括介电常数大于15的任意材料其中之一，诸如锶钛酸钡(barium strontrium titanate)、锆钛酸钡(barium zirconate titanate)、锆钛酸铅(lead zirconate titanate)、镧钛酸铅(lead lanthanum titanate)、钛酸锶(strontium titanate)、钛酸钡(bariumtitanate)、氟化镁钡(barium magnesium fluoride)、钛酸铋(bismuth titanate)、铋钛酸锶(strontium bismuth titanate)、铌钛酸铋锶(strontium bismuth titanateniobate)。

在漏极12(或者源极10)和栅极8之间设置铁电材料从而提高整个介电常数ε的数值。换句话说，在漏极12(或者源极10)和栅极8之间设置主栅绝缘膜45和子栅绝缘图案52使得整个介电常数ε具有和彼此并联的主栅绝缘膜45的介电常数和子栅绝缘层52的介电常数一样的数值。例如，如果主栅绝缘膜45的介电常数大约为3-4并且子栅绝缘层52的介电常数大约为15，那么总介电常数大约为6-8。因此，和仅采用有机栅绝缘层43的现有技术相比C_gd得到提高。由于提高了C_gd的值，因此降低了ΔV_p值。因此，诸如闪烁的残留图像现象可以降低到最小程度，从而避免了图像质量下降。

而且，子栅绝缘图案52用于提高存储电容器20的电容。换句话说，设置该子栅绝缘图案52与栅线2重叠，从而在栅线2和像素电极18之间形成存储电容器20。因此，提高了存储电容器20的总介电常数ε并且提高了存储电容器20的电容量。因此提高了存储电容器20将充入像素电极18的像素电压稳定地保持到充入下一像素电压的能力。

如上所述，在根据本发明的示例性TFT阵列基板中，通过采用主栅绝缘膜45提高了TFT阵列基板的平坦度并且通过包含铁电子栅绝缘图案52提高C_gd从而避免降低图像质量。此外，还提高了存储电容器20的电容量。

以下，将参照图6A到6E详细描述薄膜晶体管基板的示例性制造方法。首先，通过诸如溅射的沉积技术在下基板42上形成栅金属层以后，通过诸如CVD或者溅射的沉积技术提供铁电无机层。接下来，采用第一掩模通过光刻工序以及蚀刻工序构图该栅金属层和铁电无机层，从而提供与如图6A所示包括栅线2、栅极8的栅图案以及与栅图案重叠的子栅绝缘图案52。

栅金属具有铬(Cr)、钼(Mo)或者铝系金属等的单层或者双层结构。该铁电金属材料包括铁电常数ε大于15的至少一种材料。优选地，该铁电金属材料可以包括铁电常数ε范围在约15-20范围内的材料，例如采用锶钛酸钡、锆钛酸钡、锆钛酸铅、镧钛酸铅、钛酸锶、钛酸钡、氟化镁钡、钛酸铋、铋钛酸锶、铌钛酸铋锶。

如图6B所示，采用诸如旋转涂敷和非旋转涂敷的涂敷技术在具有栅图案和子栅绝缘图案52的下基板上形成主栅绝缘膜45。这里，主栅绝缘膜45由诸如PCB或者PFCB的有机绝缘材料构成。该主栅绝缘膜45将栅图案与另一电极图案绝缘并且平坦化由栅图案和子栅绝缘图案52产生的台阶覆盖。

通过诸如CVD或者溅射的沉积技术在具有主栅绝缘膜45的下基板42上顺序设置非晶硅层和n⁺非晶硅层。随后采用第二掩模通过光刻工序和蚀刻工序构图该非晶硅层和n⁺非晶硅层，如图6B所示，从而提供与栅极8重叠的半导体图案48，在二者之间设置有主栅绝缘膜45。这里，半导体图案48包括欧姆接触层47和有源层14。

如图6C所示，通过诸如溅射的沉积技术在具有半导体图案48的下基板42上形成源/漏金属层，采用第三掩模通过光刻工序和湿刻工序构图该源/漏金属层，从而提供包括数据线4、源极10和漏极12的源/漏图案。这里，在对于源/漏图案的蚀刻工序中，同时蚀刻暴露于源极10和漏极12之间(沟道区域)的欧姆接触层47从而暴露出沟道区域的有源层14。源/漏金属可以选自钼(Mo)、钼合金、钛(Ti)、钽(Ta)、铜(Cu)、铝系金属或者其他适用金属。

通过诸如PECVD的沉积技术在具有源/漏图案的整个下基板42上形成保护膜50。采用第四掩模通过光刻工序和蚀刻工序构图该保护膜50，从而限定如图6D所示接触孔16。该接触孔16贯穿保护膜50以暴露漏极12。该保护膜50可以由无机绝缘材料或者诸如具有小介电常数的丙烯酸有机化合物、苯并环丁烯(BCB)或者全氟环丁烷(PFCB)等的有机绝缘材料构成。

如图6E所示，通过诸如溅射的沉积技术在保护膜50的整个表面上沉积透明电极材料。随后，采用第五掩模通过光刻工序和蚀刻工序构图该透明电极材料，从而提供像素电极18和具有栅线2和像素电极18的存储电容器20。像素电极18通过接触孔16电连接到漏极12。该存储电容器20包括栅线2和像素电极18，在二者之间设置有子栅绝缘层52、主栅绝缘膜45和保护膜50。这里，透明电极材料可以选自氧化铟锡(ITO)、氧化锡(TO)或者氧化锌锡(IZO)。

如上所述，薄膜晶体管阵列基板及其制造方法包括主有机栅绝缘层，从而提高了TFT阵列基板的平坦度。而且，还在TFT的半导体图案和主有机栅绝缘层之间提供了由铁电材料形成的无机子栅绝缘层，从而提高了寄生电容器的电容量。因此，将使导通电压最小。从而，可以解决诸如闪烁的残留图像问题以改善图像质量。而且，在存储电容器中包括有铁电子栅绝缘图案，从而提高了存储电容器的电容量。

可以清楚地理解，对于熟悉本领域的普通技术人员来说，在不脱离本发明的精神和范围的情况下可以对薄膜晶体管阵列基板及其制造方法进行各种变型和改进。因而，本发明意欲覆盖所有落入所附权利要求以及等效物所限定的范围内的变型和改进。

Claims (16)

1、一种薄膜晶体管阵列基板，包括：

基板；

位于基板上的栅图案，所述栅图案包括栅极以及与栅极相连的栅线；

由有机材料形成以覆盖所述栅图案的主栅绝缘膜；

与所述栅极重叠的半导体图案，使得所述主栅绝缘膜设置在半导体图案和栅线之间；

位于所述半导体图案上的源/漏图案，所述源/漏图案包括与所述栅线交叉其间具有所述主栅绝缘膜的数据线、源极和漏极，其中所述源极、漏极和半导体图案限定了设置在所述栅线和数据线交叉部分的薄膜晶体管；

具有位于漏极部分的接触孔的保护膜；

通过所述接触孔与所述漏极接触的像素电极；以及

位于所述栅图案和所述主栅绝缘膜之间与所述栅图案重叠的子栅绝缘图案，所述子栅绝缘图案包括铁电材料。

2、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，在所述栅线上方设置所述子栅绝缘图案、主栅绝缘膜和保护膜以及像素电极以限定存储电容器。

3、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述子栅绝缘图案具有大约15到20之间的介电常数。

4、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述子栅绝缘图案包括锶钛酸钡、锆钛酸钡、锆钛酸铅、镧钛酸铅、钛酸锶、钛酸钡、氟化镁钡、钛酸铋、铋钛酸锶、铌钛酸铋锶其中任意之一。

5、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述主栅绝缘膜的介电常数大约在3和4之间。

6、一种薄膜晶体管阵列基板的制造方法，包括：

在基板上形成栅图案，所述栅图案包括栅极和与所述栅极连接的栅线；

在所述栅图案上形成的铁电材料的子栅绝缘图案；

形成由有机材料构成的主栅绝缘膜以覆盖所述栅图案和所述子栅绝缘图案；

在所述主栅绝缘膜上形成与所述子栅绝缘图案部分重叠的半导体图案；

在所述半导体图案上形成源/漏图案，所述源/漏图案包括与所述栅线交叉其间具有所述主栅绝缘膜的数据线，与所述半导体图案和数据线连接的源极，以及在与所述源极分离的部分与所述半导体图案连接的漏极；

形成具有在漏极部分的接触孔的保护膜；以及

形成经过所述接触孔与所述漏极接触的像素电极。

7、根据权利要求6所述的薄膜晶体管阵列基板的制造方法，其特征在于，在所述栅线上方设置所述子栅绝缘图案、主栅绝缘膜和保护膜以及像素电极以限定存储电容器。

8、根据权利要求6所述的薄膜晶体管阵列基板的制造方法，其特征在于，所述子栅绝缘图案具有大约15到20之间的介电常数。

9、根据权利要求6所述的薄膜晶体管阵列基板的制造方法，其特征在于，所述子栅绝缘图案包括锶钛酸钡、锆钛酸钡、锆钛酸铅、镧钛酸铅、钛酸锶、钛酸钡、氟化镁钡、钛酸铋、铋钛酸锶、铌钛酸铋锶任意其中之一。

10、根据权利要求6所述的薄膜晶体管阵列基板的制造方法，其特征在于，所述主栅绝缘膜的介电常数在约3和约4之间。

11、一种薄膜晶体管阵列基板，包括：

栅线；

在所述栅线上方形成的主栅绝缘膜；

在主栅绝缘膜上形成且与所述栅线交叉使得所述主栅绝缘膜位于所述栅线和数据线之间的数据线；

位于所述栅线和所述数据线交叉部分的薄膜晶体管，所述晶体管包括延伸自所述栅线的栅极、与所述栅极重叠且其间具有所述主栅绝缘膜的半导体图案，与所述数据线和所述半导体图案连接的源极，以及在与所述源极分离的部分与所述半导体图案连接的漏极；

与所述薄膜晶体管的漏极连接的像素电极；以及

设置在所述栅图案和所述主栅绝缘膜之间且与所述栅图案重叠的子栅绝缘图案，所述子栅绝缘图案包括铁电材料。

12、根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，还包括覆盖所述薄膜晶体管和所述数据线的保护膜，所述保护膜限定漏极部分的孔使得所述像素电极经过所述孔与所述漏极连接。

13、根据权利要求12所述的薄膜晶体管阵列基板，其特征在于，在所述栅线上方设置所述子栅绝缘图案、主栅绝缘膜和保护膜以及像素电极以限定存储电容器。

14、根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，所述子栅绝缘图案具有在约15到约20之间的介电常数。

15、根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，所述子栅绝缘图案包括锶钛酸钡、锆钛酸钡、锆钛酸铅、镧钛酸铅、钛酸锶、钛酸钡、氟化镁钡、钛酸铋、铋钛酸锶、铌钛酸铋锶任意其中之一。

16、根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，所述主栅绝缘膜的介电常数在约3和约4之间。

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