CN103094326B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN103094326B
CN103094326B CN201110347563.4A CN201110347563A CN103094326B CN 103094326 B CN103094326 B CN 103094326B CN 201110347563 A CN201110347563 A CN 201110347563A CN 103094326 B CN103094326 B CN 103094326B
Authority
CN
China
Prior art keywords
insulation layer
gate insulation
semiconductor device
grid
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110347563.4A
Other languages
English (en)
Other versions
CN103094326A (zh
Inventor
罗军
赵超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ruili Flat Core Microelectronics Guangzhou Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201110347563.4A priority Critical patent/CN103094326B/zh
Publication of CN103094326A publication Critical patent/CN103094326A/zh
Application granted granted Critical
Publication of CN103094326B publication Critical patent/CN103094326B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种半导体器件，包括衬底、衬底中的隔离结构、被隔离结构包围的有源区、形成在有源区上的包括栅绝缘层和栅导电层的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧的栅极侧墙，其特征在于：栅绝缘层包括电致伸缩介质材料。依照本发明的半导体器件，采用电致伸缩介质材料作为栅绝缘层，在未施加栅压时以较大的厚度和介电常数减小了泄漏电流，而在施加栅压时通过改变厚度来增强栅极对于沟道的控制从而改善了短沟道效应以及增强了器件的驱动能力，从而整体上有效地提高了器件的电学性能。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，特别是涉及一种在MOS工艺中采用电致伸缩介质材料替换高K电介质的半导体器件。
背景技术
随着CMOS技术特征尺寸持续按比例缩小，高k电介质材料被引入当前工艺以便确保减薄的栅绝缘层仍能提供较好的电绝缘，并因此在CMOS工艺中起到了越来越重要的作用。
传统的高k材料通常由铪基材料构成，例如HfO2、HfSiO2等等。然而，这些铪基材料仍然存在以下缺点：1)其介电常数虽然比氧化硅有大幅提高，然而对于当前的CMOS技术特别是20nm以下的超微器件而言仍然不够高，难以满足需求；2)对于小尺寸器件而言，穿过高k材料的栅绝缘层的泄漏电流将极大改变器件性能，甚至使其失效，因此无法再允许这种泄漏电流存在。
另一方面，电介质材料普遍存在着电致伸缩效应，也即在外电场作用下电介质所产生的与场强二次方成正比的应变，这种效应是由电场中电介质的极化所引起，并可以发生在所有的电介质中。其特征是应变的正负与外电场方向无关。要在普通电介质中获得相当于压电体所能得到的大小的应变，外电场需高达108V/m。但在某些介电常数很高的电介质中，即使外电场低于106V/m，亦可获得与强压电体相近的机电耦合作用而提供技术应用。电致伸缩的另一个特点是在应用中其重现性较好。简单的说，电致伸缩效应指的是某些介质材料在施加电场的时候，其厚度会发生改变。
因此，对于传统的铪基高k材料制成的栅绝缘层而言，现有的电介质材料难以提供足够高的介电常数并且在高压、小尺寸也即高场强下易发生泄漏，从而严重影响了半导体器件的电学性能，故亟需一种能有效提高电学性能的半导体器件。
发明内容
由上所述，本发明的目的在于提供一种能有效提高电学性能的半导体器件。
为此，本发明提供了一种半导体器件，包括衬底、衬底中的隔离结构、被隔离结构包围的有源区、形成在有源区上的包括栅绝缘层和栅导电层的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧的栅极侧墙，其特征在于：栅绝缘层包括电致伸缩介质材料。
其中，电致伸缩介质材料在栅压为0时厚度不变，而在栅压非0时厚度减小。
其中，电致伸缩介质材料为钙钛矿型材料。其中，钙钛矿型材料包括BaTiO3、PbZrO3、PbMg2/3Zn1/3O3、BaZn1/3Nb2/3O3及其组合。
其中，栅绝缘层厚度为1～40nm。
其中，电致伸缩介质材料的介电常数为5～2000。
其中，栅绝缘层包围栅导电层。
其中，栅绝缘层水平层叠地位于栅导电层下方。
其中，源漏区包括轻掺杂源漏区和重掺杂源漏区。
其中，栅绝缘层和衬底之间还具有垫层。
依照本发明的半导体器件，采用电致伸缩介质材料作为栅绝缘层，在未施加栅压时以较大的厚度和介电常数减小了泄漏电流，而在施加栅压时通过改变厚度来增强栅极对于沟道的控制从而避免了短沟道效应以及增强了器件的驱动能力，从而整体上有效地提高了器件的电学性能。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1为依照本发明的栅压为零时的MOSFETs的剖面示意图；以及
图2为依照本发明的栅压非零时的MOSFETs的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效提高电学性能的半导体器件。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
首先在衬底1中形成有隔离结构2，隔离结构2所包围的衬底1区域构成器件的有源区。具体地，衬底1可以是体硅、绝缘体上硅(SOI)、体锗、绝缘体上锗(GeOI)或者是化合物半导体衬底，例如SiGe、SiC、GaAs、InSb等等，以及这些物质的组合。衬底1可以是本征的，也可以是掺杂有低浓度杂质以控制其电学特性，例如n-掺杂或p-掺杂。在衬底1中光刻/刻蚀形成沟槽，然后通过LPCVD、PECVD、HDPCVD等常规方法填充例如为氧化硅、氮氧化硅的绝缘材料形成形式为浅沟槽隔离的隔离结构2。被隔离结构2包围的衬底1形成有源区，优选地可以用不同于衬底1掺杂杂质极性的另一种杂质掺杂形成阱区(未示出)，例如p+阱区或n+阱区。
对于前栅工艺而言，在有源区中的衬底1上依次沉积栅绝缘层3和栅导电层4，并光刻/刻蚀以图案化形成栅极堆叠结构，其中栅绝缘层3与栅导电层4水平层叠。其中，栅绝缘层3的材质不同于现有技术的铪基高k材料，而是采用电致伸缩介质材料，也即在施加栅压时厚度会缩减。在本发明实施例中，栅绝缘层3的厚度例如为1～40nm，其介电常数例如为5～2000。具体地，栅绝缘层3材质为钙钛矿型材料，例如BaTiO3、PbZrO3、PbMg2/3Zn1/3O3、BaZn1/3Nb2/3O3等等及其组合。然后，以栅极堆叠结构为掩模，进行第一次源漏离子注入，选择较小的杂质剂量和注入能量，在衬底1中形成轻掺杂源漏区或源漏扩展区5，其导电类型与衬底1或有源区的阱区相反。接着，在整个器件上沉积例如为氮化硅或氮氧化硅的绝缘薄膜，刻蚀形成仅留在栅极堆叠结构两侧面的栅极侧墙6。以栅极侧墙6为掩模，进行第二次源漏离子注入，选择较大的杂质剂量和注入能量，在衬底1中形成重掺杂源漏区7，完成了器件的基本结构。之后，可以采用公知步骤，在源漏区上形成金属硅化物(未示出)以减小源漏电阻，然后沉积层间介质层(未示出)，刻蚀层间介质层形成源漏接触孔并以金属填充形成接触塞(未示出)，完成器件最终结构。
对于后栅工艺而言，在衬底1上依次沉积例如为氧化硅的垫层(未示出)和例如为多晶硅的假栅极(未示出)，刻蚀形成假栅极堆叠。然后，以假栅极堆叠结构为掩模，进行第一次源漏离子注入，选择较小的杂质剂量和注入能量，在衬底1中形成轻掺杂源漏区或源漏扩展区5，其导电类型与衬底1或有源区的阱区相反。接着，在整个器件上沉积例如为氮化硅或氮氧化硅的绝缘薄膜，刻蚀形成仅留在假栅极堆叠结构两侧面的栅极侧墙6。以栅极侧墙6为掩模，进行第二次源漏离子注入，选择较大的杂质剂量和注入能量，在衬底1中形成重掺杂源漏区7。然后以例如TMAH的湿法刻蚀液去除多晶硅的假栅极以及垫层，留下暴露出衬底1的栅极沟槽，然后在栅极沟槽中依次沉积栅绝缘层3和栅导电层4，形成栅极堆叠结构，其中栅绝缘层3包围栅导电层4。栅绝缘层3的材质不同于现有技术的铪基高k材料，而是采用电致伸缩介质材料，也即在施加栅压时厚度会缩减。在本发明实施例中，栅绝缘层3的厚度例如为1～40nm，其介电常数例如为5～2000。具体地，栅绝缘层3材质为钙钛矿型材料，例如BaTiO3、PbZrO3、PbMg2/3Zn1/3O3、BaZn1/3Nb2/3O3等等及其组合。之后，可以采用公知步骤，在源漏区上形成金属硅化物(未示出)以减小源漏电阻，然后沉积层间介质层(未示出)，刻蚀层间介质层形成源漏接触孔并以金属填充形成接触塞(未示出)，完成器件最终结构。
图1所示为依照本发明的最终器件结构剖面图，包括衬底1、衬底1中的隔离结构2、被隔离结构2包围的有源区、形成在有源区上的包括栅绝缘层3和栅导电层4的栅极堆叠结构、栅极堆叠结构两侧衬底1中的源漏区(可包括轻掺杂源漏区5和重掺杂源漏区7)、栅极堆叠结构两侧的栅极侧墙5，其中，栅绝缘层3包括电致伸缩介质材料。栅绝缘层3的厚度例如为1～40nm，其介电常数例如为5～2000。具体地，栅绝缘层3材质为钙钛矿型材料，例如BaTiO3、PbZrO3、PbMg2/3Zn1/3O3、BaZn1/3Nb2/3O3等等及其组合。其中，附图1中的栅绝缘层3包围栅导电层4，因而其对应于上述的后栅工艺。但是可以预想的是，与附图1所示不尽相同，栅绝缘层3也可以水平层叠在栅导电层4下方，也即对应于上述的前栅工艺。
从图1中可以看出，电致伸缩介质材料制成的栅绝缘层3厚度较厚(现有的铪基高k栅绝缘层厚度例如为1～10nm，而依照本发明的栅绝缘层3厚度可达1～40nm)，因此当未施加栅压也即VG＝0时，栅绝缘层3的厚度不发生变化，器件的泄漏电流得到了良好的控制，也即待机功耗大幅降低。此外，栅绝缘层3的介电常数远大于传统的铪基高k材料，从而进一步优化了器件性能。而参照图2，显示了施加栅压时器件的剖面示意图，此时电致伸缩介质材料制成的栅绝缘层3在非零栅压的作用下(|VG|＞0)，由于前述电致伸缩效应而发生形变，具体地其厚度减薄(优选地，例如所述电致伸缩效应使得栅绝缘层减薄为原始厚度的10～50％)，因而增强了栅极对于沟道的控制从而避免了短沟道效应以及增强了器件的驱动能力。
在上述实施例中，本领域技术人员可依照需要合理进行修改、变形。例如栅绝缘层3除了整体由上述单个电致伸缩介质材料或其组合制成之外，还可以包括铪基高k材料以调整整个复合层的介电常数，或者还包括在电致伸缩介质材料与衬底1之间的材质例如为氧化硅的垫层以减小界面缺陷。电致伸缩介质材料除了实施例中所列举的若干钙钛矿型材料之外，还可以是任何具有电致伸缩效应的电介质材料及其组合，只要其能够在施加非零栅压时改变厚度而不论其具体减薄的比例，而不应局限于所列举的具体分子结构或化学式。
依照本发明的半导体器件，采用电致伸缩介质材料作为栅绝缘层，在未施加栅压时以较大的厚度和介电常数减小了泄漏电流，而在施加栅压时通过改变厚度来增强栅极对于沟道的控制从而避免了短沟道效应以及增强了器件的驱动能力，从而整体上有效地提高了器件的电学性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (8)

1.一种半导体器件，包括衬底、衬底中的隔离结构、被隔离结构包围的有源区、形成在有源区上的包括栅绝缘层和栅导电层的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧的栅极侧墙，其特征在于：栅绝缘层包括即使外电场低于106V/m也具有机电耦合作用的电致伸缩介质材料，所述电致伸缩介质材料的栅绝缘层在施加电场的时候其厚度会发生改变，电致伸缩介质材料为PbZrO3、PbMg2/3Zn1/3O3、BaZn1/3Nb2/3O3及其组合。
2.如权利要求1所述的半导体器件，其中，电致伸缩介质材料在栅压为0时厚度不变，而在栅压非0时厚度减小。
3.如权利要求1所述的半导体器件，其中，栅绝缘层厚度为1～40nm。
4.如权利要求1所述的半导体器件，其中，电致伸缩介质材料的介电常数为5～2000。
5.如权利要求1所述的半导体器件，其中，栅绝缘层包围栅导电层。
6.如权利要求1所述的半导体器件，其中，栅绝缘层水平层叠地位于栅导电层下方。
7.如权利要求1所述的半导体器件，其中，源漏区包括轻掺杂源漏区和重掺杂源漏区。
8.如权利要求1所述的半导体器件，其中，栅绝缘层和衬底之间还具有垫层。
CN201110347563.4A 2011-11-05 2011-11-05 半导体器件 Active CN103094326B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110347563.4A CN103094326B (zh) 2011-11-05 2011-11-05 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110347563.4A CN103094326B (zh) 2011-11-05 2011-11-05 半导体器件

Publications (2)

Publication Number Publication Date
CN103094326A CN103094326A (zh) 2013-05-08
CN103094326B true CN103094326B (zh) 2016-08-03

Family

ID=48206697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110347563.4A Active CN103094326B (zh) 2011-11-05 2011-11-05 半导体器件

Country Status (1)

Country Link
CN (1) CN103094326B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109980013A (zh) * 2019-03-04 2019-07-05 上海华力集成电路制造有限公司 一种FinFET及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344660B1 (en) * 1997-03-25 2002-02-05 International Business Machines Corporation Thin-film field-effect transistor with organic semiconductor requiring low operating voltages
CN1648190A (zh) * 2004-12-22 2005-08-03 中国科学院上海微系统与信息技术研究所 高介电材料钛酸锶钡化学机械抛光用的纳米抛光液
CN1983606A (zh) * 2005-12-15 2007-06-20 Lg.菲利浦Lcd株式会社 薄膜晶体管阵列基板及其制造方法
CN101012334A (zh) * 2005-12-06 2007-08-08 三星电子株式会社 有机绝缘体组合物、有机绝缘膜、有机薄膜晶体管和电子设备以及形成这些产品的方法
CN102142458A (zh) * 2010-01-28 2011-08-03 中国科学院微电子研究所 一种mos场效应晶体管

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344660B1 (en) * 1997-03-25 2002-02-05 International Business Machines Corporation Thin-film field-effect transistor with organic semiconductor requiring low operating voltages
CN1648190A (zh) * 2004-12-22 2005-08-03 中国科学院上海微系统与信息技术研究所 高介电材料钛酸锶钡化学机械抛光用的纳米抛光液
CN101012334A (zh) * 2005-12-06 2007-08-08 三星电子株式会社 有机绝缘体组合物、有机绝缘膜、有机薄膜晶体管和电子设备以及形成这些产品的方法
CN1983606A (zh) * 2005-12-15 2007-06-20 Lg.菲利浦Lcd株式会社 薄膜晶体管阵列基板及其制造方法
CN102142458A (zh) * 2010-01-28 2011-08-03 中国科学院微电子研究所 一种mos场效应晶体管

Also Published As

Publication number Publication date
CN103094326A (zh) 2013-05-08

Similar Documents

Publication Publication Date Title
US7566599B2 (en) High performance FET with elevated source/drain region
US8120073B2 (en) Trigate transistor having extended metal gate electrode
CN102217074B (zh) 鳍式场效应晶体管(finfet)
CN103928327B (zh) 鳍式场效应晶体管及其形成方法
US10777551B2 (en) Integrated semiconductor device and method for manufacturing the same
CN105810729B (zh) 鳍式场效应晶体管及其制造方法
CN103872132A (zh) 金属氧化物半导体(mos)晶体管及其制作方法
CN104124174A (zh) 半导体结构及其形成方法
TW201929225A (zh) 場效應電晶體、系統晶片以及製造其的方法
US20160181440A1 (en) Field effect transistor with self-adjusting threshold voltage
US20160111322A1 (en) Finfet semiconductor device having local buried oxide
CN102339859A (zh) Mos晶体管及其形成方法
WO2019065208A1 (ja) 半導体装置
CN110690290A (zh) 一种非对称栅氧结构的纳米片环栅场效应晶体管
CN103943502B (zh) 鳍式场效应晶体管及其形成方法
CN106935505B (zh) 鳍式场效应晶体管的形成方法
WO2013159416A1 (zh) 一种半导体结构及其制造方法
CN104183500A (zh) 在FinFET器件上形成离子注入侧墙保护层的方法
CN103094326B (zh) 半导体器件
US9917087B2 (en) Integrated circuits with a partially-depleted region formed over a bulk silicon substrate and methods for fabricating the same
CN102044433B (zh) 一种混合源漏场效应晶体管及其制备方法
CN102339860B (zh) 半导体器件及其制造方法
CN103383961A (zh) FinFET结构及其制造方法
US20130285126A1 (en) Narrow body field-effect transistor structures with free-standing extension regions
CN103594470A (zh) 具有垂直功率mos晶体管的集成电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20201217

Address after: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee after: AoXin integrated circuit technology (Guangdong) Co.,Ltd.

Address before: 100029 No. 3 Beitucheng West Road, Chaoyang District, Beijing

Patentee before: Institute of Microelectronics, Chinese Academy of Sciences

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220428

Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong

Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd.

Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd.

TR01 Transfer of patent right