KR970030919A - 박막 트랜지스터 및 그의 제조방법 - Google Patents

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thin film
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정규철
송윤흡
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김광호
삼성전자 주식회사
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Abstract

본 발명은 게이트 전극을 이중층으로 형성하여 게이트의 길이 및 채널 길이를 증가시켜 낮은 오프전류를 얻을 수 있으며, 이에 따라 소정의 특성을 향상시킬 수 있는 SRAM의 부하저항용 박막 트랜지스터에 관한 것이다.
본 발명의 박막 트랜지스터의 제조방법은 유리기판상에 서로 일정간격을 두고 제1도전층을 형성하는 공정과, 제1도전층의 상부 및 이들 사이의 유리기판상에 제1도전층을 연결하는 제2도전층을 형성하여, 제1 및 제2도전층으로 이루어진 게이트 전극을 형성하는 공정과, 게이트 전극을 포함하는 유리기판상에 게이트 절연막을 형성하는 공정과, 게이트 절연막상에 제3도전층을 형성하는 공정과, 게이트 전극 양측의 제3도전층으로 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정을 포함한다.

Description

박막 트랜지스터 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 따른 박막 트랜지스터의 단면 구조도.
제3(a)도-제3(e)도는 본 발명의 실시예에 따른 박막 트랜지스터의 제조공정도.

Claims (4)

  1. 유리기판(21)상에 서로 일정간격을 두고 형성된 제1도전층(22)과, 제2도전층(22)의 상부 및 이들사이의 유리기판(21)상에 형성되어 제1도전층을 서로 연결시켜 주기 위한 제2도전층(23)으로 구성된 게이트 전극(24)과, 게이트 전극(24)을 포함한 유리기판(21)상에 형성된 게이트 절연막(25)과, 게이트 전극(24) 상부에 게이트 절연막(25)상에 형성된 채널영역(26)과, 게이트 전극(24)양측에 채널영역(26)과 인접하여 형성된 소오스/드레인 영역(27), (28)으로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 제1 및 제2도전층(22), (23)은 각각 다결정 실리콘막 또는 비정질 실리콘막중 하나를 사용하는 것을 특징으로 하는 박막 트랜지스터.
  3. 유리기판(21)상에 서로 일정간격을 두고 제1도전층(22)을 형성하는 공정과, 제1도전층(22)의 상부 및 이들 사이의 유리기판(21)상에 제1도전층(22)을 연결하는 제2도전층(23)을 형성하여, 제1 및 제2도전층으로 이루어진 게이트 전극(24)을 형성하는 공정과, 게이트 전극(24)을 포함하는 유리기판(21)상에 게이트 절연막(25)을 형성하는 공정과, 게이트 절연막(25)상에 제3도전층(26)을 형성하는 공정과, 게이트 전극(24) 양측의 제3도전층(26)으로 불순물을 이온주입하여 소오스/드레인 영역(27), (28)을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서, 제1 내지 제3도전층(22, 23, 26)으로 각각 다결정 실리콘막 또는 비정질 실리콘막중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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