KR970054470A - 디램 셀(DRAM cell) 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
디램 셀 트랜지스터 및 그 제조방법에 관하여 개시하고 있다. 이는, 반도체 기판 표면에 형성된 소오스 및 드레인, 상기 소오스 및 드레인 사이의 상기 반도체 기판 상에 형성된 게이트 전극을 구비하는 디램 셀 트랜지스터에 있어서, 상기 게이트 전극은, 그 경계면에 절연층을 개재하여 형성된 제1게이트 전극 및 이를 둘러싸는 제2게이트 전극의 이중 구조를 갖는 것을 특징으로 한다. 따라서, 핫 캐리어 효과에 의해 발생되는 소자의 열화를 방지할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일 실시예에 따른 디램 셀 트랜지스터 제조방법을 설명하기 위하여 도시한 단면도들이다.
Claims (3)
- 반도체 기판 표면에 형성된 소오스 및 드레인; 및 상기 소오스 및 드레인 사이의 상기 반도체 기판 상에 형성된 게이트 전극을 구비하는 디램 셀 트랜지스터에 있어서, 상기 게이트 전극은, 그 경계면에 절연층을 개재하여 형성된 제1게이트 전극 및 이를 둘러싸는 제2게이트 전극의 이중 구조를 갖는 것을 특징으로하는 디램 셀 트랜지스터.
- 제1항에 있어서, 상기 절연층은 열산화공정으로 형성된 산화막인 것을 특징으로하는 디램 셀 트랜지스터.
- 디램 셀 트랜지스터 제조방법에 있어서, 게이트 산화막이 형성된 반도체 기판 상에 도전물을 증착한 다음 패터닝하여 제1게이트 전극을 형성하여 제1단계; 그 결과물 전면에 불순물을 이온주입하여 상기 제1게이트 전극에 의해 셀프얼라인되는 저농도 소오스/드레인을 형성하는 제2단계; 상기 결과물 상에 열산화물을 형성하는 제3단계; 열산화막이 형성된 결과물 상에 도전물을 증착한 다음 패터닝하여 제2게이트 전극을 형성하는 제4단계; 그 결과물 전면에 불순물을 이온 주입하여 상기 제2게이트 전극에 의해 셀프얼라인되는 고농도 소오스/드레인을 형성하는 제5단계를 구비하는 것을 특징으로하는 디램 셀 트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
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|---|---|---|---|
| KR1019950057177A KR970054470A (ko) | 1995-12-26 | 1995-12-26 | 디램 셀(DRAM cell) 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
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Publications (1)
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| KR970054470A true KR970054470A (ko) | 1997-07-31 |
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ID=66619062
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| KR1019950057177A KR970054470A (ko) | 1995-12-26 | 1995-12-26 | 디램 셀(DRAM cell) 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970054470A (ko) |
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1995
- 1995-12-26 KR KR1019950057177A patent/KR970054470A/ko not_active Application Discontinuation
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