KR960019769A - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 TFT 및 그 제조 방법에 관한 것으로 반도체층 패턴의 상측에 게이트 전극과 소오스/드레인 전극이 형성되는 코플라나형 TFT 반도체층의 채널로 예정된 부분상에 저온도포가 가능한 CVD 질화막 혹은 산화막 패턴으로 스토퍼를 형성하고, 상기 스토퍼를 이온주입 마스크로 하여 스토퍼 양측의 반도체층 패턴 상부에 고농도 불순물 반도체층을 형성한 후, 게이트 절연막과 게이트 전극 및 소오스/드레인 전극을 형성하여 TFT를 구성하였으므로, 반도체층과 스토퍼가 저온에서 연속적으로 형성되므로 계면결합리 작아 전하이동도가 높고, 제작온도가 낮아 유리 등과 같은 열에 약한 기판을 사용할 수 있어 제작원가를 절감 할 수 있고, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

박막트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 박막트랜지스터의 단면도,
제6A도 내지 제6C도는 본 발명에 따른 박막트랜지스터의 제조 공정도.

Claims (2)

  1. 절연기판상에 형성되어 있는 반도체층패턴과, 상기 반도체층패턴에서 채널로 예정되어 있는 부분상에 형성되어 있는 스토퍼와, 상기 스토퍼 양측의 반도체층패턴 상부에 형성되어 있는 고농도 불순물 반도체층과, 상기 구조의 전표면에 형성되며, 상기 스토퍼 양측의 고농도 불순물 반도체층의 일측을 노출시키는 게이트 절연막과, 상기 스토퍼 상부의 게이트 절연막상에 형성되어 있는 게이트전극과, 상기 노출되어 있는 고농도 불순물 반도체 층과 접속되는 소오스/드레인 전극을 구비하는 박막트랜지스터.
  2. 절연기판상에 반도체층과 질화막 혹은 산화막을 순차적으로 형성하는 공정과, 상기 반도체층에서 채널로 예정된 부분에만 남도록 질화막 혹은 산화막을 패턴잉하여 스토퍼를 형성하는 공정과, 상기 반도체층에서 박막 트랜지스터에 사용된 부분이 남도록 반도체 층을 패턴잉하여 반도체패턴을 형성하는 공정과, 상기 스토퍼에 의해 노출되어 있는 반도체층의 상부에 고농도 불순물 반도체층을 형성하는 공정과, 상기 구조의 전표면에 형성되고, 상기 스토퍼 양측의 고농도 불순물 반도체층의 일부를 노출시키는 게이트 절연막을 형성하는 공정과, 상기 스토퍼 상부의 게이트 절연막상에 게이트 전극을 형성하고, 상기 노출되어 있는 고농도 불순물 반도체층과 접촉되는 소오스/드레인 전극을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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