KR940008118A - 게이트의 스트레스를 완화시키는 박막트랜지스터 제조 방법 - Google Patents

게이트의 스트레스를 완화시키는 박막트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 게이트의 스트레스를 완화시키는 박막트랜지스터(TFT:Thin Film Transistor)제작 방법에 관한 것으로, 폴리실리콘막(6)을 증착하고 소정의 크기로 패턴하여 TFT게이트(1)를 형성하고 폴리실리콘막(6)을 또다시 증착하여 전기적 특성 향상을 위해 불순물을 도칭(doping)하는 제1단계, 상기 제1단계 후에 상기 TFT게이트(1)폴리실리콘막(6)을 이용하여 게이트스페이서(4)를 형성하는 제2단계. 및 상기 제2단계 후에 게이트스페이서(4)가 형성된 상기 TFT게이트(1)상에 게이트산화막(2)과 채널플리실리콘막(3)을 차례로 증착하고 불순물을 주입하여 채널과 온전류(on current)증가 및 오프전류(off current)감소시키는 오프세트(offset)를 형성하는 제3단계를 구비하는 것을 특징으로 하는 게이트의 스트레스를 완화시키는 박막트랜지스터 제작 방법에 관한 것이다.

Description

게이트의 스트레스를 완화시키는 박막트랜지스터 제조 방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 따른 박막트랜지스터 제작 공정도.

Claims (1)

  1. 게이트의 스트레스를 완화시키는 박막트랜지스터 제조 방법에 있어서, 폴리실리콘막(6)을 증착하고 소정의 크기로 패턴하여 TFT게이트(1)를 형성하고 폴리실리콘막(6)을 또다시 증착하여 전기적 특성을 향상을 위해 불순물을 도핑(doping)하는 제1단계, 상기 제 1단계 후에 상기 TFT게이트(1)에 폴리실리콘막(6)을 이용하여 게이트 스페이서(4)를 형성하는 제2단계. 및 상기 제2단계 후에 게이트스페이서(4)가 형성된 상기 TFT게이트(1)상에 게이트산화막(2)과 채널플리실리콘막(3)차례로 증착하고 불순물을 주입하여 채널과 온전류(on current)증가 및 오프전류 (off current)감소 시키는 오프세트 (offset)를 형성하는 제3단계로 구비되는 것을 특징으로 하는 게이트의 스트레스를 완화시키는 박막트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920016039A 1992-09-03 1992-09-03 게이트 가장자리에서의 스트레스 방지를 위한 박막트랜지스터 및 그 제조 방법 KR100237741B1 (ko)

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