KR20010057386A - 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 상하부전극간 누설전류를 방지하도록 한 캐패시터의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 형성된 콘택홀을 포함한 전면에 제1 도전형 불순물이 도핑된 폴리실리콘을 증착하고 패터닝하여 하부전극을 형성하는 제 1 단계, 상기 하부전극상에 제1 질화막을 형성하는 제 2 단계, 상기 제1 질화막상에 유전막을 형성하는 제 3 단계, 상기 유전막상에 제2 질화막을 형성하는 제 4 단계, 상기 제2 질화막상에 제2 도전형 불순물이 도핑된 폴리실리콘을 증착하고 패터닝하여 상부전극을 형성하는 제 5 단계를 포함하여 이루어진다.

Description

캐패시터의 제조 방법{METHOD FOR MANUFACTURING CAPACITOR}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 전극간 누설전류를 방지하도록 한 캐패시터의 제조 방법에 관한 것이다.

일반적으로 반도체 소자 제조 공정중 캐패시터 형성시 소자의 미세화에 따라 유전막으로 Ta₂O₅를 사용하고 있으며 이러한 캐패시터의 구조는 하부전극물질로 N+ 폴리실리콘을 이용하고 상부전극물질로 N+ 폴리실리콘/TiN의 이중막 구조를 이용한다.

도 1은 종래기술에 따른 캐패시터의 제조 방법을 나타낸 도면으로서, 반도체 기판(11) 상부에 층간절연막(12)을 증착하고 패터닝하여 캐패시터콘택홀을 형성한 후, 상기 콘택홀을 포함한 전면에 N+ 도핑폴리실리콘을 증착하고 패터닝하여 하부전극(13)을 형성한다. 이어 상기 하부전극(13)상에 Ta₂O₅를 증착하여 유전막(14)을 형성한 후, 상기 유전막(14) 상에 확산방지막으로서 티타늄나이트라이드(TiN)(16)를 증착한다. 이어 상기 티타늄나이트라이드(15)상에 N+ 도핑폴리실리콘을 증착하고 패터닝하여 캐패시터의 상부전극(16)을 형성한다.

여기서 상부전극(16)을 이루는 티타늄나이트라이드(15)는 하부전극(13)의 N+폴리실리콘과의 일함수(Work Function) 차이를 증가시켜 유전막(14)인 Ta₂O₅의 누설전류를 억제하는 역할을 하게 된다.

그러나 티타늄나이트라이드(15)의 사용은 공정단계의 추가 및 이로 인한 생산단가의 상승을 초래한다. 또한 티타늄나이트라이드(15)와 Ta₂O₅는 750℃이상의로(Furnace) 공정에서 Ta₂O₅의 Ta이 티타늄나이트라이드(TiN)으로 확산되어 결과적으로 Ta₂O₅에 보이드(Void)가 형성되기 때문에 Ta₂O₅의 누설전류 특성을 열화시키는 문제점이 있다. 이로 인해 Ta₂O₅를 사용하는 캐패시터 구조는 후속 열공정을 700℃정도의 써멀버지트(thermal budget)로 제한하고 있다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 상부전극과 하부전극의 물질으로 모두 도핑폴리실리콘을 이용하여 전극간 유전물질의 누설전류를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 캐패시터의 제조 방법을 나타낸 도면,

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면,

도 3a 는 종래기술에 따른 상/하부전극간 일함수 차이를 나타낸 도면,

도 3b 는 본 발명의 실시예에 따른 상/하부전극간 일함수 차이를 나타낸 도면.

*도면의 주요부분에 대한 부호의 설명*

21 : 반도체 기판 22 : 층간절연막

23 : 하부전극 24 : 제1 질화막

25 : 유전막 26 : 제2 질화막

27 : 상부전극 28,29 : 에너지장벽

상기의 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 형성된 콘택홀을 포함한 전면에 제1 도전형 불순물이 도핑된 폴리실리콘을 증착하고 패터닝하여 하부전극을 형성하는 제 1 단계, 상기 하부전극상에 제1 질화막을 형성하는 제 2 단계, 상기 제1 질화막상에 유전막을 형성하는 제 3 단계, 상기 유전막상에 제2 질화막을 형성하는 제 4 단계, 상기 제2 질화막상에 제2 도전형 불순물이 도핑된 폴리실리콘을 증착하고 패터닝하여 상부전극을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 증착한다. 이어 상기 층간절연막(22) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 층간절연막을 선택적으로 식각한다. 이 때 상기 반도체 기판(21)의 일정표면이 노출되는 콘택홀이 형성된다.

이어 상기 콘택홀을 포함한 전면에 N형 불순물이온인 인(P)이 도핑된 폴리실리콘을 1000~10000Å두께로 증착한다. 이어 사진(Photo) 및 식각(Etch) 공정으로 상기 N+ 도핑폴리실리콘을 패터닝하여 하부전극(23)을 형성한다.

도 2b에 도시된 바와 같이, 상기 하부전극(23) 상부에 NH₃분위기에서 급속열처리(Rapid Thermal Processing; RTP)하여 제1 질화막(24)을 형성한다. 또한 NH₃플라즈마 또는 N₂O 플라즈마를 사용하여 형성할 수도 있다.

이어 상기 질화막(24)상에 캐패시터의 유전막(25)으로서 80∼200Å두께의 Ta₂O₅막을 증착하고 후속열처리 공정을 진행하여 상기 Ta₂O₅막을 안정화시킨다.

이어 상기 유전막(25)상에 10∼15Å 두께의 제2 질화막(26)을 형성하여 유전막 (25)과 후공정시 형성된 캐패시터의 상부전극과의 계면반응을 억제하도록 한다.

도 2c에 도시된 바와 같이, 상기 제2 질화막(26) 상에 P형 불순물이온인 보론이 도핑된 폴리실리콘을 증착하고 캐패시터 패터닝하여 상부전극(27)을 형성한다. 이 때 상기 보론 도핑은 인시튜(In-Situ)로 1×10²⁰/cm³의 농도를 갖고 진행된다.

그리고 상기 상부전극 물질로 폴리실리콘저마늄(Poly Si-Ge)을 사용하여 보론의 도핑 및 활성화(Activation)를 증가시킬 수 도 있다. 이 때 상기 저마늄은 화합물층중 10~30%정도 함유되어 있다.

상기와 같이 형성된 본 발명과 종래기술의 상하부전극간의 일함수 차이에 대해 첨부도면 도 3a와 도 3b 를 참조하여 설명하기로 한다.

도 3a는 종래기술에 따른 상하부전극간의 일함수 차이를 에너지밴드(Energy band)를 이용하여 나타낸 도면이고, 도 3b는 본 발명의 실시예에 다른 상하부전극간의 일함수 차이를 에너지밴드를 이용하여 나타낸 도면이다.

도 3a와 도 3b에 도시된 바와 같이, 본 발명에서 N+ 도핑폴리실리콘으로 이루어진 하부전극과 P+도핑폴리실리콘으로 이루어진 상부전극간의 일함수 차이는 실리콘(Si)의 밴드갭 에너지(Bandgap Energy)와 동일하고(=1.1eV), 이러한 에너지 차이가 전자(Electron) 또는 정공(Hole)의 이동에 대한 추가적인 에너지장벽(Energy barrier)(29)이 되므로써 유전막에서의 누설전류가 억제된다. 그러나, 종래기술에서는 상하부전극물질이 모두 N+ 도핑폴리실리콘이므로 에너지장벽(28)이 낮다.

또한 전하저장시 상하부전극 물질인 도핑폴리실리콘이 축적모드(Acculationmode)로 동작하므로 상부전극을 N+ 도핑폴리실리콘으로 사용할 경우에 발생하는 폴리실리콘공핍(Polysilicon Depletion)에 의한 캐패시턴스(Capacitance)의 감소를 억제한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명의 캐패시터의 제조 방법은 확산방지막을 이용하지 않기 때문에 공정을 단순화할 수 있고, 후속 열공정에 대한 써멀버지트의 제한이 완화되는 효과가 있다.

그리고 상하부전극물질인 도핑폴리실리콘간의 공핍현상을 방지하므로 캐패시턴스의 저하를 방지하고, 상하부전극물질간에 추가적으로 발생되는 에너지장벽으로 인해 유전막에 흐르는 누설전류를 방지할 수 있다.

Claims (7)

1. 반도체 소자의 제조 방법에 있어서,

   반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 형성된 콘택홀을 포함한 전면에 제1 도전형 불순물이 도핑된 폴리실리콘을 증착하고 패터닝하여 하부전극을 형성하는 제 1 단계;

   상기 하부전극상에 제1 질화막을 형성하는 제 2 단계;

   상기 제1 질화막상에 유전막을 형성하는 제 3 단계;

   상기 유전막상에 제2 질화막을 형성하는 제 4 단계; 및

   상기 제2 질화막상에 제2 도전형 불순물이 도핑된 폴리실리콘을 증착하고 패터닝하여 상부전극을 형성하는 제 5 단계

   를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
2. 제 1 항에 있어서,

   상기 제1 도전형 불순물은 N형 불순물인 인(P)을 이용함을 특징으로 하는 캐패시터의 제조 방법.
3. 제 1 항에 있어서,

   상기 제 2 도전형 불순물은 P형 불순물인 보론 이온을 이용함을 특징으로 하는 캐패시터의 제조 방법.
4. 제 1 항에 있어서,

   상기 제 2 단계는,

   NH₃가스분위기에서 급속열처리하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
5. 제 1 항에 있어서,

   상기 제 2 단계는,

   NH₃플라즈마 또는 N₂O 플라즈마를 이용하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
6. 제 1 항에 있어서,

   상기 제 5 단계에서,

   상기 상부전극물질로 폴리실리콘저마늄을 이용함을 특징으로 하는 캐패시터의 제조 방법.
7. 제 1 항에 있어서,

   상기 제 4 단계에서,

   상기 제2 질화막은 상기 유전막과 상부전극간의 계면반응을 억제하기 위해 10∼15Å 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.