KR20000043200A - 금속 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 금속 게이트전극 형성방법에 관한 것으로, 게이트전극의 패터닝 공정시 손상된 반도체기판 상부의 게이트산화막의 막질을 향상시키고 LDD 이온주입공정시 사용될 산화막을 형성하기 위하여 산화분위기 하에서 열처리할 때 고융점 금속으로 형성된 게이트전극의 특성 열화를 방지하여 반도체소자의 고집적화를 가능하게 하는 기술로서, 상기 고융점금 속의 표면을 절연막으로 감싸는 형식으로 형성한 것이다.
Description
본 발명은 금속 게이트전극 형성방법에 관한 것으로, 특히 게이트산화막의 막질 향상을 위하여 실시되는 산화 분위기하에서의 열처리공정시 게이트전극으로 사용되는 고융점 금속이 산화되어 소자의 특성이 저하되는 현상을 방지하는 기술에 관한 것이다.
일반적으로, 반도체소자의 게이트전극은 도핑된 다결정실리콘이 가장 많이 사용된다.
이러한 다결정실리콘을 이용한 게이트전극은 공정이 안정하다는 장점이 있지만 다결정실리콘의 높은 비저항으로 인해 디자인룰 ( design rule ) 이 작아짐에 따라 소자의 동작속도 향상에 문제가 된다.
이러한 문제점을 해결하기 위하여, 비저항이 낮은 텅스텐 등의 고융점금속을 게이트전극으로 사용하는 방법이 제안되고 있다.
도 1 은 종래기술에 따른 금속 게이트전극 형성방법을 도시한 단면도로서, 고융점 금속으로 텅스텐을 사용한 경우를 도시한다.
먼저, 반도체기판(21) 상부에 게이트산화막(22)을 일정두께 형성하고 그 상부에 게이트전극용 텅스텐막(26)을 형성한다.
그리고, 텅스텐막(26) 상부에 마스크절연막(27)을 형성한다. 이때, 상기 마스크절연막(27)은 화학기상증착 ( chemical vapor deposition, 이하에서 CVD 라 함 ) 방법으로 형성된다.
그 다음에, 게이트전극마스크(도시안됨)를 이용한 노광 및 현상공정으로 상기 마스크절연막(27) 상부에 감광막패턴(도시안됨)을 형성하고 이를 마스크로하여 상기 마스크절연막(27)과 텅스텐막(26)을 패터닝하여 게이트전극을 형성한다.
그리고, 상기 패터닝 공정시 손상된 반도체기판(21) 상부의 게이트산화막(22)의 막질을 향상시키고 LDD 이온주입공정시 사용될 산화막을 형성하기 위하여 산화분위기 하에서 열처리한다.
그 다음, 상기 게이트전극을 마스크로하여 상기 반도체기판(21)에 저농도의 불순물 접합영역(도시안됨)을 형성한다.
그리고, 상기 게이트전극의 측벽에 절연막 스페이서(도시안됨)을 형성한다.
그 다음에, 상기 게이트전극과 절연막 스페이서를 마스크로하여 고농도의 불순물 접합영역을 형성하여 LDD 구조를 형성한다. (도 1)
상기와 같은 종래의 금속 게이트전극 형성방법은, 공정이 공정이 단순하다는 장점이 있으나, 열산화공정시 텅스텐이 노출되어 상기 텅스텐막이 산화되는 경우는 휘발성 물질인 텅스텐 산화막 ( WO3) 가 형성되어 게이트 전극의 외양이 망가지게 된다.
이러한 외양이 망가진 게이트전극은 이온주입이나 박막증착 등의 후속공정시 영향을 주게 되어 원하는 소자의 특성을 얻을 수 없게 되는 단점이 있다.
이러한 단점을 해결하기 위하여, N. Yamamoto 등에 의해 "Wet Hydrogen Oxidation" ( Journal of Electrochemical Society, Vol. 133, p. 401 (1986) ) 공정이 제안되어 있지만, 이 공정은 필요한 열산화막 두께를 얻기 위해서 1000 ℃ 정도의 고온에서 장시간 산화공정을 하여야 하고, 이는 금속 게이트전극의 사용이 예상되는 4기가급 메모리소자에서 큰 열적 특성 열화가 야기된다.
그리고, 상기 열적 특성 열화를 피하기 위한 질소 분위기에서의 열처리공정은 게이트산화막의 특성이 산소분위기에서 실시한 경우보다 나쁜 문제점이 유발된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극의 패터닝 공정시 손상된 반도체기판 상부의 게이트산화막의 막질을 향상시키고 LDD 이온주입공정시 사용될 산화막을 형성하기 위하여 산화분위기 하에서 열처리할 때 고융점 금속으로 형성된 게이트전극의 특성 열화를 방지하여 반도체소자의 고집적화를 가능하게 하는 금속 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 금속 게이트전극 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 금속 게이트전극 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1,21 : 반도체기판 2,22 : 게이트산화막
3 : TiN 4 : 도프드 실리콘층
5 : 확산방지막 6,26 : 텅스텐막, 고융점금속
7 : 제1 CVD 산화막 8 : 제2 CVD 산화막
27 : CVD 산화막
이상의 목적을 달성하기 위해 본 발명에 따른 금속 게이트전극 형성방법은,
반도체기판 상에 게이트절연막, 물리기상증착 ( physical vapor deposition, 이하에서 PVD 라 함 ) TiN, 도프드 실리콘층, 확산방지막, 게이트전극용 고융점금속 및 제1 CVD 절연막을 적층하는 공정과,
상기 제1 CVD 절연막, 고융점금속, 확산방지막 도프드 실리콘층을 게이트전극 마스크를 이용하여 식각하여 게이트전극을 형성하며 상기 TiN 을 노출시키는 공정과,
상기 게이트전극을 마스크로하여 상기 반도체기판에 저농도의 불순물 이온을 주입하는 공정과,
상기 게이트전극의 측벽에 제2 CVD 절연막으로 스페이서를 형성하는 공정과,
상기 스페이서 하부까지 상기 TiN 을 습식식각하는 공정과,
상기 게이트전극과 스페이서를 마스크로하여 상기 반도체기판에 고농도의 불순물 이온을 주입하여 LDD 구조의 불순물 접합영역을 형성하는 공정을 포함하는 것과,
상기 TiN 은 50 - 100 Å 두께로 형성되는 것과,
상기 확산방지막은 TiN 이나 WN 금속이 50 - 300 Å 두께로 형성되는 것과,
상기 도프드 실리콘층은 다결정실리콘이나 비정질실리콘으로 구비되는 것과,
상기 고융점금속은 100 - 2000 Å 의 두께로 형성되는 것과,
상기 저농도의 불순물 이온 주입공정은 1E13 - 5E14 의 농도로 주입되는 것과,
상기 습식식각공정은 H2O2를 주용액으로 하는 화학용액을 사용하여 실시하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
소자분리막이 형성된 반도체기판 상부에 게이트절연막, TiN, 도프드 다결정실리콘막, 텅스텐, 마스크절연막을 순차적으로 증착하고, 이를 상부로부터 TiN 이 노출되도록 패터닝한 다음, 산화막 등의 절연막으로 게이트전극 물질인 상기 텅스텐을 감싸고 후속식각공정에서 게이트전극 끝부분의 TiN 을 제거하여 게이트전극과 손상받은 게이트절연막의 접촉을 막아주어 산화로 인한 게이트전극의 외양 변화를 방지하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 금속 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(1)의 비활성영역에 소자분리막(도시안됨)을 형성한다.
그리고, 전체표면상부에 게이트산화막(2), PVD TiN (3), 도프드 실리콘층(4), 확산방지막(5), 고융점금속(6) 및 제1 CVD 산화막(7)을 순차적으로 적층한다.
이때, 상기 TiN(3)은 50 - 100 Å의 두께로 형성하되, 낮은 전력을 이용하여 형성함으로써 게이트산화막(2)에 손상이 적게 가도록 한다.
그리고, 상기 도프드 실리콘층(4)은 다결정실리콘이나 비정질실리콘으로 형성한다.
그리고, 상기 확산방지막(5)은 TiN 이나 WN 으로 50 - 300 Å 두께로 형성한다.
그리고, 상기 고융점금속(6)은 100 - 2000 Å 두께의 텅스텐막으로 형성한다. (도 2a)
그 다음에, 게이트전극마스크(도시안됨)를 이용한 식각공정으로 상기 제1 CVD 산화막(7), 고융점금속, 확산방지막(5), 도프드 실리콘층(4)을 식각함으로써 상기 TiN (3)을 노출시키며 게이트전극을 형성한다. 이때, 상기 식각공정은 과도식각을 수반하여 상기 TiN(3)이 일정두께 식각된다.
여기서, 상기 게이트전극마스크를 이용한 식각공정은, 제1 CVD 산화막(7) 상부에 감광막을 도포하고 이를 상기 게이트전극마스크를 이용하여 노광 및 현상하여 패터닝한 다음, 감광막패턴을 마스크로 하여 식각하는 공정이다.
그 다음에, 상기 게이트전극을 마스크로하여 상기 반도체기판(1)에 저농도의 불순물 이온을 주입함으로써 저농도의 불순물 접합영역(도시안됨)을 형성한다. 이때, 상기 이온주입공정은 1E13 - 5E14 정도의 이온을 주입한다. (도 2b)
그리고, 상기 게이트전극마스크를 이용한 식각공정으로 형성된 게이트전극의 측벽에 제2 CVD 산화막(8)으로 스페이서를 형성한다.
이때, 상기 스페이서는 전체표면상부에 제2 CVD 산화막(8)을 증착하고 이를 이방성식각하여 형성한다. (도 2c)
그 다음에, 상기 TiN (3)을 습식방법으로 상기 스페이서의 하부, 다시말하면 게이트전극의 끝부분까지 식각한다.
이때, 상기 습식식각은 H2O2를 주용액으로 하는 화학용액을 사용하여 실시한다.
그 다음에, 상기 게이드전극과 제2 CVD 산화막(8) 스페이서를 마스크로 하여 상기 반도체기판(1)에 고농도의 불순물 이온을 주입하여 LDD 구조의 불순물 접합영역을 형성한다. (도 2d)
이상에서 설명한 바와같이 본 발명에 따른 금속 게이트전극 형성방법은, 고융점금속을 게이트전극으로 사용하되, 상기 고융점금속의 주변을 절연막으로 감싸 게이트산화막의 손상을 보상하기 위한 열산화공정시 게이트전극의 특성 열화를 방지할 수 있어 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (7)
- 반도체기판 상에 게이트절연막, PVD TiN, 도프드 실리콘층, 확산방지막, 게이트전극용 고융점금속 및 제1 CVD 절연막을 적층하는 공정과,상기 제1 CVD 절연막, 고융점금속, 확산방지막 도프드 실리콘층을 게이트전극 마스크를 이용하여 식각하여 게이트전극을 형성하며 상기 TiN 을 노출시키는 공정과,상기 게이트전극을 마스크로하여 상기 반도체기판에 저농도의 불순물 이온을 주입하는 공정과,상기 게이트전극의 측벽에 제2 CVD 절연막으로 스페이서를 형성하는 공정과,상기 스페이서 하부까지 상기 TiN 을 습식식각하는 공정과,상기 게이트전극과 스페이서를 마스크로하여 상기 반도체기판에 고농도의 불순물 이온을 주입하여 LDD 구조의 불순물 접합영역을 형성하는 공정을 포함하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 TiN 은 50 - 100 Å 두께로 형성되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 확산방지막은 TiN 이나 WN 금속이 50 - 300 Å 두께로 형성되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 도프드 실리콘층은 다결정실리콘이나 비정질실리콘으로 구비되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 고융점금속은 100 - 2000 Å 의 두께로 형성되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1항에 있어서,상기 저농도의 불순물 이온 주입공정은 1E13 - 5E14 의 농도로 주입되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 습식식각공정은 H2O2를 주용액으로 하는 화학용액을 사용하여 실시하는 것을 특징으로하는 금속 게이트전극 형성방법.
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