KR100862414B1 - 단전자 저장에 기초한 동적 메모리 - Google Patents

단전자 저장에 기초한 동적 메모리 Download PDF

Info

Publication number
KR100862414B1
KR100862414B1 KR1020037010439A KR20037010439A KR100862414B1 KR 100862414 B1 KR100862414 B1 KR 100862414B1 KR 1020037010439 A KR1020037010439 A KR 1020037010439A KR 20037010439 A KR20037010439 A KR 20037010439A KR 100862414 B1 KR100862414 B1 KR 100862414B1
Authority
KR
South Korea
Prior art keywords
region
polysilicon
channel
substrate
potential minimum
Prior art date
Application number
KR1020037010439A
Other languages
English (en)
Other versions
KR20030074803A (ko
Inventor
레오나드 포브스
키 와이. 안
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20030074803A publication Critical patent/KR20030074803A/ko
Application granted granted Critical
Publication of KR100862414B1 publication Critical patent/KR100862414B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7888—Transistors programmable by two single electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

메모리 셀 내의 전도 채널 및/또는 저장 구조를 형성하는데 사용되는 서브-리소그래픽 단위의 에지-디파인드 구조를 형성하는 방법. 희생 실리콘 질화물 섬들이 저온에서 증착되고, 패턴되어 고 분해능 식각 기술로 식각된다. 다음으로는 폴리실리콘이 상기 희생 실리콘 질화물 섬 위로 증착되고, 방향성을 가지고 식각되어, 최소 형상 크기의 대략 10분의 1인 에지-디파인드 폴리실리콘 도트 및 스트립 구조를 형성한다. 상기 에지-디파인드 폴리실리콘 스트립 및 도트는 NMOS 소자의 소스 및 드레인 영역 사이에 형성된다. 상기 희생 실리콘 질화물 섬이 제거된 후, 상기 에지-디파인드 폴리실리콘 스트립 및 도트는 종래의 CMOS 공정에서 문턱 전압 주입을 마스크하는 데에 사용된다. 상기 에지-디파인드 폴리실리콘 스트립 및 도트가 제거된 후, 전도 채널 및 두 개의 인접한 퍼텐셜 미니멈 도트가 형성된다.
메모리 소자, DRAM, CMOS

Description

단전자 저장에 기초한 동적 메모리 {DYNAMIC MEMORY BASED ON SINGLE ELECTRON STORAGE}
본 발명은 반도체 소자의 분야에 관한 것으로, 보다 상세하게는 메모리 소자의 전하 저장 구조들의 대전시키는 기술에 관한 것이다.
통상적으로, 동적 랜덤 억세스 메모리(Dynamic Random Access Memory: DRAM) 셀(cell)은, 금속 산화물 반도체 전계 효과 트랜지스터 (Metal- Oxide- Semiconductor Field Effect Transistor: MOSFET)와 같은 억세스 장치에 연결된 전하 저장 커패시터(charge storage capacitor) (또는 셀 커패시터)를 구비한다. 상기 MOSFET은 커패시터를 대전시키거나 전하를 제거하여, 상기 저장된 전하에 의해 정의되는 논리 상태에 영향을 미친다. 일반적으로, 동작 전압, 누설률(leakage rate) 및 재생률(refresh rate)과 같은 DRAM의 동작 조건들은 소정의 미니멈(minimum) 전하가 상기 커패시터에 저장되어 있을 것을 요구한다. 더 큰 기억 용량에 대한 지속적인 경향에 비추어, 저장 셀의 실장 밀도는 증가되어야 하지만, 각각의 저장 셀은 각각의 메모리 셀 영역을 위한 필수 커패시턴스 레벨을 유지해야 한다. 따라서, 가용 메모리 셀 영역 상에서 상대적으로 높은 저장 커패시턴스를 가지는 커패시터를 생산하는 것이 매우 어려워지고 있다.
전자 장치의 소형화 경향의 관점에서, 단전자 소자(single electron component)가 소개되었다. 상기 단전자 소자에서는 스위칭 프로세스가 단전자에 의해 초래된다. (1) 트랜지스터의 게이트 산화물(gate oxide)에서 실리콘 함유물 상의 단전자들을 포획하는 것; (2) 상기 게이트 산화물의 트랩(trap) 또는 점 결함(point defect)에서 전자를 포획하는 것; (3) 박막 트랜지스터에서 폴리실리콘(polysilicon)의 그레인(grain)에서 전자를 포획하는 것; 또는 (4) 절연 물질 상의 거칠어진 실리콘의 초박막(ultra-thin film)에 있는 퍼텐셜 미니멈 영역에서 단전자를 포획하는 것에 기초하여 실리콘 기술에서 메모리 시스템을 위한 이러한 방식 및 기술이 공지되어 있다. 그러나, 이러한 기술들의 대부분은 얇은 산화막을 통한 전자의 터널링(tunneling)을 포함하는데, 전자의 터널링은 이러한 산화막에서 높은 전계를 요구한다. 이러한 높은 전계는 산화막을 열화시키고, 일반적으로 109번 정도의 제한된 메모리 사이클링 횟수만을 허용한다. 다른 단전자 기술은 박막에 형성된 폴리실리콘 그레인 상에서 전자를 포획하는 것으로 이루어지지만, 상기 그레인(grain)을 형성하기 위한 상기 폴리실리콘의 러프닝(roughening)이 무작위적으로 일어나기 때문에, 이러한 과정은 제어하기 어렵다.
따라서, IC 제조에 사용되는 단전자 소자를 형성하는 개선된 방법이 필요하다. 또한, 쉽게 재현 가능하고 무작위적인 방식으로 발생하지 않는 전도 채널 및 저장 영역이 구비된 고밀도 단전자 메모리 소자 및 이러한 메모리 소자를 제조하는 방법이 필요하다.
본 발명에서는, 단전자 메모리 소자에서 전도 채널 및/또는 저장 구조를 형성하는데 사용되는 서브-리소그래픽(sub-lithographic) 단위의 에지-디파인드(edge-defined) 구조를 제조하는 방법이 제공된다.
본 발명의 모범적인 실시예에서는, 희생 실리콘 질화물 섬(island)이 저온에서 증착되고, 고 분해능(high resolution) 식각 기술에 의해 패턴되고 식각된다. 다음으로는 폴리실리콘이 상기 희생 실리콘 질화물 섬 위로 증착되고, 방향성을 가지면서 식각되어, 최소 형상 크기의 10분의 1 가량인 에지-디파인드 폴리실리콘 도트(dot) 및 스트립(strip) 구조를 형성한다.
본 발명의 모범적인 실시예에서는 에지-디파인드 폴리실리콘 스트립 및 도트가 NMOS 소자의 소스(source) 및 드레인(drain) 영역 사이에 형성된다. 상기 희생 실리콘 질화물 섬의 제거에 이어서, 상기 에지-디파인드 폴리실리콘 스트립 및 도트는, 종래의 CMOS 공정에서의 문턱 전압 주입을 마스크하는 데에 사용된다. 이러한 방식으로, 전도 채널 및 두 개의 인접한 퍼텐셜 미니멈 도트가 상기 에지-디파인드 폴리실리콘 스트립 및 도트의 제거 후에 형성된다. 이러한 퍼텐셜 미니멈 도트에서의 전자의 있고 없음이, 예를 들어 초고밀도 단전자 DRAM의 상기 전도 채널에서 전자의 수를 조절한다.
본 발명의 추가적인 장점들은, 본 발명의 모범적인 실시예를 설명하는 발명의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
도 1에는 본 발명의 방법에 따라 서브-리소그래픽(sub-lithographic) 에지-디파인드 구조(edge-defined structure)가 구비된 반도체 소자의 일부분의 단면도가 도시되어 있다.
도 2에는 도 1의 공정에 뒤이은 공정 단계에서 도 1에 도시된 소자의 단면도가 도시되어 있다.
도 3에는 도 2의 공정에 뒤이은 공정 단계에서 도 1에 도시된 소자의 단면도가 도시되어 있다.
도 4에는 도 3에 도시된 소자를 위에서 바라본 사시도가 도시되어 있다.
도 5에는 도 4의 공정에 뒤이은 공정 단계에서 도 1에 도시된 소자의 단면도가 도시되어 있다.
도 6에는 도 5의 공정에 뒤이은 공정 단계에서 도 1에 도시된 소자의 단면도가 도시되어 있다.
도 7에는 도 6의 공정에 뒤이은 공정 단계에서 도 1에 도시된 소자의 단면도가 도시되어 있다.
도 8에는 도 7의 공정에 뒤이은 공정 단계에서 도 1에 도시된 소자의 단면도가 도시되어 있다.
도 9에는 본 발명의 방법에 따라 형성되는 에지-디파인드 구조가 구비된 단전자 DRAM 소자의 일부분의 단면도가 도시되어 있다.
도 10에는 도 9의 공정에 뒤이은 공정 단계에서 도 9에 도시된 소자의 단면도가 도시되어 있다.
도 11에는 도 10의 공정에 뒤이은 공정 단계에서 도 9에 도시된 소자의 단면도가 도시되어 있다.
도 12에는 도 11의 공정에 뒤이은 공정 단계에서 도 9에 도시된 소자의 단면도가 도시되어 있다.
도 13에는 도 12의 공정에 뒤이은 공정 단계에서 도 9에 도시된 소자의 단면도가 도시되어 있다.
도 14에는 도 13의 공정에 뒤이은 공정 단계에서 도 9에 도시된 소자의 단면도가 도시되어 있다.
도 15에는 도 14에 도시된 소자의 평면도가 도시되어 있다.
도 16에는 도 15의 공정에 뒤이은 공정 단계에서 도 15에 도시된 소자의 평면도가 도시되어 있다.
도 17에는 도 16의 17-17' 선을 따라 자른 단면도가 도시되어 있다.
도 18에는 도 17의 공정에 뒤이은 공정 단계에서 도 9에 도시된 소자의 단면도가 도시되어 있다.
도 19에는 도 18의 공정에 뒤이은 공정 단계에서 도 9에 도시된 소자의 단면도가 도시되어 있다.
도 20에는 도 19에 도시된 소자의 부분 단면도가 도시되어 있다.
도 21에는 도 19의 공정에 뒤이은 공정 단계에서 도 9에 도시된 소자의 단면도가 도시되어 있다.
도 22에는 도 21에 도시된 소자의 평면도가 도시되어 있다.
도 23에는 도 22에 도시된 소자를 90° 회전시킨 평면도가 도시되어 있다.
도 24에는 도 23의 공정에 뒤이은 공정 단계에서 도 21에 도시된 소자의 평면도가 도시되어 있다.
도 25에는 도 24의 공정에 뒤이은 공정 단계에서 도 21에 도시된 소자의 평면도가 도시되어 있다.
도 26에는 도 25의 26-26' 선을 따라 자른 도 25에 도시된 소자의 단면도가 도시되어 있다.
도 27에는 도 26의 공정에 뒤이은 공정 단계에서 도 25에 도시된 소자의 단면도가 도시되어 있다.
도 28에는 도 27의 28-28' 선을 따라 자른 도 25에 도시된 소자의 단면도가 도시되어 있다.
도 29에는 본 발명의 방법에 따라 형성되는 퍼텐셜 미니멈 도트에 저장된 전자에 대한 y축 방향에서의 에너지 장벽과 표면에서의 퍼텐셜의 변화가 도시되어 있다.
도 30에는 본 발명의 방법에 따라 형성되는 퍼텐셜 미니멈 도트에 저장된 전자에 대한 x축 방향에서의 에너지 장벽과 표면에서의 퍼텐셜의 변화가 도시되어 있다.
도 31에는 본 발명의 방법에 따라 형성되는 단전자 DRAM 소자의 퍼텐셜 미니멈 도트와 전도 채널을 위한 커패시티브 소자에 기초하는 소자 모델이 도시되어 있다.
도 32에는 본 발명의 방법에 따라 형성되는 단전자 DRAM 소자의 퍼텐셜 미니멈 도트와 전도 채널을 위한 커패시티브 소자에 기초하는 다른 소자 모델이 도시되어 있다.
도 33에는 본 발명에 따라 형성되는 전도 채널과 퍼텐셜 미니멈 도트가 구비된 트랜지스터를 포함하여 구성되는 단전자 DRAM 어레이가 도시되어 있다.
도 34에는 본 발명이 적용된 단전자 메모리 소자를 구비하는 컴퓨터가 도시되어 있다.
이하의 상세한 설명에서는, 본 발명이 적용되는 다양하고 특정된 모범적인 실시예들이 설명된다. 이러한 실시예들은 당업자가 본 발명을 실시하기에 충분하게 자세히 설명되고, 다른 실시예가 채용될 수 있다는 것과, 구조적, 논리적 및 전기적인 변화가 가해질 수 있다는 것이 이해될 것이다.
이하의 설명에서 사용되는 "웨이퍼" 또는 "기판"이라는 용어는, 노출된 반도체 표면이 구비되는 일종의 반도체 기반의 구조를 포함한다. 웨이퍼와 구조는 실리콘 온 인슐레이터(Silicon-On Insulator: SOI), 실리콘 온 사파이어(Silicon-On Sapphire: SOS), 도핑 또는 비도핑 (doped or undoped) 반도체, 기초 반도체 파운데이션에 의해 지지되는 실리콘의 적층 레이어, 및 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 상기 반도체는 실리콘 기반일 필요는 없다. 상기 반도체는 실리콘-게르마늄(Si-Ge), 게르마늄(Ge) 또는 갈륨 아세나이드(GaAs)일 수 있다.
동일한 부재는 동일한 참조 번호로 지시되고 있는 도면을 참조하면, 도 1 내지 도 8에는 0.1μCMOS 기술에서 서브-리소그래픽 단위의 에지-디파인드 구조를 형성하는 방법이 도시되어 있는데, 이러한 기술은 메모리 소자에서 채널 및/또는 저장 구조를 형성하는데 사용된다. 도 9 내지 도 27에는 전하 저장 기술에 사용되는 고밀도 단전자 메모리 소자의 일부분의 실시예가 도시되어 있는데, 상기 전하 저장 기술은 본 발명의 방법에 따라 형성되는 상기 에지-디파인드 구조를 채용한다.
도 1에는 본 발명의 방법에 따라 공정의 중간 단계에 있는 메모리 소자를 위한 에지-디파인드 구조의 형성을 설명하는 도면이 도시되어 있다. 도 1의 구조는 기판(10)과 상기 기판(10)에 종래의 반도체 공정 기술에 의해 형성된 산화물층(12)으로 구성된다. 대략 500Å 내지 1000Å의 얇은 실리콘 질화물층(14)(도 1)이 상기 기판(10)과 산화물층(12) 위로 증착된다. 상기 실리콘 질화물층(14)은, 이하에서 보다 상세히 설명되는 것과 같이 후속 공정에서 제거되는 희생층이다.
본 발명의 모범적인 실시예에 따르면, 상기 실리콘 질화물층(14)(도 1)은 저온 증착 공정을 적용하여 형성된다. 예를 들어, 실리콘 질화물은, 증착 공정에서 식각제(etchant)로서 수산화칼륨(KOH):이소프로필(isopropyl):수소(H2)의 혼합용액을 사용했던 파네푸치, 알. 알.(Panepucci, R.R.) 등의 "Silicon Nitride Deposited by Electron Cyclotron Resonance Plasma Enhanced Chemical Vapor Deposition for Micromacining Applications", Proceedings of SPIE, vol. 3512, pp. 146-51 (1998)에 설명된 것과 같이, 마이크로머시닝 응용을 위한 전자 사이클로트론 공명 플라즈마 강화 화학 기상 증착(Electron Cyclotron Resonance Plasma Enhanced Chemical Vapor Deposition: ECR PE CVD)에 의해 저온에서 증착된다.
또한, 상기 실리콘 질화물층(14)(도 1)은, 질소 플라즈마에서 가스 프리커서(gas precursor)로서 순수 실란(silane)을 사용하면서 저온과 저 마이크로웨이브 전력에서 증착될 수 있다. 이러한 저온 증착 공정의 상세한 내용은 라피레이드, 엠.(Lapeyrade, M.) 등의 "Silicon Nitride Films Deposited by Electron Cyclotron Resonance Plasma-Enhanced Chemical Vapor Deposition", Journal of Vacuum Science and Technology A, vol. 17, no. 2, pp. 433-44 (1999)에 요약되어 있다. 이러한 방식으로, (대략 1015 Ω/cm 및 그 이상의) 높은 비저항과 대략 3MV/cm의 절연 파괴 전계(break-down field)를 갖는 실리콘 질화물 막을 300℃ 정도의 기판 온도에서 얻을 수 있다.
도 2에 도시된 것과 같이, 상기 실리콘 질화물층(14)은, 대략 5000Å 내지 10000Å의 두께로 상기 실리콘 질화물층(14)의 위로 형성되는 포토레지스트층(15)을 사용하여 패턴이 그려진다. 다음으로, 상기 포토레지스트층(15)은 마스크(미도시)로 패터닝되어 도 3에 도시된 것과 같은 실리콘 질화물 구조(20)를 얻기 위한 식각 단계에서 식각 마스크로 사용된다. 최소 치수로, 상기 실리콘 질화물 구조(20)는, 예를 들어 1000Å×1000Å의 정사각형 모양을 가질 수 있다. 도 3에는 단지 하나의 실리콘 질화물 구조(20)가 도시되어 있지만, 이러한 실리콘 질화물 구조 즉, 정사각형 모양이 상기 산화물층(12) 위에 복수 개가 구비된다는 것으로 이해되어야 한다. 이러한 복수 개의 실리콘 질화물 구조(20)들은 도 4에 3차원으로 도시되어 있다.
상기 실리콘 질화물 구조(20)(도 3)를 얻기 위한 포토레지스트층(15)(도 2)의 식각은, 메숴, 엠. 제이.(Mesher, M.J.) 등의 "AS dry etch fabrication process for microelectromechanical devices using silicon nitride sacrificial layers", Proceedings of InterPACK 97, vol. 1, pp. 435-38 (1997)에 설명된 것과 같이, 폴리 에치(Poly-Etch)라는 상용화된 시스템을 사용하여 산화물에 대해 20nm/min의 식각률을 가지는 것과 비교되는 대략 3㎛/min의 질화물 식각률을 가지는 고 분해능 식각 기술을 사용하여 수행된다.
또한, 상기 실리콘 질화물 구조(20)(도 3)를 얻기 위한 상기 포토레지스트층(15)(도 2)의 식각은 개선된 0.35㎛ 이하의 매우 균일하고 선택적인 질화물 스페이서 식각 공정에 의해 이루어진다. 이러한 공정은, 일렉트릭 에치 M*P+MERIE 챔버(electric etch M*P MERIE chamber)라고 불리는 상용화된 시스템을 사용하여 레기, 제이. 엠.(Regis, J. M.) 등이 "Reactive ion etch of silicon nitride spacer with high selectivity to oxide", Proceedings of 1997 IEEE/SEMI Advanced Semiconductor Manufacturing Conference and Workshop, pp. 252-56 (1997)에서 자세히 설명하였다. CF3/Ar 기반의 주 식각 공정은, 우수한 균일성과 함께 제어 가능한 80 내지 170 nm/min 질화물 식각률을 제공하는 한편, 적절한 프로파일을 제공하고 상기 스페이서의 간격을 유지한다.
선택적으로, 상기 실리콘 질화물 구조(20)(도 3)를 얻기 위해 상기 포토레지스트층(15)(도 2)의 식각을 유도 결합 플라즈마(inductively-coupled plasma) 시스템을 사용하여 수행할 수도 있다. 최근에, 왕, 와이.(Wang, Y.) 등은 "High selectivity silicon nitride etch process", Semiconductor Int., vol. 21, no. 8, pp. 235-40 (1998)에서 유도 결합 플라즈마를 사용한 고 선택비 질화물 식각 공정을 요약하였는데, 여기서 LPCVD 질화물의 열 산화물에 대한 식각 선택비로 40:1보다 높은 식각 선택비가 50nm/min의 질화물 식각률에서 얻어졌다.
도 5에 도시된 것과 같이, 상기 실리콘 구조(20)의 형성 후에, 폴리실리콘층(22)(도 5)이 상기 실리콘 질화물 구조(20) 및 상기 산화물층(12) 위에 형성된다. 약식으로 도 5에는 도 4의 구조의 단면도가 도시되어 있고, 단지 하나의 실리콘 질화물 구조(20)를 설명하고 있다. 그러나, 상기 폴리실리콘층(22)은 도 4의 복수 개의 실리콘 질화물 구조(20) 위에 형성되는 것이라고 이해되어야 한다.
본 발명의 모범적인 실시예로서, 상기 폴리실리콘층(22)(도 5)은 실란 프리커서를 사용하여 대략 1500Å 내지 1800Å의 두께로 화학 기상 증착(CVD)함으로써 증착된다. 이러한 증착 공정의 예는 보스웰, 이. 씨.(Boswell, E. C.) 등의 "Polysilicon field emitters", Journal of Vacuum Science and Tech. B, vol. 14, 14, no. 3, pp. 1910-13 (1996)에 개시되는데, 그 내용에 따르면 645℃에서 폴리실리콘 막이 CVD에 의해 큰 기판 상에 증착되고, 그 다음 HF:HNO3 아세트산 식각을 사용하여 습식 식각으로 원하는 구조를 형성한다. 상기 구조물들의 산화는 950℃의 습식 산소로(wet oxygen furnace) 내에서 약 90분 동안 수행된다. 그 다음, 이러한 산화물은 완충 HF에서 식각된다. 이러한 증착, 식각 및 산화 공정의 조합은 효율적인 필드 이미션(field emission)을 위한 더 예리한 폴리실리콘 구조를 생산하였다.
상기 폴리실리콘층(22)(도 5)의 형성에 뒤이어, 도 6에 도시된 것과 같이, 에지-디파인드 폴리실리콘 구조(24)(도 6)가 RIE에 의한 상기 폴리실리콘층(22)의 방향성 식각을 통하여 형성된다. 상기 에지-디파인드 폴리실리콘 구조(24)의 치수는 폭이 약 100Å이고 길이가 약 1000Å이다. 상기 폴리실리콘층(22)의 방향성 식각은, 호리오카, 케이.(Horioka, K.) 등의 "Highly selective and directional etching of phosphorous doped polycrystalline silicon with tri-level resist mask employing magnetron plasma", 1998 Symposium on VLSI Technology, Digest of Technical Papers, pp. 81-82 (1998)에 설명된 것과 같은 다양한 방법들에 의해 수행될 수 있다. 호리오카, 케이. 등은, 0℃이하의 기판에서 삼중 레벨 레지스트 마스크(tri-level resist mask)를 사용하면서 마그네트론 Cl2SiCl4 플라즈마를 사용하는 n+ 폴리실리콘의 고 선택성 및 방향성 식각에 대해 설명하였다.
선택적으로, 상기 에지-디파인드 폴리실리콘 구조(24)(도 6)는, 맛수라(Matsuura) 등이 "Directional etching of Si with perfect selectivity to SiO2 using an ultraclean electron cyclotron resonance plasma", Appl. Phys. Letters, vol. 56, no. 14, pp. 1339-41 (1990)에서 설명한 것과 같이, 초 청정(ultra-clean) 전자 사이클로트론 공명(Electron Cyclotron Resonance: ECR) 플라즈마 식각 장치를 사용하여 형성될 수 있다. 0.6 내지 4.0 토르(Torr)의 압력에서 300 내지 700와트의 마이크로웨이브 전력이 가해지는 염소 플라즈마가 선택적으로 실리콘 막을 식각하는데 사용되었다. 고 선택성 조건 하에서, 언더컷(undercut)을 최소로 하면서 이방성의 마이크로미터 단위 이하의 폴리실리콘 패턴이 얻어졌다.
또한, 상기 에지-디파인드 폴리실리콘 구조(24)(도 6)는, 에사시, 엠.(Esashi, M.) 등이 "High-rate directional deep dry etching for bulk silicon micromachining", Journal of Micromechanics and Microengineering, vol. 5, no. 1, pp. 5-10 (1995)에서 요약한 방법에 따라, 저온 이온 반응 식각에 의해 방향성을 가지면서 깊게 상기 폴리실리콘층(22)을 식각함으로써 얻어질 수 있다. 에사시, 엠. 등에 의해 개발된 시스템은 일반적인 0.8㎛/min의 식각률로 20㎛ 두께의 수직 벽으로 200㎛ 두께의 실리콘웨이퍼를 통하여 식각하는데 사용될 수 있다.
여하튼간에 상기 폴리실리콘층(22)(도 5)의 상기 폴리실리콘은 상기 실리콘 질화물 구조(20)의 상단부 및 필드 산화물 영역으로부터 제거되어, 상기 에지-디파인드 폴리실리콘 구조(24)(도 6)가 상기 실리콘 질화물 구조(20)의 측벽을 따라서 얻어진다. 각각의 실리콘 질화물 구조(20)(도 4)에는 네 개의 측벽이 구비되기 때문에, 각각의 실리콘 질화물 구조(20)에는 네 개의 각각의 에지-디파인드 폴리실리콘 구조(24)가 구비되고, 상기 각각의 에지-디파인드 폴리실리콘 구조(24)는 각각의 측벽 상에 형성된다. 일반적으로, 상기 에지-디파인드 폴리실리콘 구조(24)는 대략 최소 형상 크기의 10분의 1이거나, 폭이 약 100Å, 길이가 약 1000Å이고, 상기 실리콘 질화물 구조(20) 및 상기 폴리실리콘층(22)의 상대적인 두께를 다양하게 변화시킴으로써 변화될 수 있다.
일단 상기 폴리실리콘층(22)의 방향성 식각이 완료되면, 상기 실리콘 질화물 구조(20)는, 예를 들어 습식 식각에 의해 제거되어 네 개의 에지-디파인드 폴리실리콘 구조(24)를 보유하는 도 7에 도시된 구조가 얻어진다. 실리콘 질화물의 습식 식각의 예는, 알카이시, 엠. 엠.(Alkaisi, M. M.) 등의 "Nanolithography using wet etched nitride phase mask", Journal of Vacuum Science and Tech. B, vol. 16, no. 6, pp. 3929-33 (1998)에 설명되어 있고, 여기서 실리콘 질화물은 뜨거운 H3PO4 또는 HF를 사용하여 식각된다.
(이하에서 설명될 모범적인 실시예에서처럼) 하나의 에지-디파인드 폴리실리콘 구조(24)가 필요한 경우에는, 다른 세 개의 에지-디파인드 폴리실리콘 구조(24)들을 제거하여 도 8에 도시된 구조를 얻기 위해 추가적인 마스킹 단계가 채용된다. 도 8의 에지-디파인드 폴리실리콘 구조(24)는, 100Å 이하의 또는 위에서 설명된 것처럼 최소 형상 크기의 10분의 1의 형상 크기를 가지며, 이것은 상기 실리콘 질화물 구조(20)의 두께이다.
도 8의 에지-디파인드 폴리실리콘 구조(24)는 예를 들어 스트립(strip) 및/또는 도트(dot)와 같이 다양한 형상을 가지도록 설계될 수 있고, 또한 이러한 형상은, 종래의 CMOS 공정에서 (예를 들어, NMOS 소자와 같은) 메모리 소자의 문턱 전압(threshold voltage)을 조절하는 문턱 전압 주입(implantation)을 마스크(mask)하는 데에 사용될 수 있다. 이러한 어플리케이션에서 사용되는 "폴리실리콘 도트"라는 용어는 원형이나 구형의 구조에 한정되지 않고, 반구 또는 직사각형 등을 포함하는 소정의 구조를 구비한 폴리실리콘 구조를 뜻한다.
본 발명의 모범적인 실시예에서, 도 8의 에지-디파인드 폴리실리콘 구조(24)와 같은 에지-디파인드 폴리실리콘 구조를 형성하는 방법은, 통상의 n-채널 CMOS 소자의 얇은 산화물 게이트 영역에 폴리실리콘 스트립 및 인접한 폴리실리콘 도트를 형성하는 데에 채용된다. 이하에서 상세히 설명될 것과 같이, 폴리실리콘 스트립은 소스와 드레인 영역 사이의 낮은 문턱 전압을 가진 전도 채널을 형성하는 데에 사용되고, 상기 인접한 폴리실리콘 도트는 전자를 저장하기 위해 퍼텐셜 미니멈 영역(potential minimum region)을 형성하는 데에 사용된다. 이러한 퍼텐셜 미니멈 영역에 전자가 있거나 없는 것은 초고밀도의 단전자 DRAM에서의 메모리 기능으로 채용된다. 본 발명의 방법에 따라 형성되는 채널 및 저장 영역으로서의 폴리실리콘 스트립 및 도트가 구비된 고밀도 단전자 DRAM용 n-채널 CMOS 소자의 형성은, 도 9 내지 도 32를 참조하여 설명한다.
도 9에는 필드 산화물 영역(53)이 종래의 반도체 공정 기술에 의해 기판(50)에 형성되는 n-채널 CMOS 소자 영역의 단면도가 도시되어 있다. 본 발명의 목적을 위하여, 종래의 트랜지스터의 소스/드레인 영역(미도시)은 이미 형성되어 있고, 게이트 스택 또한 이미 상기 소스 및 드레인을 도핑하기 위해 형성되고 제거되었다고 함축적으로 가정한다. 상기 필드 산화물 영역(53)은 얇은 게이트 산화물 영역(51)(thin gate oxide device region)을 둘러싸서 완전히 절연시키고, 그 중앙에는 이하에서 보다 상세히 설명되는 것과 같이 얇은 폴리실리콘 스트립(65)(도 13) 및 두 개의 인접한 폴리실리콘 도트(85)(도 21)가 형성된다.
다음으로는 실리콘 질화물층(14)(도 2)의 형성과 관련하여 위에서 설명된 저온 증착 방법에 의해 제1 실리콘 질화물층(54)(도 9)이 증착된다. 상기 제1 실리콘 질화물층(54)은, 도 10에 도시된 것과 같이 상기 얇은 게이트 산화물 영역(51)의 중앙에 프락시멀 단부(proximal end)가 구비되는 제1 실리콘 질화물 섬(60)을 얻기 위해, 광학적 리소그래피에 의해 패터닝되고 식각된다. 다음으로는 폴리실리콘층(22)(도 5)의 형성과 관련하여 위에서 약술한 증착 공정 중의 어느 것에 의해 제1 폴리실리콘층(62)(도 11)이 제1 실리콘 질화물 섬(60) 및 얇은 게이트 산화물 영역(51) 위에 형성된다. 이어서 상기 제1 폴리실리콘층(62)이 RIE에 의해 방향성을 가지면서 식각되어, 도 6을 참조하여 위에서 설명된 상기 에지-디파인드 폴리실리콘 구조(24)가 형성되는 것과 유사한 방식으로 네 개의 에지-디파인드 폴리실리콘 스트립(63)(도 12)을 형성한다. 도 12에는 단 두 개의 에지-디파인드 폴리실리콘 스트립(63)의 단면도가 도시되어 있지만, 실제로는 네 개의 에지-디파인드 폴리실리콘 스트립(63)이 상기 제1 실리콘 질화물 섬(60)의 각각의 측벽 상에 각각 형성된다. 네 개의 에지-디파인드 폴리실리콘 스트립(63)의 각각은 대략 100Å의 폭과 대략 1000Å의 길이를 갖는다.
상기 제1 폴리실리콘층(62)의 방향성 식각 이후, 상기 제1 실리콘 질화물 섬(60)(도 12)이 예를 들어 뜨거운 H3PO4 또는 HF를 사용하는 습식 식각에 의해 제거된다. 상기 얇은 게이트 산화물 영역(51)의 중앙에 있는 상기 에지-디파인드 폴리실리콘 스트립(63)만이 필요하기 때문에, 다른 세 개의 에지-디파인드 폴리실리콘 스트립(63)들은, 도 13에 도시된 것과 같이, 상기 얇은 게이트 산화물 영역(51)의 중앙 아래로 폴리실리콘 스트립(65)을 얻기 위해 제거된다. 이하에서 설명되는 것과 같이, 상기 폴리실리콘 스트립(65)은 상기 n-채널 CMOS 소자의 소스 및 드레인 사이의 서브-리소그래픽 전도 채널 영역(87)(도 24 내지 도 27)을 형성한다.
상기 제1 실리콘 질화물 섬(60) 및 세 개의 상기 에지-디파인드 폴리실리콘 스트립(63)을 제거한 후에는, 상기 폴리실리콘 스트립(65)이 산화되어 도 14에 도시된 것과 같이 대략 100Å의 두께를 가지는 산화층(66)에 의해 덮인다. 더 잘 이해되도록 하기 위해, 도 15에는 도 14에 도시된 구조의 평면도가 도시되어 있다.
상기 폴리실리콘 스트립(65)을 형성하는 기술은, 상기 CMOS 소자의 얇은 게이트 산화물 영역(51)에 있는 인접한 폴리실리콘 도트(85)(도 21)의 형성을 위해 다시 적용된다. 또한, 상기 폴리실리콘 도트(85)는, 상기 폴리실리콘 스트립(65)에 의해 형성되는 전도 채널(87)(도 24)에 인접한 전자를 저장하기 위한 미니멈 퍼텐셜의 영역을 형성하는 데에 사용되고, 이러한 저장된 전자는 상기 전도 채널(87)에서 전도도 또는 드레인 전류를 감소시킨다. 이처럼, 제2 실리콘 질화물층(미도시)이 증착되고, 패턴되고 식각되어, 도 16 및 도 17의 평면도 및 단면도에 도시된 것과 같이, 제2 실리콘 질화물 섬(72)이 얻어진다. 도 16 및 도 17에 도시된 것과 같이, 상기 제2 실리콘 질화물 섬(72)은 패턴되어 그 측벽 중의 하나, 예를 들어 그 프락시멀(proximal) 측벽(73)(도 16)이 상기 폴리실리콘 스트립(65)의 중심(O) 근처에서 상기 폴리실리콘 스트립(65)과 직교하여, 상기 얇은 게이트 산화물 영역(51)의 절반이 넘게 연장된다.
다음으로는 상기 폴리실리콘층(22)(도 5)의 형성과 관련하여 위에서 약술한 증착 방법 중의 하나에 의해, 제2 폴리실리콘층(74)(도 18)이 상기 제2 실리콘 질화물 섬(72) 위에 형성된다. 상기 제2 폴리실리콘층(74)은, 상기 에지-디파인드 폴리실리콘 구조(24)(도 6)의 형성과 유사한 방식으로 상기 폴리실리콘 스트립(75)(도 19)을 형성하기 위해 방향성을 가지면서 RIE에 의해 식각된다. 그러나 이 경우, 상기 제2 폴리실리콘층(74)의 프락시멀 측벽(73)이 상기 폴리실리콘 스트립(65)을 가로지르는 복잡한 3차원 구조가 형성되어, 결과적으로 이후에 식각될 여분의 폴리실리콘 두께를 얻게 된다.. 이것은 도 20에 더 잘 도시되어 있는데, 도 20에는 단순함을 위해 도 19의 구조의 우측만을 도시하고 있고, RIE 방향성 식각이, 상기 폴리실리콘 스트립(75)의 두께 "d"보다 훨씬 큰 두께로, 상기 폴리실리콘 스트립(65)을 통하여 큰 거리 "h"가 식각되도록 하는 방법이 설명되어 있다. 따라서, 추가적인 방향성 식각이 설계되고 적용되어, 상기 제2 실리콘 질화물 섬(72)이 제거된 후에는, 단지 두 개의 정사각형의 폴리실리콘 도트(85)(도 21)가 상기 폴리실리콘 스트립(65)의 각각의 측부에 형성된다. 본 발명을 더욱 잘 이해할 수 있도록, 도 22에는 도 21의 구조의 평면도가 도시되어 있다. 각각의 폴리실리콘 도트(85)는 약 200Å의 길이와 약 200Å의 폭을 가진다. 또한, 각각의 상기 폴리실리콘 도트(85)는 상기 폴리실리콘 스트립(65)으로부터 100Å의 거리(D)(도 22)만큼 이격된다.
도 22 및 도 23에는 CMOS 공정의 나머지 단계들이 도시되어 있고, 도 23에는 도 22를 90°회전시킨 도면이 도시되어 있다. 상기 폴리실리콘 스트립(65) 및 두 개의 폴리실리콘 도트(85)가 상기 붕소(Boron) 주입을 마스킹하기 위해 사용되는 것과는 별도로, 상기 얇은 게이트 산화물 영역(51)에는 문턱 전압(VT) 조정을 위해 붕소 주입을 실시한다. 이러한 방식으로, 도 24에 도시된 것과 같이, 상기 폴리실리콘 스트립(65)(도 23)를 제거한 후에는, 전도 채널(87)이 상기 폴리실리콘 스트립(65) 아래에 형성된다. 상기 전도 채널(87)은 대략 100Å의 폭과 대략 1000Å의 길이를 가지고, 낮은 공핍 모드 문턱 전압을 가지는 얇은 산화물 게이트 영역이다. 유사하게, 폴리실리콘 도트(85)를 제거한 후에는, 대략 상기 전도 채널(87)의 절반 영역의 또는 대략 200Å×200Å의 두 개의 퍼텐셜 미니멈 도트(89)가 상기 폴리실리콘 도트(85) 아래에 형성되고, 또한, 다른 마스크되지 않은 얇은 게이트 산화물 영역보다 더 낮은 공핍 모드 문턱 전압을 가진다.
일단 상기 폴리실리콘 스트립(65)과 상기 두 개의 폴리실리콘 도트(85)가 제거되면, 대략 100Å의 두께를 가지는 종래의 게이트 산화물(91)이, 도 25 내지 도 26에 도시된 것과 같이, 상기 전도 채널(87), 두 개의 상기 퍼텐셜 미니멈 도트(89) 및 종래의 기술에 따라 이전에 형성된 상기 소스 및 드레인 영역(93, 95)을 포함하는 상기 얇은 게이트 산화물 영역(51) 위에 증착된다. 도 27에는 게이트 산화물(91), 예를 들어 폴리실리콘으로 형성되는 전도층(92), 질화물 스페이서(94) 및 질화물 캡(cap)(98)을 포함하는 게이트 스택(90)이 도시되어 있다.
도 9 내지 도 27을 참조하여 위에서 설명된 것과 같이 형성된 상기 전도 채널(87) 및 상기 퍼텐셜 미니멈 도트(89)가 구비된 상기 n-채널 CMOS 소자의 전기적인 특성을 설명하기 위해 도 28 내지 도 32를 참조한다. 도 28에는, 대략 100Å의 거리(D)에서 두 개의 장벽 영역(A, B)에 의해 상기 두 개의 퍼텐셜 미니멈 도트(89)로부터 이격되어 있는 상기 전도 채널(87)을 설명하기 위해, 도 25의 구조의 28-28' 선을 따라 자른 단면도가 도시되어 있다. 위에서 설명한 것처럼, 상기 전도 채널(87) 및 상기 퍼텐셜 미니멈 도트(89)의 외부의 영역은 문턱 전압(VT)이 더 포지티브하게 되도록 문턱 전압(VT)을 조절하기 위해 붕소가 주입되었고, 이에 따라 이러한 주입 영역은 소자 증식 모드 영역(device enhancement mode region)이 된다. 반대로, 상기 전도 채널(87) 및 상기 퍼텐셜 미니멈 도트(89)는 붕소가 주입되지 않고, 더 네거티브한 문턱 전압을 가지며, 이에 따라 소자 공핍 모드 영역(device depletion mode region)이 된다.
게이트 전압(VG)이 적절하게 조절되고 지나치게 크지 않는 한, 전자는 상기 전도 채널(87)은 물론이고 상기 퍼텐셜 미니멈 도트(89)에도 저장될 수 있다. 도 29에는 상기 퍼텐셜 미니멈 도트(89)에 저장되는 전자에 대해 y축 방향으로 표면에서의 퍼텐셜(φ)(V)과 에너지 장벽 E(eV)가 도시되어 있다. 공핍 모드 표면 영역(96)은 낮은 문턱 전압 즉, 공핍 모드 문턱 전압(VTD)에 대응하고, 이 경우 밴드가 쉽게 굽어지기 때문에 전자는 쉽게 포획된다. 증식 모드 표면 영역(97)은 높은 문턱 전압 즉, 증식 모드 문턱 전압(VTE)에 대응하고, 이 경우 밴드가 쉽게 굽어지지 않기 때문에 전자는 포획되지 않는다. 유사하게, 도 29에는 상기 퍼텐셜 미니멈 도트(89)에 저장되는 전자에 대해 x축 방향으로 표면에서의 퍼텐셜(φ)에서의 변화와 에너지 장벽이 도시되어 있다.
만약 상기 게이트 전압(VG)이 증식 모드 문턱 전압(VTE)을 넘는 경우에는, 그리고 상기 공핍 모드 문턱 전압을 훨씬 넘는 경우에는, 상기 표면은 반전되고 전자는 전체 표면 영역에 걸쳐 존재할 것이다. 이러한 방식으로 상기 퍼텐셜 미니멈 도트(89)에 전자가 채워지고, 큰 게이트 전압이 인가되고 점차 감소될 때, 전자는 상기 퍼텐셜 미니멈 도트(89)에 포획된다. 음 전압을 인가하고 표면에 전하를 축적함으로써 소거할 수 있다. 음 전하가 서로를 밀어내므로, 상기 전도 채널(87)에 인접한 상기 퍼텐셜 미니멈 도트(89)에 음 전하를 가지는 전자의 존재는 상기 전도 채널에 있는 전자 또는 음 전하의 평균적인 수를 조절한다. 상기 퍼텐셜 미니멈 도트(89)에 저장되는 전자의 적절한 장벽은 0.5eV 이상이다.
도 31 및 도 32에는 커패시티브 소자에 기초한 저장 소자 모델을 설명하는 도면이 도시되어 있다. 커패시터 C1 및 C2는 하나의 퍼텐셜 미니멈 도트(89) 및 상기 전도 채널(87) 위의 상기 게이트 산화물 커패시턴스를 나타낸다. 커패시터 C4 및 C5는 상기 퍼텐셜 미니멈 도트(89) 및 상기 전도 채널(87) 아래 공핍 영역의 반도체 커패시턴스를 나타낸다. 커패시터 C3은, 상기 퍼텐셜 미니멈 도트(89) 및 상기 전도 채널(87) 사이의 장벽 영역, 예를 들어 도 28에 도시된 장벽 영역(A)의 반도체 커패시턴스를 나타낸다. 상기 퍼텐셜 미니멈 도트(89)에 저장되는 전자의 수는 표면에서의 전체 음 전하(ns)(도 32)로 나타내지고, 상기 전도 채널(87)에 저장되는 전자의 수는 표면에서의 전체 음 전하의 수(nch)(도 32)로 나타내진다. 외곽선(L)(도 32)으로 둘러싸인 전체 구조는 중성으로 대전되어야 하고, 전하가 보전되 어야 하며, 모든 전하는 이러한 커패시턴스 모델에서 설명되어야 한다. 커패시터 C3을 통하여 상기 전도 채널(87)에서의 전자의 수(nch) 및 상기 퍼텐셜 미니멈 도트(89)에서의 전자의 수(ns)가 서로 연관되기 때문에, 상기 전도 채널(87)에서의 전자의 수는 상기 퍼텐셜 미니멈 도트(89)에서의 전자의 수에 의해 조절된다. 상기 퍼텐셜 미니멈 도트(89)에서의 더 많은 음 전하는 상기 전도 채널(87)에서의 전자의 수를 감소시키고, 그리하여 상기 전도 채널(87)의 전도도를 조절한다.
설명을 위하여, 상기 전도 채널(87)은 대략 100Å의 폭(W)(도 24)과 대략 1000Å의 길이(L)(도 24)를 가지고, 상기 퍼텐셜 미니멈 도트(89)는 상기 전도 채널(87)의 영역의 절반 가량 즉, 대략 200Å×200Å이며 상기 전도 채널(87)로부터 대략 100Å의 폭(W2)(도 24)을 가지는 퍼텐셜 장벽에 의해 이격되어 있는 경우를 고려한다. 상기 게이트 산화물 커패시턴스는 대략 3.2×10-7 F/㎠이고, 10-11㎠의 전도 채널 영역을 가지면, 상기 전도 채널 상의 게이트 커패시턴스는 대략 3.2aF이다. 상기 퍼텐셜 미니멈 도트(89) 상의 게이트 산화물 커패시턴스는 대략 상기 전도 채널 상의 게이트 커패시턴스의 절반 즉, 1.6aF이다. 게이트가 이러한 영역에 놓이고, 이러한 영역에서의 문턱 전압은 VT이며, 상기 문턱 전압에 대한 게이트 전압의 초과는 VGS - VTD = 0.1V 이면, 상기 전도 채널은 대략 3.2×10-19C 즉, 평균하여 두 개의 전자를 저장한다. 상기 퍼텐셜 미니멈 도트는 대략 커패시턴스의 절반을 가지고, 그리하여 문턱 전압보다 0.1V 높은 케이트 전압에서, 상기 퍼텐셜 미니멈 도트는 대략 1.6×10-19C의 전하를 가지며 즉, 평균하여 각각이 전자 하나를 저장한다.
상기 전도 채널에 평균 최소 전자의 수가 두 개이고, 상기 전도 채널이 W/L = 1/10의 비율을 가지는 경우를 고려할 때, 문턱 전압보다 0.1V 높은 케이트 전압에서, 상기 전도 채널(87)의 전도도는 아래의 수학식 1로 주어진다.
[수학식 1]
IDS/VDS = (μCo)(W/L)(VGS-VTD) = (100μA/V2)(1/10)(0.1) = 1μS
여기서, IDS는 상기 전도 채널에서의 드레인 전류;
VDS는 전압;
W는 상기 전도 채널의 폭;
L은 상기 전도 채널의 길이;
VGS는 게이트 전압; 및
VTD는 공핍 모드 문턱 전압.
예를 들어 플래시 메모리 소자와 같이 단전자 DRAM 소자가 어레이로 배열될 때, 상기 전도 채널(87)의 전도도가 감지된다. 그 결과, 마이크로 지멘스(μS)의 분수 차수의 전도도에 중요한 변화가 상기 퍼텐셜 미니멈 도트(89)에 전자가 있거나 없는 것에 의해 영향을 받는다.
상기 기판(50) 상의 기능적인 메모리 셀을 만드는 다음의 단계들이 수행된다. 추가적인 다중 레벨 배선층 및 관련 유전층이, 상기 소스/드레인 영역(93, 95)에 인접한 상기 기판(50), 상기 전도 채널(87) 및 상기 퍼텐셜 미니멈 도트(89) 상에서 트랜지스터 게이트 구조(90)(도 27)로부터 작동되는 전기적인 경로들을 만들기 위해 형성될 수 있다. 상기 전도 채널(87) 및 두 개의 상기 퍼텐셜 미니멈 도트(89)가 구비된 상기 기판은 많은 형태의 단전자 메모리들, 예를 들어 DRAM, 프로세서 등을 형성하는데 사용될 수 있다.
본 발명에 따른 방법으로 형성되는 상기 전도 채널(87) 및 상기 퍼텐셜 미니멈 도트(89)와 같은 전도 채널 및 퍼텐셜 미니멈 영역이 구비된 트랜지스터(99)를 포함하는 DRAM 메모리 어레이가 도 33에 개략적으로 도시되어 있다. 각각의 어레이 트랜지스터(9)는 두 개의 퍼텐셜 미니멈 도트(89)를 위해 두 개의 도트를 포함하는 것으로 도시되어 있다.
메모리 회로(448), 예를 들어 DRAM을 포함하여 구성되는 전형적인 프로세서 기반의 시스템(400)이 도 34에 도시되어 있다. 일반적으로 컴퓨터 시스템과 같은 프로세서 시스템은, 마이크로프로세서와 같은 중앙 처리 장치(CPU)(444), 디지털 신호 프로세서 또는 다른 프로그래머블 디지털 로직 장치(programmable digital logic device)를 포함하고, 버스(452)를 통하여 입력/출력 장치(446)와 통신한다. 상기 메모리(448)는 버스(452)를 통하여 상기 시스템과 통신한다.
컴퓨터 시스템의 경우에 상기 프로세서 시스템은, 상기 버스(452)를 통하여 CPU(444)와 통신하는 플로피 디스크 드라이브(454) 및 콤팩트디스크(CD) 롬 드라이브(456)와 같은 주변 장치를 포함할 수 있다. 메모리(448), 상기 CPU(444) 또는 도시된 전기 구조의 다른 장치는 집적회로로 만들어질 수 있고, 상기 집적회로는 본 발명에 따라 하나 또는 그 이상의 전도 채널 및 인접한 퍼텐셜 미니멈 도트를 포함한다. 원하는 경우에는, 상기 메모리(448)는 단일한 집적회로 내에 상기 프로세서, 예를 들어 CPU(444)와 결합될 수 있다.
상술한 설명 및 도면은 단지 본 발명의 특징과 장점을 달성하기 위한 모범적인 실시예를 설명하는 것이다. 본 발명의 사상 및 범위를 벗어나지 않으면서 특정 공정 조건 및 구조에 대한 수정과 대체가 가능하다. 따라서, 본 발명은 상술한 설명 및 도면에 의해 한정되는 것이 아니며, 단지 첨부된 청구의 범위에 의해서만 한정된다.

Claims (71)

  1. 기판;
    기판에 형성되는 소스 영역 및 드레인 영역;
    상기 소스 영역으로부터 상기 드레인 영역으로 확장되는 채널 영역;
    상기 채널 영역에 대해 측면으로 그 대향하는 면들 상에, 상기 소스 영역 및 상기 드레인 영역 사이에 배치되고, 각각이 하나 이상의 전하 캐리어를 저장할 수 있으며, 그것에 의해 상기 채널 영역의 전도성을 조정하는 두 개의 퍼텐셜 미니멈 영역; 및
    상기 채널 영역 및 상기 퍼텐셜 미니멈 영역 위에 형성되는 게이트 구조를 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서, 상기 채널 영역이, 하나 이상의 전하 캐리어를 저장하는 전도 채널 영역인 것을 특징으로 하는 메모리 셀.
  3. 제1항에 있어서, 상기 채널 영역이, 약 100Å의 폭과 약 1000Å의 길이를 가지는 것을 특징으로 하는 메모리 셀.
  4. 제1항에 있어서, 각각의 상기 퍼텐셜 미니멈 영역이 약 200Å의 폭과 약 200Å의 길이를 가지는 것을 특징으로 하는 메모리 셀.
  5. 제1항에 있어서, 각각의 상기 퍼텐셜 미니멈 영역이 상기 채널 영역으로부터 약 100Å만큼 이격되어 있는 것을 특징으로 하는 메모리 셀.
  6. 제1항에 있어서, 상기 기판이 실리콘 기판인 것을 특징으로 하는 메모리 셀.
  7. 프로세서; 및
    상기 프로세서에 연결되는 회로로서,
    기판의 소스 영역으로부터 드레인 영역으로 확장되는 채널 영역과,
    상기 채널 영역에 대해 측면으로 그 대향하는 면들 상에, 상기 소스 영역 및 드레인 영역의 사이에 배치되고, 각각이 하나 이상의 전하 캐리어를 저장할 수 있으며, 그것에 의해 상기 채널 영역의 전도성을 조정하는 두 개 이상의 퍼텐셜 미니멈 영역이 구비되는 메모리 소자를 구비하는 회로를 포함하는 것을 특징으로 하는 프로세서 기반 시스템.
  8. 제7항에 있어서, 상기 채널 영역이, 하나 이상의 전하 캐리어를 저장하는 전도 채널 영역인 것을 특징으로 하는 프로세서 기반 시스템.
  9. 제7항에 있어서, 상기 채널 영역이, 약 100Å의 폭과 약 1000Å의 길이를 가지는 것을 특징으로 하는 프로세서 기반 시스템.
  10. 제7항에 있어서, 각각의 상기 퍼텐셜 미니멈 영역이 약 200Å의 폭과 약 200Å의 길이를 가지는 것을 특징으로 하는 프로세서 기반 시스템.
  11. 제7항에 있어서, 각각의 상기 퍼텐셜 미니멈 영역이 상기 채널 영역으로부터 약 100Å만큼 이격되어 있는 것을 특징으로 하는 프로세서 기반 시스템.
  12. 기판에 구비되고, 각각이 상기 기판에 구비되는 소스 영역으로부터 드레인 영역으로 확장되는 하나 이상의 전도 채널;
    상기 기판에 구비되고, 상기 하나 이상의 전도 채널 각각에 대하여, 각 전도 채널의 측면으로 배치되고, 각각이 하나 이상의 전하 캐리어를 저장할 수 있으며, 그것에 의해 각 채널의 전도성을 조절하는 두 개 이상의 퍼텐셜 미니멈 영역; 및
    상기 전도 채널 및 상기 퍼텐셜 미니멈 영역 위에 형성되는 게이트 구조를 포함하는 것을 특징으로 하는 집적회로 트랜지스터 구조.
  13. 제12항에 있어서, 상기 전도 채널이, 하나 이상의 전하 캐리어를 저장하는 것을 특징으로 하는 집적회로 트랜지스터 구조.
  14. 제12항에 있어서, 상기 전도 채널이, 약 100Å의 폭과 약 1000Å의 길이를 가지는 것을 특징으로 하는 집적회로 트랜지스터 구조.
  15. 제12항에 있어서, 각각의 상기 퍼텐셜 미니멈 영역이 약 200Å의 폭과 약 200Å의 길이를 가지는 것을 특징으로 하는 집적회로 트랜지스터 구조.
  16. 제12항에 있어서, 각각의 상기 퍼텐셜 미니멈 영역이 상기 전도 채널로부터 약 100Å만큼 이격되어 있는 것을 특징으로 하는 집적회로 트랜지스터 구조.
  17. 제12항에 있어서, 각각의 상기 퍼텐셜 미니멈 영역이 하나 이상의 전하 캐리어를 저장하는 것을 특징으로 하는 집적회로 트랜지스터 구조.
  18. 반도체 기판의 소스 영역과 드레인 영역 사이에 하나 이상의 채널 영역을 형성하는 단계; 및
    각각이 상기 채널 영역의 대향하는 면들에 그리고 상기 소스 영역 및 드레인 영역의 사이에 측면으로 배치되고 각각이 하나 이상의 전하 캐리어를 저장할 수 있는 두 개 이상의 퍼텐셜 미니멈 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제18항에 있어서, 상기 하나 이상의 채널 영역 각각을 형성하는 단계는, 상기 소스 영역 및 드레인 영역 사이에 폴리실리콘 구조를 형성하고, 이어서 상기 폴리실리콘 구조를 마스크로 사용하여 상기 반도체 기판을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제19항에 있어서, 상기 폴리실리콘 구조를 형성하는 단계는, 상기 반도체 기판 위로 형성되는 제1 실리콘 질화물 섬 위에 제1 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 제20항에 있어서, 상기 폴리실리콘 구조를 형성하는 단계는, 상기 제1 폴리실리콘층으로부터 실리콘 재료를 방향성을 가지면서 식각해내는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 제21항에 있어서, 상기 폴리실리콘 구조를 형성하는 단계는, 상기 제1 실리콘 질화물 섬을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  23. 제19항에 있어서, 상기 폴리실리콘 구조는 약 100Å의 폭과 약 1000Å의 길이를 가지는 것을 특징으로 하는 반도체 소자의 형성 방법.
  24. 제19항에 있어서, 상기 반도체 기판을 도핑하는 단계는 이온 주입을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  25. 제24항에 있어서, 상기 이온 주입은 붕소 주입인 것을 특징으로 하는 반도체 소자의 형성 방법.
  26. 제24항에 있어서, 상기 하나 이상의 채널 영역을 형성하는 단계는 상기 이온 주입 후에 상기 폴리실리콘 구조를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  27. 제18항에 있어서, 상기 퍼텐셜 미니멈 영역을 형성하는 단계는, 상기 소스 영역 및 상기 드레인 영역 사이에서 두 개 이상의 폴리실리콘 구조를 형성하고, 이어서 상기 두 개 이상의 폴리실리콘 구조를 마스크로 사용하여 상기 반도체 기판을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  28. 제27항에 있어서, 상기 두 개 이상의 폴리실리콘 구조를 형성하는 단계는, 상기 반도체 기판 위에 형성되는 제2 실리콘 질화물 섬 상에 제2 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  29. 제28항에 있어서, 상기 두 개 이상의 폴리실리콘 구조를 형성하는 단계는, 상기 제2 폴리실리콘층으로부터 폴리실리콘 재료를 방향성을 가지면서 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  30. 제29항에 있어서, 상기 두 개 이상의 폴리실리콘 구조를 형성하는 단계는, 상기 제2 실리콘 질화물 섬을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  31. 제27항에 있어서, 상기 폴리실리콘 구조는 약 200Å의 폭과 약 200Å의 길이를 가지는 것을 특징으로 하는 반도체 소자의 형성 방법.
  32. 제27항에 있어서, 상기 반도체 기판을 도핑하는 단계는 이온 주입을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  33. 제32항에 있어서, 상기 이온 주입은 붕소 주입인 것을 특징으로 하는 반도체 소자의 형성 방법.
  34. 제32항에 있어서, 상기 퍼텐셜 미니멈 영역을 형성하는 단계는, 상기 이온 주입 후에 상기 두 개 이상의 폴리실리콘 구조를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  35. 제18항에 있어서, 각각의 상기 퍼텐셜 미니멈 영역은 약 100Å의 거리만큼 상기 채널 영역으로부터 이격되어 있는 것을 특징으로 하는 반도체 소자의 형성 방법.
  36. 제18항에 있어서, 상기 채널 영역 및 상기 퍼텐셜 미니멈 영역 위에 산화물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  37. 제18항에 있어서, 상기 채널 영역 및 상기 퍼텐셜 미니멈 영역 위에 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  38. 제18항에 있어서, 상기 채널 영역 및 상기 퍼텐셜 미니멈 영역 위에 단전자 메모리 소자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  39. 기판 위에 실리콘 질화물 섬을 형성하는 단계;
    상기 실리콘 질화물 섬 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층으로부터 폴리실리콘 재료를 식각하여, 상기 실리콘 질화물 섬의 측벽 상에 네 개의 폴리실리콘 구조를 형성하는 단계;
    상기 실리콘 질화물 섬을 제거하는 단계; 및
    상기 실리콘 질화물 섬이 제거된 이후에, 상기 네 개의 폴리실리콘 구조 중의 세 개를 식각하여 서브-미크론 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  40. 제39항에 있어서, 상기 기판을 도핑하여 상기 서브-미크론 마스크 아래에 배치되는 비도핑 영역에 인접하게 도핑 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  41. 제40항에 있어서, 상기 비도핑 영역이, 상기 기판의 소스 영역 및 드레인 영역 사이에 배치되는 전도 채널을 형성하는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  42. 제41항에 있어서, 상기 전도 채널이 하나 이상의 전하 캐리어를 저장하는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  43. 제41항에 있어서, 상기 전도 채널이 약 100Å의 폭과 약 1000Å의 길이를 가지는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  44. 제40항에 있어서, 상기 비도핑 영역은 상기 기판의 소스 영역 및 드레인 영역 사이에 배치되는 퍼텐셜 미니멈 영역을 형성하는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  45. 제44항에 있어서, 상기 퍼텐셜 미니멈 영역은 하나 이상의 전하 캐리어를 저장하는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  46. 제44항에 있어서, 상기 퍼텐셜 미니멈 영역은 약 200Å의 폭과 약 200Å의 길이를 가지는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  47. 제39항에 있어서, 상기 서브-미크론 마스크는 상기 기판 위에 전하 저장 메모리 소자를 형성하는 데에 사용되는 것을 특징으로 하는 반도체 제조에 사용되는 서브-미크론 마스크를 형성하는 방법.
  48. 기판 위에 복수 개의 실리콘 질화물 섬을 형성하는 단계;
    상기 실리콘 질화물 섬 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층으로부터 폴리실리콘 재료를 식각하여, 상기 실리콘 질화물 섬의 측벽 상에 배치되는 측벽 폴리실리콘 구조들을 형성하는 단계;
    상기 실리콘 질화물 섬을 제거하는 단계;
    하나 이상의 폴리실리콘 스트립(strip) 및 두 개 이상의 폴리실리콘 도트(dot)를 형성하기 위해 상기 측벽 폴리실리콘 구조를 식각하는 단계; 및
    도핑되지 않은 영역에 인접하여 도핑 영역을 형성하기 위해 상기 기판은 도핑하는 단계로서, 하나 이상의 상기 도핑되지 않은 영역은 상기 하나 이상의 폴리실리콘 스트립 아래에 배치되고, 두 개 이상의 상기 도핑되지 않은 영역은 상기 두 개 이상의 폴리실리콘 도트 아래에 배치되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 기판 영역을 마스크하는 폴리실리콘 구조를 형성하는 방법.
  49. 삭제
  50. 삭제
  51. 제48항에 있어서, 상기 하나 이상의 폴리실리콘 스트립 아래에 배치되는 하나 이상의 상기 도핑되지 않은 영역이, 상기 기판의 소스 영역 및 드레인 영역 사이의 전도 채널을 형성하는 것을 특징으로 하는 반도체 소자의 기판 영역을 마스크하는 폴리실리콘 구조를 형성하는 방법.
  52. 제51항에 있어서, 상기 전도 채널이 하나 이상의 전하 캐리어를 저장하는 것을 특징으로 하는 반도체 소자의 기판 영역을 마스크하는 폴리실리콘 구조를 형성하는 방법.
  53. 제51항에 있어서, 상기 전도 채널이 약 100Å의 폭과 약 1000Å의 길이를 가지는 것을 특징으로 하는 반도체 소자의 기판 영역을 마스크하는 폴리실리콘 구조를 형성하는 방법.
  54. 제48항에 있어서, 상기 두 개 이상의 폴리실리콘 도트 아래에 배치되는 두 개 이상의 상기 도핑되지 않은 영역이, 상기 기판의 소스 영역 및 드레인 영역 사이에 배치되는 두 개 이상의 퍼텐셜 미니멈 영역을 형성하는 것을 특징으로 하는 반도체 소자의 기판 영역을 마스크하는 폴리실리콘 구조를 형성하는 방법.
  55. 제54항에 있어서, 각각의 상기 두 개 이상의 퍼텐셜 미니멈 영역이 하나 이상의 전하 캐리어를 저장하는 것을 특징으로 하는 반도체 소자의 기판 영역을 마스크하는 폴리실리콘 구조를 형성하는 방법.
  56. 제55항에 있어서, 각각의 상기 두 개 이상의 퍼텐셜 미니멈 영역은 약 200Å의 폭과 약 200Å의 길이를 가지는 것을 특징으로 하는 반도체 소자의 기판 영역을 마스크하는 폴리실리콘 구조를 형성하는 방법.
  57. 제1항에 있어서, 상기 두 개의 퍼텐셜 미니멈 영역 각각은 상기 채널 영역에 의해 점유되는 영역 크기의 절반 가량의 크기를 갖는 영역을 점유하는 것을 특징으로 하는 메모리 셀.
  58. 제12항에 있어서, 상기 두 개의 퍼텐셜 미니멈 영역 각각은 상기 전도 채널에 의해 점유되는 영역 크기의 절반 가량의 크기를 갖는 영역을 점유하는 것을 특징으로 하는 집적회로 트랜지스터 구조.
  59. 기판;
    상기 기판에 형성되는 소스 영역 및 드레인 영역;
    상기 소스 영역 및 드레인 영역 사이에서 상기 기판에 형성되는 전도 채널; 및
    상기 채널과 교차하며, 상기 소스 영역 및 상기 드레인 영역이 형성되는 방향에 대해 대체로 수직인 방향을 따라, 상기 전도 채널에 대해 측면으로 기판에 형성되는 두 개의 퍼텐셜 미니멈 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  60. 제59항에 있어서, 상기 두 개의 퍼텐셜 미니멈 영역 각각은 상기 전도 채널에 의해 점유되는 영역 크기의 절반 가량의 크기를 갖는 영역을 점유하는 것을 특징으로 하는 반도체 소자.
  61. 기판;
    상기 기판에 형성되는 소스 영역 및 드레인 영역;
    상기 소스 영역 및 상기 드레인 영역 사이에서 상기 기판에 형성되는 전도 채널; 및
    각각이 상기 전도 채널에 의해 점유되는 영역 크기의 절반 가량의 크기를 갖는 영역을 점유하고, 상기 전도 채널에 대해 측면으로 그 대향하는 면들 상에서 상기 기판에 형성되는 두 개 이상의 퍼텐셜 미니멈 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  62. 기판;
    상기 기판에 형성되는 소스 영역 및 드레인 영역;
    상기 소스 영역 및 드레인 영역 사이에서 상기 기판에 형성되는 전도 채널; 및
    하나 이상의 전하 캐리어가 각각의 퍼텐셜 미니멈 영역에 주어질 때, 상기 전도 채널의 전하 캐리어의 평균값이 상기 퍼텐셜 미니멈 영역의 전하 캐리어에 의해 조절되도록 상기 전도 채널에 대해 측면으로 상기 기판에 형성되는 두 개 이상의 퍼텐셜 미니멈 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  63. 제62항에 있어서,
    상기 두 개 이상의 퍼텐셜 미니멈 영역은 상기 채널과 교차하며 상기 소스 영역 및 상기 드레인 영역이 형성되는 방향에 대해 대체로 수직인 방향을 따라 형성되는 것을 특징으로 하는 반도체 소자.
  64. 제62항에 있어서, 상기 두 개 이상의 퍼텐셜 미니멈 영역은 상기 전도 채널의 대향하는 면들 상에 형성되는 것을 특징으로 하는 반도체 소자.
  65. 제62항에 있어서, 상기 퍼텐셜 미니멈 영역 각각은 상기 전도 채널에 의해 점유되는 영역 크기의 절반 가량의 크기를 갖는 영역을 점유하는 것을 특징으로 하는 반도체 소자.
  66. 기판;
    상기 기판에 형성되는 소스 영역 및 드레인 영역;
    상기 소스 영역으로부터 상기 드레인 영역으로 확장되며, 상기 기판에 형성되는 전도 채널;
    상기 전도 채널에 대해 측면으로 그 대향하는 면들 상에 형성되는 두 개의 퍼텐셜 미니멈 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  67. 제66항에 있어서, 상기 퍼텐셜 미니멈 영역 각각은 상기 채널과 교차하며 상기 소스 영역 및 상기 드레인 영역이 형성되는 방향에 대해 대체로 수직인 방향을 따라 형성되는 것을 특징으로 하는 반도체 소자.
  68. 제66항에 있어서, 상기 퍼텐셜 미니멈 영역 각각은 상기 전도 채널에 의해 점유되는 영역 크기의 절반 가량의 크기를 갖는 영역을 점유하는 것을 특징으로 하는 반도체 소자.
  69. 기판 위에 제1 실리콘 질화물 섬을 형성하는 단계;
    상기 제1 실리콘 질화물 섬 위에 제1 폴리실리콘층을 형성하는 단계;
    상기 제1 실리콘 질화물 섬의 측벽 상에 네 개의 폴리실리콘 구조를 형성하기 위해 상기 제1 폴리실리콘층으로부터 폴리실리콘 재료를 식각하는 단계;
    상기 제1 실리콘 질화물 섬을 제거하는 단계;
    폴리실리콘 스트립을 형성하기 위해 상기 네 개의 폴리실리콘 구조 중의 세 개를 식각하는 단계;
    상기 폴리실리콘 스트립을 가로질러 제2 실리콘 질화물 섬을 형성하는 단계;
    상기 제2 실리콘 질화물 섬 위에 제2 폴리실리콘층을 형성하는 단계;
    상기 제2 폴리실리콘층으로부터 폴리실리콘 재료를 식각하는 단계;
    상기 폴리실리콘 스트립의 각 면에 폴리실리콘 도트를 형성하기 위해 상기 제2 실리콘 질화물 섬을 제거하는 단계; 및
    상기 폴리실리콘 스트립 및 상기 폴리실리콘 도트 아래의 상기 기판에 도핑되지 않은 영역이 형성되도록, 상기 폴리실리콘 스트립 및 상기 폴리실리콘 도트에 인접하여 도핑 영역을 형성하기 위해 상기 기판을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  70. 제69항에 있어서, 상기 폴리실리콘 스트립 아래의 상기 도핑되지 않은 영역은 상기 기판의 소스 영역 및 드레인 영역 사이에 배치되는 전도 채널을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  71. 제69항에 있어서, 상기 폴리실리콘 도트 아래의 상기 도핑되지 않은 영역 각각은 상기 기판의 소스 영역 및 드레인 영역 사이에 배치되는 퍼텐셜 미니멈 영역을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
KR1020037010439A 2001-02-09 2002-02-01 단전자 저장에 기초한 동적 메모리 KR100862414B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/779,547 2001-02-09
US09/779,547 US6683337B2 (en) 2001-02-09 2001-02-09 Dynamic memory based on single electron storage
PCT/US2002/002761 WO2002065507A2 (en) 2001-02-09 2002-02-01 Dynamic memory based on single electron storage

Publications (2)

Publication Number Publication Date
KR20030074803A KR20030074803A (ko) 2003-09-19
KR100862414B1 true KR100862414B1 (ko) 2008-10-08

Family

ID=25116797

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037010439A KR100862414B1 (ko) 2001-02-09 2002-02-01 단전자 저장에 기초한 동적 메모리

Country Status (7)

Country Link
US (2) US6683337B2 (ko)
EP (2) EP1358669B1 (ko)
KR (1) KR100862414B1 (ko)
CN (1) CN100444387C (ko)
AU (1) AU2002243734A1 (ko)
ES (2) ES2527228T3 (ko)
WO (1) WO2002065507A2 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087954B2 (en) * 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7132711B2 (en) * 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US6953730B2 (en) 2001-12-20 2005-10-11 Micron Technology, Inc. Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics
KR100425347B1 (ko) * 2002-04-02 2004-03-30 삼성전자주식회사 나노입자를 이용한 단전자 트랜지스터
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US6970370B2 (en) * 2002-06-21 2005-11-29 Micron Technology, Inc. Ferroelectric write once read only memory for archival storage
US6804136B2 (en) * 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
US7221017B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
TW546843B (en) * 2002-09-26 2003-08-11 Au Optronics Corp Poly-silicon thin film transistor and method of forming the same
US6957158B1 (en) * 2002-12-23 2005-10-18 Power Measurement Ltd. High density random access memory in an intelligent electric device
US8330202B2 (en) * 2005-02-23 2012-12-11 Micron Technology, Inc. Germanium-silicon-carbide floating gates in memories
US20060273066A1 (en) * 2005-06-01 2006-12-07 Hitachi Global Storage Technologies Method for manufacturing a magnetic sensor having an ultra-narrow track width
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100844947B1 (ko) * 2007-01-16 2008-07-09 주식회사 엑셀반도체 단전자 트랜지스터를 이용한 다치 ｄｒａｍ 셀 및 다치 ｄｒａｍ 셀 어레이
KR100844946B1 (ko) * 2007-01-16 2008-07-09 주식회사 엑셀반도체 단전자 트랜지스터를 이용한 다치 ｄｒａｍ 셀 및 다치 ｄｒａｍ 셀 어레이
US7682905B2 (en) * 2007-05-09 2010-03-23 Spansion Llc Self aligned narrow storage elements for advanced memory device
US20090115094A1 (en) * 2007-05-29 2009-05-07 Chou Stephen Y Methods for making continuous nanochannels
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US9484435B2 (en) * 2007-12-19 2016-11-01 Texas Instruments Incorporated MOS transistor with varying channel width

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583270A (ja) 1981-06-30 1983-01-10 Toshiba Corp 半導体記憶装置
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4430791A (en) * 1981-12-30 1984-02-14 International Business Machines Corporation Sub-micrometer channel length field effect transistor process
EP0471018A1 (en) * 1989-05-03 1992-02-19 Massachusetts Institute Of Technology Floating-gate charge-balance ccd
JPH0456165A (ja) 1990-06-22 1992-02-24 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US5219783A (en) * 1992-03-20 1993-06-15 Texas Instruments Incorporated Method of making semiconductor well structure
JPH07226446A (ja) * 1994-02-12 1995-08-22 Toshiba Corp 半導体装置及びその製造方法
JP3697730B2 (ja) * 1994-11-04 2005-09-21 ソニー株式会社 電荷移動素子およびその動作方法
DE19522351A1 (de) 1995-06-20 1997-01-09 Max Planck Gesellschaft Verfahren zur Herstellung von Quantenstrukturen, insbesondere von Quantenpunkten und Tunnelbarrieren sowie Bauelemente mit solchen Quantenstrukturen
US5599738A (en) 1995-12-11 1997-02-04 Motorola Methods of fabrication of submicron features in semiconductor devices
US6159620A (en) 1997-03-31 2000-12-12 The Regents Of The University Of California Single-electron solid state electronic device
US6069380A (en) 1997-07-25 2000-05-30 Regents Of The University Of Minnesota Single-electron floating-gate MOS memory
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
GB2338592A (en) 1998-06-19 1999-12-22 Secr Defence Single electron transistor
US6143612A (en) * 1998-10-14 2000-11-07 Advanced Micro Devices, Inc. High voltage transistor with high gated diode breakdown, low body effect and low leakage
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Geunsook Park et al., A Nano-Structure Memory with Silicon on Insulator Edge Channel and a Nano Dot, Japanese Journal of Applied Physics, Vol. 37, pages 7190-7192, (1998)
Yukinori Ono et al., Fabrication method for IC-oriented Si single-electron transistors, IEEE Transactions on Electron Devices, Vol. 47, No.1, pages 147-153, (2000)

Also Published As

Publication number Publication date
EP2387066A2 (en) 2011-11-16
WO2002065507A3 (en) 2003-05-22
US6730567B2 (en) 2004-05-04
EP2387066B1 (en) 2014-11-12
ES2526530T3 (es) 2015-01-13
EP1358669A2 (en) 2003-11-05
AU2002243734A1 (en) 2002-08-28
ES2527228T3 (es) 2015-01-21
EP2387066A3 (en) 2012-04-04
US6683337B2 (en) 2004-01-27
KR20030074803A (ko) 2003-09-19
US20020110974A1 (en) 2002-08-15
US20020109158A1 (en) 2002-08-15
CN100444387C (zh) 2008-12-17
CN1529911A (zh) 2004-09-15
EP1358669B1 (en) 2014-12-03
WO2002065507A2 (en) 2002-08-22

Similar Documents

Publication Publication Date Title
KR100862414B1 (ko) 단전자 저장에 기초한 동적 메모리
JP4907838B2 (ja) 窪み付きゲート構造を有するメモリデバイス
US6294412B1 (en) Silicon based lateral tunneling memory cell
US6518615B1 (en) Method and structure for high capacitance memory cells
US5346834A (en) Method for manufacturing a semiconductor device and a semiconductor memory device
US20020028555A1 (en) Mosfet with high dielectric constant gate insulator and minimum overlap capacitance
US5223729A (en) Semiconductor device and a method of producing the same
US8241981B1 (en) Method of fabricating a deep trench (DT) metal-insulator-metal (MIM) capacitor
JPS5840343B2 (ja) Ｍｏｓｆｅｔ・ｒａｍ素子の製造方法
KR100217274B1 (ko) 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법
US5909621A (en) Single-side corrugated cylindrical capacitor structure of high density DRAMs
US6448161B1 (en) Silicon based vertical tunneling memory cell
US6034396A (en) Ultra-short channel recessed gate MOSFET with a buried contact
US6200861B1 (en) Method of fabricating high density multiple states mask ROM cells
US6103587A (en) Method for forming a stacked structure capacitor in a semiconductor device
KR0147637B1 (ko) 반도체 메모리 장치의 커패시터 및 그 제조방법
KR960011472B1 (ko) 반도체 기억장치 제조방법
KR960002778B1 (ko) 디램셀의 제조방법
JP2000150878A (ja) 半導体集積回路装置の製造方法
KR20040057631A (ko) 머지드 디램 엔 로직 소자의 제조방법
KR0151192B1 (ko) 반도체 메모리장치 제조방법
CN113517230A (zh) 半导体结构及其形成方法
KR19990005479A (ko) 반도체 장치의 전하 저장 전극 형성 방법
JPH10135423A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E90F Notification of reason for final refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee