CN100444387C - 用于形成单电子储存的方法和装置 - Google Patents

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Abstract

一种形成具有亚光刻尺寸的边缘限定结构的方法，所述结构又用于形成存储单元中的导电沟道和/或存储结构。牺牲氮化硅岛(20)在低温下淀积，然后形成图案并使用高分辨率蚀刻工艺来蚀刻。随后，多晶硅(22)淀积在牺牲氮化硅岛之上，并定向蚀刻以形成边缘限定多晶硅点结构和带结构(24)，这些结构大约是最小特征尺寸的十分之一。边缘限定多晶硅带和点在NMOS器件的源区和漏区之间形成。在常规COMS工艺中，去除牺牲氮化硅岛之后，边缘限定多晶硅带和点用于掩蔽阈值电压注入。在去除边缘限定多晶硅带和点之后，形成导电沟道(87)和两个相邻的最小电势点(89)。

Description

用于形成单电子储存的方法和装置
技术领域
本发明涉及半导体器件的领域，具体地说，涉及存储器的电荷储存结构。
背景技术
动态随机存取存储器(DRAM)单元通常包括连接到诸如金属氧化物半导体场效应晶体管(MOSFET)等存取器件的电荷储存电容器(或单元电容器)。MOSFET在电容器上施加或去除电荷，从而影响由储存的电荷定义的逻辑状态。诸如工作电压、泄漏率和刷新率等DRAM工作状况通常要求电容器储存一定的最少电荷。随着存储容量继续向更高发展，储存单元的组装密度必须增加，然而每个单元必须保持相应存储单元区所需的电容等级。因此，在可用的存储单元区上生产具有较高存储电容的电容器变得极为困难。
为了进一步使电子器件小型化，引入了单电子元件，其中使用单电子来影响转换过程。这样，就公开了硅工艺中用于存储器系统的技术，该技术基于：(1)在晶体管的栅氧化物层中包含硅处俘获单电子；(2)在栅氧化物层中陷阱处或点缺陷处俘获电子；(3)在薄膜晶体管中的多晶硅的晶粒上俘获电子；(4)在绝缘材料上粗化硅的超薄膜中的最低电势区中俘获单电子。然而，这些技术大部分涉及电子遂穿通过薄氧化物，这反过来要求在这些氧化物中有较高的电场。这种高电场使氧化物退化，仅能提供有限数量的存储循环次数，通常是在109次的数量级。其它单电子技术涉及在薄膜器件中形成的多晶硅晶粒上俘获电子，但是该过程难以控制，因为用粗化多晶硅的方式形成晶粒的过程是随机发生的。
因此，需要IC制造中使用的形成单电子器件的改进方法。也需要一种导电沟道和存储区容易复制而且不是以随机方式产生的高密度单电子存储器件，同时还需要一种制造这种存储器件的方法。
发明内容
本发明为形成具有亚光刻尺寸的边缘限定结构提供一种方法，这些结构用于在单电子存储器件中进一步形成导电沟道和/或存储结构。
在本发明的示范实施例中，在低温下淀积牺牲氮化硅岛，然后作出图案并通过高分辨率蚀刻工艺进行蚀刻。接着把多晶硅淀积在牺牲氮化硅岛之上，并且定向蚀刻以形成边缘限定的多晶硅点结构和多晶硅带结构，这些结构大约为最小特征尺寸(feature size)的十分之一。
在本发明的示范实施例中，边缘限定的多晶硅带和多晶硅点在NMOS器件的源区和漏区之间形成。在常规CMOS工艺中，去除牺牲氮化硅岛之后，边缘限定的多晶硅带和点用于掩蔽阈值电压注入。这样，在去除边缘限定的多晶硅带和点之后，形成一个导电沟道和两个相邻的最小电势点。在这些最小电势点中有无电子将调制在例如极高密度单电子DRAM的导电沟道中的电子数。
本发明的其它好处可以通过详细描述和附图来说明，它们说明了本发明的示范实施例。
附图说明
图1说明半导体器件的一部分的横断面图，其中亚光刻边缘限定结构将根据本发明的方法形成。
图2说明图1器件在图1所示阶段之后的加工阶段的横断面图。
图3说明图1器件在图2所示阶段之后的加工阶段的横断面图。
图4说明图3器件的顶部三维图。
图5说明图1器件在图4所示阶段之后的加工阶段的横断面图。
图6说明图1器件在图5所示阶段之后的加工阶段的横断面图。
图7说明图1器件在图6所示阶段之后的加工阶段的横断面图。
图8说明图1器件在图7所示阶段之后的加工阶段的横断面图。
图9说明单电子DRAM器件的一部分的横断面图，其中根据本发明的方法形成边缘限定结构。
图10说明图9器件在图9所示阶段之后的加工阶段的横断面图。
图11说明图9器件在图10所示阶段之后的加工阶段的横断面图。
图12说明图9器件在图11所示阶段之后的加工阶段的横断面图。
图13说明图9器件在图12所示阶段之后的加工阶段的横断面图。
图14说明图9器件在图13所示阶段之后的加工阶段的横断面图。
图15说明图14器件的顶视图。
图16说明图15器件的顶视图，本图所示加工阶段在图15所示的阶段之后。
图17说明图16器件沿线17-17’的横断面图。
图18说明图9器件的横断面图，本图所示加工阶段在图17所示的阶段之后。
图19说明图9器件在图18所示阶段之后的加工阶段的横断面图。
图20说明图19器件的局部横断面图。
图21说明图9器件在图19所示阶段之后的加工阶段的横断面图。
图22是图21所示器件的顶视图。
图23是图22所示器件的顶部90度视图。
图24是图21所示器件的顶视图，本图所示加工阶段在图23所示的阶段之后。
图25是图21所示器件的顶视图，本图所示加工阶段在图24所示的阶段之后。
图26是图25所示器件沿线26-26’产生的横断面图。
图27是图25器件在图26所示阶段之后的加工阶段的横断面图。
图28是图25所示器件沿线28-28’产生的横断面图。
图29说明在根据本发明的方法形成的最小电势点中储存的电子的表面电势变化以及在y轴方向的能垒。
图30说明在根据本发明的方法形成的最小电势点中储存的电子的表面电势变化以及在x轴方向的能垒。
图31说明一种基于电容元件的器件模型，用于根据本发明的方法形成的单电子DRAM器件的导电沟道和最小电势点。
图32说明另一种基于电容元件的器件模型，用于根据本发明的方法形成的单电子DRAM器件的导电沟道和最小电势点。
图33说明一种包括具有根据本发明的方法形成的导电沟道和最小电势点的晶体管的单电子DRAM阵列。
图34说明具有采用本发明的单电子存储器件的计算机系统。
具体实施方式
在下面的详细说明中，参考了可能实施本发明的各种特定示范实施例。这些实施例的描述具有足够的细节，使本领域的技术人员能够实施本发明，此外，应当理解，可采用其它实施例，并且可进行结构、逻辑及电气方面的改变。
以下说明中使用的术语“晶片”或“衬底”可能包括具有裸露的半导体表面的任何基于半导体的结构。晶片和结构必须理解为包括绝缘体衬底硅(SOI)、蓝宝石衬底硅(SOS)、掺杂与无掺杂半导体、半导体基底支持的硅的外延层以及其它半导体结构。半导体不需要基于硅。半导体可以是硅-锗、锗或砷化镓。
现在参考附图，其中相似的元件用相似的标号表示，图1-8说明在0.1μCOMS技术中形成具有亚光刻尺寸的边缘限定结构的方法，该方法可用于在存储器件中进一步形成沟道和/或存储结构。图9-27说明高密度单电子存储器件的一部分的示范实施例，该存储器件在电荷储存技术中使用，采用根据本发明的方法形成的边缘限定结构。
图1表示在加工的中间阶段并根据本发明的一种方法的存储器件的边缘限定结构形成。图1结构包括衬底10以及按常规半导体加工工艺在衬底10上形成的氧化物层12。随后，厚度约为
Figure C0280785400101
到
Figure C0280785400102
的氮化硅薄层14(图1)设置在衬底10和氧化物层12之上。氮化硅层14是个牺牲层，该层随后将被去除，下文会更详细说明。
根据本发明的示范实施例，通过采用低温淀积处理形成氮化硅层14(图1)。例如，如Panepucci，R.R.等人所著“通过用于微加工应用的电子回旋加速器共振等离子体增强化学气相淀积法淀积的氮化硅”[Proc.of SPIE，vol.3512，pp.146-51(1998)]一文所述，氮化硅在低温下通过用于微加工应用的电子回旋加速器共振等离子体增强化学气相淀积法(ECR PE CVD)来淀积，在淀积过程中，使用一种KOH:异丙基:H2的混合溶液作为蚀刻剂。
也可以在低温、低微波功率下，在氮等离子体中使用纯硅烷作为气体母体来淀积氮化硅层14(图1)。Lapeyrade，M.等人所著“通过电子回旋加速器共振等离子体增强的化学气相淀积法淀积的氮化硅薄膜”[Journal ofVacuum Science and Technology A，vol.17，no.2，pp.433-44(1999)]一文中概述了这种低温淀积工艺的细节。这样，在衬底温度大约为300℃时可以得到具有高电阻率(大约为1015欧姆/厘米或更高)和大约为3MV/cm的击穿电场的氮化硅薄膜。
然后，如图2所示，使用在氮化硅层14上形成的光致抗蚀剂层15在氮化硅层14上形成图案，厚度为大约
Figure C0280785400111
到大约
Figure C0280785400112
然后，通过用作蚀刻掩模(未显示)的掩模在蚀刻步骤中让光致抗蚀剂层15形成图案，得到氮化硅结构20，如图3所示。为得到最小尺寸，氮化硅结构20可以具有方形岛的外形，例如大约为
Figure C0280785400113
尽管图3仅表示了一个氮化硅结构20，但必须理解，在氧化物层12上可以形成多个这种氮化硅结构或岛。图4的三维图中说明了多个这种氮化硅结构20。
将光致抗蚀剂层15(图2)蚀刻以得到氮化硅结构20(图3)的过程可以通过使用高分辨率蚀刻工艺来实现，如Mescher，M.J.等人所著“用于使用氮化硅牺牲层的微型机电器件的AS干蚀刻制造工艺”[Proc.ofInterPACK 97，vol.1，pp.435-38(1997)]中所述的工艺，当时他们论证了氮化物蚀刻速度大约为每分钟3μm，而使用称为Poly-Etch的商用系统，氧化物蚀刻速度为每分钟20nm。
将光致抗蚀剂层15(图2)蚀刻以得到氮化硅结构20(图3)的过程还可通过在高级亚0.35μm中使用高度均匀和选择性的氮化物衬垫蚀刻工艺来实现。Regis，J.M.等人所著“对氧化物有高度选择性的氮化硅衬垫的反应离子腐蚀”[Proceeding of 1997 IEEE/SEMI Advanced SemiconductorManufacturing Conference and Workshop，pp.252-56(1997)]一文中详细描述了这种工艺，从文中可以看出，作者使用了一种称为电蚀刻M*P+MERIE腔的商用系统。一种基于CF3/Ar的主要蚀刻工艺提供了具有良好一致性的速率在每分钟80nm到170nm之间的可控氮化物蚀刻，还提供了适当的轮廓并且维持衬垫宽度。
此外，将光致抗蚀剂层15(图2)蚀刻以得到氮化硅结构20(图3)的过程也可以通过使用一种感应耦合等离子体(ICP)系统来实现。Wang，Y.等人最近所著“高选择性氮化硅蚀刻工艺”[Semiconductor Int.，vol.21，no.8，pp.235-40(1998)]一文中概述了一种使用感应耦合等离子体的高选择性氮化物蚀刻工艺，其中，在每分钟50nm的氮化物蚀刻速率下实现高于40∶1的LPCVD氮化物与热氧化物的蚀刻选择性比。
如图5所示，形成硅结构20之后，在氮化硅结构20和氧化物层12上形成多晶硅层22(图5)。为简化说明，图5表示了图4所示结构的横断面图，而且仅描述了一个氮化硅结构20。但是必须理解，多晶硅层22是在图4的多个氮化硅结构20之上形成的。
在本发明的示范实施例中，多晶硅层22(图5)通过使用硅烷母体的化学气相淀积(CVD)淀积到大约到大约
Figure C0280785400122
的厚度。Boswell，E.C.等人所著“多晶硅场致发射体”[Journal of Vacuum Science and Tech.B，vol.14，no.3，pp.1910-13(1996)]一文中给出这种淀积工艺的示例，根据该文，多晶硅薄膜在645℃通过CVD淀积在大块衬底上，然后使用HF:HNO3乙酸蚀刻进行湿蚀刻，形成所需的结构。在950℃将该结构在湿氧气转炉中氧化大约90分钟。随后，在缓冲HF中蚀刻此氧化物。淀积、蚀刻以及氧化过程的组合为有效场致发射产生更清晰的多晶硅结构。
如图6所示，形成多晶硅层22(图5)之后，通过RIE对多晶硅层22进行定向蚀刻，形成边缘限定的多晶硅结构24(图6)。边缘限定多晶硅结构24的尺寸为大约
Figure C0280785400123
宽，大约
Figure C0280785400124
长。多晶硅层22的定向蚀刻可以通过许多方法实现，如Horioka，K.等人所著“采用磁控管等离子体对具有三级抗蚀剂掩模的掺磷多晶硅进行高度选择性和方向性的蚀刻”[1998Symposium on VLSI Technology，Digest of Technical Papers，pp.81-82(1998)]一文中描述的方法。Horioka，K.等人论证了在衬底温度低于0℃时，使用三级抗蚀剂掩模通过利用磁控管Cl2SiCl4等离子体对n+多晶硅进行高度选择性与方向性的蚀刻。
此外，边缘限定的多晶硅结构24(图6)也可以使用超净电子回旋加速器共振(ECR)等离子体蚀刻机来形成，如Matsuura等人所著“使用超净电子回旋加速器共振等离子体来定向蚀刻对SiO2具有良好选择性的硅”[Appl.Phys.Letters，vol.56，no.14，pp.1339-41(1990)]中所述的蚀刻机。在0.6到4.0托的压力下，采用300到700瓦的微波功率，使用氯等离子体对硅膜进行选择性蚀刻。在高度选择性条件下，可以以最少钻蚀获得多晶硅的各向异性低亚微米图案。
进一步来说，根据Esashi，M.等人所著的“用于大块硅微加工的高速定向深度干蚀刻”[Journal of Micromechanics and Microengineering，vol.5，no.1，pp.5-10(1995)]一文概述的方法，通过使用SF6气体的低温反应离子腐蚀来对多晶硅层22进行定向深度蚀刻，也可以获得边缘限定的多晶硅结构24(图6)。由Esashi，M等人开发的这个系统可以在每分钟0.8μm的典型蚀刻速度下，用于蚀穿厚度为200μm的硅晶片，而垂直壁只有20μm厚。
无论如何，多晶硅层22(图5)的多晶硅都会从氮化硅结构20的顶部和场效氧化区中去除，以便沿氮化硅结构20的侧壁得到边缘限定的多晶硅结构24(图6)。因为每个氮化硅结构20(图4)有四个侧壁，每个氮化硅结构20将具有四个相应的边缘限定多晶硅结构24，每个多晶硅结构24在相应的侧壁上形成。通常，边缘限定多晶硅结构24的尺寸大约是最小特征尺寸的十分之一，或者宽度大约为
Figure C0280785400131
长度大约为
Figure C0280785400132
并且通过改变氮化硅结构20和多晶硅层22的相对厚度可改变这些尺寸。
一旦完成对多晶硅层22的定向蚀刻，通过湿蚀刻去除氮化硅结构20，例如获得图7的结构，同时保留4个边缘限定多晶硅结构24。Alkaisi，M.M.等人所著“使用湿蚀刻的氮化物相位掩模的纳诺平板印刷术”[Journal ofVacuum Science and Tech.B，vol.16，no.6，pp.3929-33(1998)]一文中描述了氮化硅湿蚀刻的示例，其中氮化硅使用热H3PO4或HF来蚀刻。
如果需要一个边缘限定多晶硅结构24(如下面要描述的示范实施例中的情况)，则采用额外的掩模步骤，将其它三个边缘限定多晶硅结构24去除，得到图8的结构。图8所示的边缘限定多晶硅结构24的特征尺寸小到或如上所述，大约为最小特征尺寸的十分之一，即氮化硅结构20的厚度。
图8的边缘限定多晶硅结构24可设计成具有不同的几何形状，例如，条和/或点，这可进一步用于掩蔽常规CMOS工艺中调整存储器件(例如NMOS器件)阈值电压的阈值电压注入。本申请中使用的术语“多晶硅点”指任何具有已定义的几何结构的多晶硅结构，其中包括但不限于圆形或球形结构、半球形结构或矩形结构。
在本发明的示范实施例中，形成诸如图8的边缘限定多晶硅结构24的边缘限定多晶硅结构的方法用于在普通的n沟道CMOS器件的薄氧化物栅区中形成多晶硅带及相邻的多晶硅点。如下面详述，多晶硅带将用于在源区与漏区之间形成带低阈值电压的导电沟道，并且相邻的多晶硅点将用于形成最小电势区以储存电子。这些最小电势区中是否存在电子可用作很高密度的单电子DRAM中的存储功能。下面参照图9-32描述高密度单电子DRAM的n沟道CMOS器件的形成，该DRAM具有根据本发明的方法形成的作为沟道和存储区的多晶硅带和点。
图9说明n沟道CMOS器件区的横断面图，在该器件区的衬底50上，通过常规半导体加工技术形成场效氧化区53。为说明本发明，作如下暗示假设：常规晶体管的源区与漏区(未显示)已经形成，并且用于掺杂源区与漏区的栅极堆叠结构也已经形成并且去除。场效氧化区53围绕并完全隔离薄栅氧化物器件区51，在该区的中央将形成薄的多晶硅带65(图13)和两个相邻的多晶硅点85(图21)，这将在下面更详细说明。
随后，通过前面参照氮化硅层14的形成(图2)所述的低温淀积方法来淀积第一氮化硅层54(图9)。如图10所示，第一氮化硅层54形成图案并通过光刻来蚀刻以获得在薄栅氧化物器件区51的中央具有近端的第一氮化硅岛60。随后，通过前面参照多晶硅层22的形成(图5)概述的任一种淀积工艺，在第一氮化硅岛60和薄栅氧化物器件区51上形成第一多晶硅层62(图11)。随后，通过类似于前面参照图6所述的边缘限定多晶硅结构24形成的方式，通过RIE对第一多晶硅层62进行定向蚀刻，形成四个边缘限定多晶硅带63(图12)。虽然图12显示了只有两个边缘限定多晶硅带63的横断面视图，但是必须理解，事实上形成了四个这种边缘限定多晶硅带63，分别位于第一氮化硅岛60的各个侧壁。四个边缘限定多晶硅带63中每一个的宽度大约为长度大约为
Figure C0280785400142
在对第一多晶硅层62定向蚀刻后，通过使用例如热H3PO4或HF的湿蚀刻去除第一氮化硅岛60(图12)。由于只需要薄栅氧化物区51中央的边缘限定多晶硅带63，因此其它三个边缘限定多晶硅带63也被去除，从而获得如图13所示沿着薄栅氧化物区51中央的多晶硅带65。如下面将详细说明的一样，多晶硅带65将在n沟道CMOS器件的源区与漏区之间形成亚光刻导电沟道区域87(图24-27)。
在去除第一氮化硅岛60和三个边缘限定多晶硅带63后，如图14所示，多晶硅带65可能被氧化并覆盖一个厚度约为
Figure C0280785400151
的氧化物层66。为更好地理解，图15表示了图14结构的顶视图。
形成多晶硅带65的工艺再次应用于在CMOS器件的薄栅氧化物区51中形成相邻的多晶硅点85(图21)。多晶硅点85将进一步用于形成最小电势区以储存与多晶硅带65形成的导电沟道87(图24)相邻的电子，并且这些储存的电子会降低导电沟道87的电导率或漏电流。同样地，如图16-17中的顶视图和横截面图所示，第二氮化硅层(未显示)经淀积、形成图案和蚀刻，得到第二氮化硅岛72。如图16-17所示，第二氮化硅岛72被图案化，这样，它的一个侧壁，例如它的近侧壁73(图16)会在大约多晶硅带65的中心O位置，与多晶硅带65垂直相交，遍布大约一半的薄栅氧化物区51。
随后，通过前面参照多晶硅层22(图5)的形成概述的任一淀积方法，在第二氮化硅岛72上形成第二多晶硅层74(图18)。随后，以类似于边缘限定多晶硅结构24形成的方式(图6)，通过RIE对第二多晶硅层74进行定向蚀刻以形成边缘限定多晶硅带75(图19)。然而，在这种情况下，形成复杂的三维结构，其中第二多晶硅层74的近侧壁73与多晶硅带65相交，导致随后要蚀刻额外的多晶硅厚度。图20更好地说明了这一点，为简单起见，该图仅表示了图19结构的右侧，并表示了RIE定向蚀刻要蚀穿多晶硅带65多大距离“h”，这个距离远远大于多晶硅带75的厚度“d”。因此，可以设计并应用另外的定向蚀刻，从而在去除第二氮化硅岛72后，在多晶硅带65的各侧会形成仅两个方形多晶硅点85(图21)。为更好地理解本发明，图22表示了图21中结构的顶视图。每个多晶硅点85的长度大约是
Figure C0280785400152
宽度大约是
Figure C0280785400153
每个多晶硅点85也由多晶硅带65分开，间隔距离D(图22)大约为
Figure C0280785400154
图22-23说明COMS加工的其余加工步骤，其中，图23相对于图22旋转了90度。除多晶硅带65和两个相邻的多晶硅点85用于掩蔽硼注入之外，薄栅氧化物区51要经过硼注入，以便阈值电压VT调整。这样，如图24所示，在去除多晶硅带65(图23)后，导电沟道87会在多晶硅带65下方形成。导电沟道87是薄氧化物栅区，其宽度大约为
Figure C0280785400161
长度大约为
Figure C0280785400162
并具有低的耗尽型阈值电压。同样地，在去除硅点85后，两个面积大约是导电沟道87一半或大约是
Figure C0280785400163
的最小电势点89会在两个多晶硅点85下方形成，并且也具有比其它未掩蔽的薄栅氧化物区更低的耗尽型阈值电压。
如图25-26所示，在去除多晶硅带65和两个多晶硅点85后，厚度大约是
Figure C0280785400164
的常规栅氧化层91会在薄氧化物栅区51上淀积，该薄氧化物栅区51包括导电沟道87、两个最小电势点89以及先前根据常规工艺形成的源区93和漏区95。图27说明一个栅极堆叠结构90，它包括栅氧化层91、例如由多晶硅形成的导电层92、氮化物衬垫94和氮化物罩98。
现在参照图28-32说明n-沟道CMOS器件的电特性，该器件具有如前面参照图9-27所述形成的导电沟道87和最小电势点89。图28是图25中的结构沿线28-28’的横断面图，描绘了由两个势垒区A与B以大约
Figure C0280785400165
的距离D分开导电沟道87和两个最小电势点89。如上所述，在导电沟道87和最小电势点89外的区域注入硼以调节阈值电压VT，使其正值更大，因此，这些注入区域是器件增强型区域。相反，导电沟道87和最小电势点89未注入硼，具有更大负值的阈值电压，因而是器件耗尽型区域。
只要栅极电压VG调节适当并且不会太高，则电子可储存到最小电势点89和导电沟道87中。图29说明关于储存在最小电势点89中的电子、表面电势
Figure C0280785400166
(伏)和y轴方向上能垒E(eV)的变化。耗尽型的表面区域96对应于低电压阈值、即耗尽型阈值电压VTD，在该电压由于能带容易弯曲，因此可轻松俘获电子。增强型的表面区域97对应于高电压阈值、即增强型阈值电压VTE，在该电压由于能带不容易弯曲，因此未俘获电子。同样地，图29说明储存在最小电势点89中电子的表面电势和x轴方向上能垒的变化。
如果栅极电压VG超过增强型阈值电压VTE，更超过耗尽型阈值电压VTD，则表面将会相反，并且电子将遍及整个表面区。这就是最小电势点89充满电子的方式，并且在施加大栅极电压VG、然后逐渐降低时，在最小电势点89中将俘获电子。通过施加负电压并在表面上聚集电荷，可以实现擦除。在导电沟道87相邻的最小电势点89中存在具有负电荷的电子时，由于负电荷彼此相互排斥，因而这将调制导电沟道中电子或负电荷的平均数量。储存在最小电势点89中的电子的合理能垒可达到0.5eV。
现在参照图31-32，这些图说明基于电容元件的储存器件模型。电容器C1和C2表示一个最小电势点89和导电沟道87上的栅氧化层电容。电容器C4和C5表示最小电势点89和导电沟道87后面的耗尽区的半导体电容。电容器C3表示最小电势点89和导电沟道87之间的势垒区域、例如图28的势垒区域A的半导体电容。最小电势点89中储存的电子数量由表面的负净电荷ns表示(图32)，导电沟道87中存储的电子数量由表面的负净电荷nch表示(图32)。由外部线条L(图32)圈起的整个结构必须是电中性的，电荷守恒必须应用，并且所有电荷必须在此电容量模型中考虑。因为导电沟道87中的电子数量nch与最小电势点89中的电子数量ns之间通过电容器C3耦合，所以导电沟道87中的电子数量可通过最小电势点89中的电子数量进行调制。最小电势点89中更多的负电荷将减少导电沟道87中的电子数量，从而调制导电沟道87的电导率。
为便于说明，假定导电沟道87的宽度W(图24)大约是
Figure C0280785400171
长度L(图24)大约是
Figure C0280785400172
并且最小电势点89的面积大约是导电沟道87的一半、即
Figure C0280785400173
且由宽度W2(图24)大约为
Figure C0280785400174
的势垒将它与导电沟道87分开。栅氧化层电容大约为3.2×10-7F/cm2，导电沟道的面积为10-11cm2，这在导电沟道上产生大约3.2aF的栅极电容。最小电势点89上栅氧化层电容大约是导电沟道上栅电容值的一半，或者说大约是1.6aF。如果栅极处于这些区域上方，这些区域中的阈值电压是VT，并且栅极电压超出阈值电压为VGS-VTD＝0.1V，则导电沟道有大约3.2×10-19C的电荷，或者平均将储存2个电子。最小电势点具有大约一半的电容，因此在栅极电压超过阈值电压0.1V时，最小电势点将具有大约1.6×10-19C的电荷，或者平均每个最小电势点将储存1个电子。
假设导电沟道87中的电子平均最少数量是2个，并且导电沟道的比率是W/L＝1/10，则在栅极电压超过阈值电压0.1V的情况下，导电沟道87的电导率将由如下公式求出：
IDS/VDS＝(μCo)(W/L)(VGS-VTD)＝(100μA/V2)(1/10)(0.1)＝1μS，其中：
IDS＝导电沟道中的漏电流；
VDS＝电压；
W＝导电沟道的宽度；
L＝导电沟道的长度；
VGS＝栅极电压；以及
VTD＝耗尽型阈值电压。
单电子DRAM器件设置在阵列中时，例如闪速存储器器件，可检测导电沟道87的电导率。该结果证实，最小电势点89中有无电子会影响微西门子(μS)分数级的电导率的明显变化。
另外，可执行其它步骤以便在衬底50上创建功能存储单元。这样，可形成额外的多级互连层和相关介质层，以便从衬底50上的晶体管栅结构90(图27)创建有效的电通道，电通道与源区93/漏区95、导电沟道87以及最小电势点89相邻。包含导电沟道87和两个最小电势点89的衬底可用于形成许多类型的单电子存储器，例如DRAM、处理器等。
图33示意说明包括晶体管99的DRAM存储器阵列，晶体管99包括导电沟道和最小电势点，例如使用本发明的方法形成的导电沟道87和最小电势点89。每个阵列晶体管99表示为包括两个点，以表示两个最小电势点89。
图34说明基于处理器的典型系统400，所述系统包括存储电路448，例如DRAM。诸如计算机系统的处理器系统通常包括中央处理器(CPU)444，如微处理器、数字信号处理器或其它可编程数字逻辑器件等，中央处理器通过总线452与输入/输入(I/O)设备通信。存储器448通过总线452与系统进行通信。
对于计算机系统，处理器系统可能包括诸如软盘驱动器454、小型光盘(CD)ROM驱动器等外围设备；这些外围设备也通过总线452与CPU 444通信。存储器448、CPU 444或其它已表示的电结构可视为集成电路，这些集成电路包括根据本发明的一个或多个导电沟道及相邻的最小电势点。如果需要，可以在单个集成电路上组合存储器448与例如CPU 444的处理器。
上述说明和附图仅应视为举例说明示范实施例，这些实施例实现本发明的特征与优点。在不脱离本发明精神和范围的情况下，可对具体加工条件和结构进行修改和替代。因此，本发明不应视为受上述说明和附图限制，而是只受所附权利要求书的范围的限制。

Claims (46)

1.一种存储单元，它包括：
衬底；
在衬底中形成的源区和漏区；
从源区延伸至漏区的沟道区；
两个最小电势区，都设置在所述源区与所述漏区之间，在所述沟道区侧面并在其相对的两侧，每个所述最小电势区能够储存至少一个载流子，因而能够调制所述沟道区的导电；以及
在所述沟道区和所述最小电势区上形成的栅结构。
2.如权利要求1所述的存储单元，其特征在于，所述沟道区是用于储存至少一个载流子的导电沟道区。
3.如权利要求1所述的存储单元，其特征在于，所述沟道区具有100埃的宽度和1000埃的长度。
4.如权利要求1所述的存储单元，其特征在于，每个所述最小电势区具有200埃的宽度和200埃的长度。
5.如权利要求1所述的存储单元，其特征在于，每个所述最小电势区与所述沟道区隔开100埃。
6.如权利要求1所述的存储单元，其特征在于，所述衬底是硅衬底。
7.如权利要求1所述的存储单元，其特征在于，所述两个最小电势区的各区所占面积的大小是导电沟道所占面积的大小的一半。
8.一种基于处理器的系统，它包括：
处理器；
耦合到所述处理器的电路，所述电路包括存储器件，该存储器件具有从衬底的源区延伸至它的漏区的一个沟道区，以及至少两个最小电势区，都设置在所述沟道区的侧面且在它相对的两侧并且在所述源区与所述漏区之间，所述最小电势区的的每个区能够储存至少一个载流子，因而能够调制所述沟道区的导电。
9.如权利要求8所述的基于处理器的系统，其特征在于，所述沟道区是用于储存至少一个载流子的导电沟道区。
10.如权利要求8所述的基于处理器的系统，其特征在于，所述沟道区具有100埃的宽度和1000埃的长度。
11.如权利要求8所述的基于处理器的系统，其特征在于，每个所述最小电势区具有200埃的宽度和200埃的长度。
12.如权利要求8所述的基于处理器的系统，其特征在于，每个所述最小电势区与所述沟道区隔开100埃。
13.一种集成电路晶体管结构，它包括：
衬底内的至少一个导电沟道，所述至少一个导电沟道的各导电沟道在所述衬底中设置的源区和漏区之间延伸；
所述衬底内的至少两个最小电势区，其中，对于所述至少一个导电沟道的各导电沟道，至少两个最小电势区位于各个导电沟道侧面，并且所述最小电势区的各电势区能够储存至少一个载流子，因而调制各沟道的导电；以及
在所述沟道区和所述最小电势区上形成的栅结构。
14.如权利要求13所述的集成电路晶体管结构，其特征在于，所述导电沟道储存至少一个载流子。
15.如权利要求13所述的集成电路晶体管结构，其特征在于，所述导电沟道具有100埃的宽度和1000埃的长度。
16.如权利要求13所述的集成电路晶体管结构，其特征在于，每个所述最小电势区具有200埃的宽度和200埃的长度。
17.如权利要求13所述的集成电路晶体管结构，其特征在于，每个所述最小电势区与所述导电沟道隔开100埃。
18.如权利要求13所述的集成电路晶体管结构，其特征在于，每个所述最小电势区储存至少一个载流子。
19.如权利要求13所述的集成电路晶体管结构，其特征在于，所述两个最小电势区的各区所占面积的大小是导电沟道所占面积的大小的一半。
20.一种形成半导体器件的方法，包括以下步骤：
在半导体衬底的源区与漏区之间形成至少一个沟道区；以及
形成至少两个最小电势区，每个所述最小电势区位于所述沟道区侧面且在它的相对两侧上，并且在所述源区与所述漏区之间，而且每个所述最小电势区能够储存至少一个载流子和能够调制所述沟道区的导电。
21.如权利要求20所述的方法，其特征在于，形成所述至少一个沟道区的的各沟道区还包括在所述源区与所述漏区之间形成多晶硅结构、随后使用所述多晶硅结构作为掩模掺杂所述半导体衬底的操作。
22.如权利要求21所述的方法，其特征在于，形成所述多晶硅结构的所述操作还包括在所述半导体衬底上形成的第一氮化硅岛上形成第一多晶硅层的操作。
23.如权利要求22所述的方法，其特征在于，形成所述多晶硅结构的所述操作还包括从所述第一多晶硅层中定向蚀刻多晶硅材料的操作。
24.如权利要求23所述的方法，其特征在于，形成所述多晶硅结构的所述操作还包括去除所述第一氮化硅岛的操作。
25.如权利要求21所述的方法，其特征在于，所述多晶硅结构具有100埃的宽度和1000埃的长度。
26.如权利要求21所述的方法，其特征在于，掺杂所述半导体衬底的所述操作包括离子注入。
27.如权利要求26所述的方法，其特征在于，所述离子注入是硼注入。
28.如权利要求26所述的方法，其特征在于，形成所述至少一个沟道区的所述操作还包括在所述离子注入操作之后去除所述多晶硅结构的操作。
29.如权利要求20所述的方法，其特征在于，形成所述最小电势区的所述操作还包括在所述源区与所述漏区之间形成至少两个多晶硅结构、随后用所述至少两个多晶硅结构作为掩模来掺杂所述半导体衬底的操作。
30.如权利要求29所述的方法，其特征在于，形成所述至少两个多晶硅结构的所述操作还包括在所述半导体衬底上形成的第二氮化硅岛上形成第二多晶硅层的操作。
31.如权利要求30所述的方法，其特征在于，形成所述至少两个多晶硅结构的所述操作还包括从所述第二多晶硅层中定向蚀刻多晶硅材料的操作。
32.如权利要求31所述的方法，其特征在于，形成所述至少两个多晶硅结构的所述操作还包括去除所述第二氮化硅岛的操作。
33.如权利要求29所述的方法，其特征在于，每个所述多晶硅结构具有200埃的宽度和200埃的长度。
34.如权利要求29所述的方法，其特征在于，掺杂所述半导体衬底的所述操作包括离子注入。
35.如权利要求34所述的方法，其特征在于，所述离子注入是硼注入。
36.如权利要求34所述的方法，其特征在于，形成所述最小电势区的所述操作还包括在所述离子注入之后去除所述至少两个多晶硅结构的操作。
37.如权利要求20所述的方法，其特征在于，每个所述最小电势区从所述沟道区移开100埃的距离。
38.如权利要求20所述的方法，其特征在于还包括在所述沟道区和所述最小电势区上形成氧化物层的操作。
39.如权利要求20所述的方法，其特征在于还包括在所述沟道区和所述最小电势区上形成晶体管的操作。
40.如权利要求20所述的方法，其特征在于还包括在所述沟道区和所述最小电势区上形成单电子存储器件的操作。
41.一种形成多晶硅结构以便掩蔽半导体器件的衬底区域的方法，包括以下步骤：
在衬底上形成多个氮化硅岛；
在所述氮化硅岛上形成多晶硅层；
从所述多晶硅层中蚀刻多晶硅材料，从而在所述氮化硅岛的侧壁上形成侧壁多晶硅结构；
去除所述氮化硅岛；
蚀刻所述侧壁多晶硅结构以形成至少一个多晶硅带和至少两个多晶硅点；以及
掺杂所述衬底以形成邻近未掺杂区的掺杂区，所述未掺杂区的至少一个位于所述至少一个多晶硅带之下，而所述未掺杂区的至少两个位于所述至少两个多晶硅点之下；
位于所述至少一个多晶硅带下方的所述未掺杂区中的一个区形成所述衬底的源区与漏区之间的导电沟道，所述导电沟道可被调制。
42.如权利要求41所述的方法，其特征在于，所述导电沟道储存至少一个载流子。
43.如权利要求41所述的方法，其特征在于，所述导电沟道具有100埃的宽度和1000埃的长度。
44.如权利要求41所述的方法，其特征在于，位于所述至少两个多晶硅点下方的所述未掺杂区中的所述至少两个区形成位于所述衬底的源区与漏区之间的至少两个最小电势区。
45.如权利要求44所述的方法，其特征在于，所述至少两个最小电势区中的每个区储存至少一个载流子。
46.如权利要求45所述的方法，其特征在于，所述至少两个最小电势区中的每个区具有200埃的宽度和200埃的长度。
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