CN101969024B - 用于使图形密度加倍的方法 - Google Patents

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Abstract

本发明涉及用于使图形密度加倍的方法。一种方法在主层上沉积未掺杂的硅层，在所述未掺杂的硅层上沉积帽层，构图在所述帽层上的掩蔽层，并将所述未掺杂的硅层构图成硅芯部。该方法在这样的工艺中将杂质引入所述硅芯部的侧壁中，该工艺使所述硅芯部的侧壁部分掺杂有杂质并使所述硅芯部中的至少一些的中心部分未掺杂。该方法去除所述帽层而留下位于所述主层上的所述硅芯部，并执行选择性材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的所述侧壁部分留在所述主层上。该方法使用所述硅芯部的所述侧壁部分作为构图掩模而至少构图所述主层，并且去除所述硅芯部的所述侧壁部分以至少留下构图后的所述主层。

Description

用于使图形密度加倍的方法
技术领域
本发明一般而言涉及用于形成集成电路结构的方法，更具体而言，涉及利用掺杂的硅芯部(mandrel)的侧壁构图下伏的层的方法。
背景技术
集成电路的制造通常需要在同一芯片上形成多个图形，包括亚光刻图形。例如，对于互补金属氧化物半导体(CMOS)技术的持续按比例缩小，鳍片型场效应晶体管(FinFET)已发展为有前途的新途径。侧壁间隔物图形转移(SIT)是用于超出光刻的印刷能力而形成窄鳍片的常用方法之一。常规SIT方法将所有的鳍片形成为跨芯片具有相同的宽度。然而，一些应用需要在同一芯片上具有不同宽度的鳍片。例如，在同一芯片上的各种FinFET器件可能需要用于不同阈值电压的不同鳍片宽度。在另一实例中，FinFET器件可能与诸如三栅器件或平面器件的其他器件形成在同一芯片上，这些其他器件需要与用于FinFET器件的鳍片宽度不同的鳍片宽度。
发明内容
鉴于上述情况，这里公开了在主层上沉积未掺杂的硅层的各种方法。一个实施例在所述未掺杂的硅层上沉积帽层。该实施例构图在所述帽层上的掩蔽层，并且所述掩蔽层具有开口。该实施例通过去除由所述掩蔽层中的所述开口暴露的所述未掺杂的硅层的部分和所述帽层的对应部分而将所述未掺杂的硅层构图成硅芯部。该实施例去除所述光致抗蚀剂层，以留下位于所述主层上的所述硅芯部以及所述硅芯部上的帽层芯部。该实施例在这样的工艺中将杂质并入所述硅芯部的侧壁中，该工艺使得所述硅芯部的侧壁部分掺杂有杂质并使至少部分所述硅芯部的中心部分未掺杂。在单独的硅芯部内，所述硅芯部的所述中心部分位于所述硅芯部的所述侧壁部分之间。该实施例去除所述帽层芯部而留下位于所述主层上的所述硅芯部。该实施例执行选择性材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的所述侧壁部分留在所述主层上。该实施例使用所述硅芯部的所述侧壁部分作为构图掩模而至少构图所述主层。该实施例去除所述硅芯部的所述侧壁部分以至少留下构图后的所述主层。
另一实施例包括在主层上沉积未掺杂的硅层的方法。该实施例在所述未掺杂的硅层上沉积帽层。该实施例构图在所述帽层上的掩蔽层，并且所述掩蔽层具有开口。该实施例通过去除由所述掩蔽层中的所述开口暴露的所述未掺杂的硅层的部分和所述帽层的对应部分而将所述未掺杂的硅层构图成硅芯部。所述开口被分隔以使所述硅芯部中的一些被形成为不同的尺寸。该实施例去除所述光致抗蚀剂层，以留下位于所述主层上的所述硅芯部以及所述硅芯部上的帽层芯部。该实施例在这样的工艺中将杂质并入所述硅芯部的侧壁中，该工艺使得所述硅芯部的侧壁部分掺杂有杂质并使所述硅芯部中的至少一些的中心部分未掺杂。在单独的硅芯部内，所述硅芯部的所述中心部分位于所述硅芯部的所述侧壁部分之间。该实施例去除所述帽层芯部而留下位于所述主层上的所述硅芯部。该实施例执行选择性材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的所述侧壁部分留在所述主层上。该实施例使用所述硅芯部的所述侧壁部分作为构图掩模而至少构图所述主层。该实施例去除所述硅芯部的所述侧壁部分以至少留下构图后的所述主层。
还公开了一种在主层上沉积未掺杂的硅层的方法。一种方法在所述未掺杂的硅层上沉积帽层。该方法构图在所述帽层上的掩蔽层，并且所述掩蔽层具有开口。该方法通过去除由所述掩蔽层中的所述开口暴露的所述未掺杂的硅层的部分和所述帽层的对应部分而将所述未掺杂的硅层构图成硅芯部。所述开口被分隔以使所述硅芯部中的一些被形成为不同的尺寸。该方法去除所述掩蔽层，以留下位于所述主层上的所述硅芯部以及所述硅芯部上的帽层芯部。该方法在这样的工艺中将杂质引入所述硅芯部的侧壁中，该工艺使得所述硅芯部的侧壁部分掺杂有杂质并使所述硅芯部中的至少一些的中心部分未掺杂。在单独的硅芯部内，所述硅芯部的所述中心部分位于所述硅芯部的所述侧壁部分之间。所述硅芯部中的一些不具有未掺杂的所述中心部分，而仅具有被掺杂的所述侧壁部分。该方法去除所述帽层芯部而留下位于所述主层上的所述硅芯部。该方法执行选择性材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的不同尺寸的侧壁部分留在所述主层上。相对于具有所述中心部分的所述硅芯部的较小侧壁部分，不具有未掺杂的所述中心部分而仅仅具有被掺杂的侧壁部分的所述硅芯部包括较大的侧壁部分。该方法使用所述硅芯部的所述不同尺寸的侧壁部分作为构图掩模而至少构图所述主层。该方法去除所述硅芯部的所述侧壁部分以至少留下构图后的所述主层。
这里公开的另一种方法在主层上沉积未掺杂的硅层。一个实施例在所述未掺杂的硅层上沉积氮化物帽层。该实施例构图在所述帽层上的有机掩蔽层，并且所述掩蔽层具有开口。该实施例通过执行蚀刻工艺去除由所述掩蔽层中的所述开口暴露的所述未掺杂的硅层的部分和所述帽层的对应部分而将所述未掺杂的硅层构图成硅芯部。所述开口被分隔以便所述硅芯部中的一些被形成为不同的尺寸。该实施例去除所述掩蔽层，以留下位于所述主层上的所述硅芯部以及所述硅芯部上的帽层芯部。该实施例在这样的工艺中将硼杂质注入所述硅芯部的侧壁中，该工艺使得所述硅芯部的侧壁部分掺杂有杂质并使至少部分所述硅芯部的中心部分未掺杂。在单独的硅芯部内，所述硅芯部的所述中心部分位于所述硅芯部的所述侧壁部分之间。一些所述硅芯部不具有未掺杂的所述中心部分，而仅具有被掺杂的所述侧壁部分。该实施例去除所述帽层芯部而留下位于所述主层上的所述硅芯部。该实施例执行选择性氨蚀刻材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的不同尺寸的侧壁部分留在所述主层上。相对于具有所述中心部分的所述硅芯部的较小侧壁部分，所述硅芯部中的不具有未掺杂的所述中心部分而仅仅具有被掺杂的侧壁部分的硅芯部包括较大的侧壁部分。该实施例使用所述硅芯部的所述不同尺寸的侧壁部分作为构图掩模而至少构图所述主层。该实施例去除所述硅芯部的所述侧壁部分以至少留下构图后的所述主层。
附图说明
通过参考附图给出的以下详细描述将更好地理解本发明的实施例，这些附图未必按比例绘制，其中：
图1是根据这里的实施例的部分完成的集成电路结构的示意性截面图；
图2是根据这里的实施例的部分完成的集成电路结构的示意性截面图；
图3是根据这里的实施例的部分完成的集成电路结构的示意性截面图；
图4是示例硼等离子体掺杂浓度与杂质注入深度之间的关系的图；
图5是根据这里的实施例的部分完成的集成电路结构的示意性截面图；
图6是根据这里的实施例的部分完成的集成电路结构的示意性截面图；
图7是根据这里的实施例的部分完成的集成电路结构的示意性截面图；
图8是通过这里的实施例实现的构图的显微镜照片；以及
图9是示例根据这里的实施例的方法的流程图。
具体实施方式
如上所述，常规SIT方法将所有的鳍片形成为跨芯片具有相同的宽度。然而，一些应用需要在同一芯片上具有不同宽度的鳍片。由此，这里的实施例利用在这样的工艺中将杂质注入到不同尺寸的硅芯部的侧壁中的方法，所述工艺使得硅芯部的侧壁部分掺杂有杂质并使至少部分所述硅芯部的中心部分未掺杂。该方法执行选择性材料去除工艺，以去除硅芯部的中心部分并使硅芯部的侧壁部分留在主层上。
至少部分相对较窄的硅芯部没有足够宽到具有任何未掺杂的中心部分，而仅仅具有被掺杂的侧壁部分(该硅芯部跨过其整个宽度被全部掺杂)。该现象的发生原因在于，在相对较窄的硅芯部中，被注入的部分(侧壁)的宽度大于硅芯部的宽度的一半，在这里侧壁部分彼此成对地邻接，使得整个相对较窄的硅芯部包含注入的杂质。接下来，该方法使用硅芯部的侧壁部分作为构图掩模来至少构图主层，并去除硅芯部的侧壁部分而至少留下构图后的主层。
更具体而言，如图1-9中的截面图所示，这里公开了形成亚光刻结构的各种方法，所述方法始于在衬垫层(这里有时称为主层)106上沉积未掺杂的硅层108(未掺杂的非晶硅或未掺杂的多晶硅)并在未掺杂的硅层108上沉积硬帽层110(例如，氮化物等等)(图1)。图1还示例出衬底100-104，主层106形成在衬底100-104上。衬底100-104包括基层100、掩埋氧化物(BOX)层102和绝缘体上硅(SOI)层104(最终将被构图成鳍片)。替代地，衬底104可包括任何其他半导体材料，例如，硅、锗、硅锗、碳化硅、III-V化合物半导体(例如，GaAs)和II-VI化合物半导体(例如，CdSe)。该衬底还可包括有机半导体或多层半导体，例如，Si/SiGe、绝缘体上硅或绝缘体上SiGe。部分或全部半导体衬底可以为非晶、多晶或单晶。除了上述类型的半导体衬底之外，本发明中采用的半导体衬底还包括混合取向(HOT)半导体衬底，其中HOT衬底具有不同的结晶取向的表面区域。半导体衬底可以被掺杂、未掺杂、或在其中包含被掺杂的区域和未掺杂的区域。半导体衬底可在其中包含具有应变的区域和不具有应变的区域，或者包含拉伸应变的区域和压缩应变的区域。半导体衬底还可以包括先前形成的图形(未示出)。本领域普通技术人员公知用于形成这样的结构的工艺和材料，这里不对其进行详细讨论。例如，形成工艺可包括化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、化学溶液沉积、蒸发和原子层沉积(ALD)等等。
如图2所示，使用包括曝光、显影等等的常规抗蚀剂工艺，在帽层110上构图掩蔽层124(例如，光致抗蚀剂等等)。通过执行材料去除工艺(例如，反应离子蚀刻、离子束蚀刻、等离子体蚀刻、激光烧蚀等等)以去除由光致抗蚀剂层124暴露的未掺杂的硅层108的部分和帽层110的对应部分，将未掺杂的硅层108构图成硅芯部120、126。
光致抗蚀剂层124中的开口128被分隔，以便至少一些硅芯部120、126被形成为不同的尺寸。然后去除光致抗蚀剂层124，以留下位于主层106上的硅芯部120、126以及硅芯部120、126上的帽层部分(例如，帽层芯部122)。
如图3所示，然后，该方法在这样的工艺中将杂质(例如，硼、铟等等)注入到硅芯部120、126的侧壁中，该工艺使得硅芯部120、126的侧壁部分130掺杂有杂质并使至少部分的硅芯部120、126的中心部分132未掺杂。在其宽度足以形成这样的部分的单独的硅芯部120、126内，硅芯部120、126的“中心部分”132位于硅芯部120、126的“侧壁”部分130之间。引入杂质的工艺可包括，例如，倾斜离子注入工艺、气相掺杂、等离子体掺杂、等离子体浸入离子注入、簇(cluster)掺杂、浸剂(infusion)掺杂、液相掺杂、固相掺杂等等。在图4中示出了可以使用的等离子体掺杂浓度和杂质注入深度的一个实例。
这里的一些实施例将所有的硅芯部形成为相同的尺寸(具有相同的宽度w1或w2(图2))；而其他实施例将形成为具有不同的宽度(w1和w2)。如果形成不同宽度的硅芯部，至少一些相对较窄的硅芯部120不足够宽，从而不具有未掺杂的中心部分132，仅仅具有被掺杂的侧壁部分130。该现象的发生原因在于，在相对较窄的硅芯部120中，被注入的部分(侧壁)130的宽度大于硅芯部120的宽度w1的一半。在这样的芯部120中，侧壁部分130彼此成对地邻接，使得整个相对较窄的硅芯部120包含注入的杂质。将被掺杂的部分定义为包含浓度大于特定值(例如，1018cm-3)的杂质的部分，且将未掺杂的部分定义为杂质浓度显著小于特定值(例如，1018cm-3)的部分。
接下来，如图5所示，该方法去除帽层110，从而留下在主层106上不受保护的硅芯部120、126。在图6中，执行选择性蚀刻材料去除工艺(例如，利用包含氨的水溶液的蚀刻工艺)，以去除硅芯部120、126的未掺杂的中心部分132并使硅芯部120、126的侧壁部分130留在主层106上。
对于形成不同宽度的硅芯部120、126的实施例，该工艺使硅芯部的不同尺寸的侧壁部分130留在主层106上。相对于硅芯部126的被(现在被去除的)中心部分132分隔的较小的单独的侧壁部分130，不具有未掺杂的中心部分132(而仅仅具有被掺杂的邻接的侧壁部分130)的部分硅芯部120实际上包括较大的结合的侧壁部分130。较大的结合的侧壁部分130最大可以为单独的侧壁部分130的两倍那么大。
在主层106上留下侧壁部分130的情况下，该方法然后使用硅芯部120、126的不同尺寸的侧壁部分130作为构图掩模来至少构图主层106。例如，该工艺还可以构图位于主层104之下(相对于未掺杂的硅层108)的衬底104。然后，去除硅芯部120、126的侧壁部分130，以至少留下构图后的主层106(和衬底104)，如图7所示。光致抗蚀剂中的开口具有与当前已知的现有技术状态的最小光致抗蚀剂开口尺寸相当的尺寸，允许在主层106(和衬底100-104)中构图的结构为“亚光刻”尺寸。在图8中示例出相对较窄的多晶硅鳍片和相对较宽的多晶硅鳍片的示例性显微镜照片。
还在图9中以流程图的形式示出了这里利用的方法。更具体而言，在项目200中，该流程始于在衬垫层上沉积未掺杂的硅层(未掺杂的非晶硅或未掺杂的多晶硅)。在项目202中，该方法在未掺杂的硅层上沉积硬帽层(例如，氮化物等等)。然后，在项目204中，在帽层上构图有机光致抗蚀剂层(例如，有机物等等)。
在项目206中，通过执行材料去除工艺(例如，蚀刻等等)以去除由光致抗蚀剂层中的开口暴露的未掺杂的硅层的部分和帽层的对应部分，从而将未掺杂的硅层构图成硅芯部。光致抗蚀剂层中的开口被分隔，以便将硅芯部中的至少一些形成为不同的尺寸。然后，在项目208中，去除光致抗蚀剂层，以留下位于主层上的硅芯部以及硅芯部上的帽层部分(例如，帽层芯部)。
然后，在项目210中，该方法在这样的工艺中将杂质(例如，硼)注入硅芯部的侧壁中，该工艺使得硅芯部的侧壁部分掺杂有杂质并使至少部分的硅芯部的中心部分未掺杂。在其宽度足以形成这样的部分的单独的硅芯部内，硅芯部的“中心部分”位于硅芯部的“侧壁”部分之间。注入工艺210可包括，例如，倾斜离子注入工艺、等离子体浸入离子注入等等。
这里的一些实施例将所有的硅芯部形成为相同的尺寸(具有相同的宽度)；而其他实施例将形成为具有不同的宽度。如果形成不同宽度的硅芯部，至少部分相对较窄的硅芯部不足够宽，从而不具有未掺杂的中心部分，仅仅具有被掺杂的侧壁部分。该现象的发生原因在于，在相对较窄的硅芯部中，被注入的部分(侧壁)的宽度大于硅芯部的宽度的一半，在这样的芯部中，侧壁部分彼此成对地邻接，使得整个相对较窄的硅芯部包含注入的杂质。
接下来，在项目212中，该方法去除帽层芯部，从而留下在主层上不受保护的硅芯部。在项目214中，执行选择性蚀刻材料去除工艺(例如，氨蚀刻)，以去除硅芯部的未掺杂的中心部分并使硅芯部的侧壁部分留在主层上。
对于形成不同宽度的硅芯部的实施例，该工艺使硅芯部的不同尺寸的侧壁部分留在主层上。相对于硅芯部的被(现在被去除的)中心部分分隔的较小的单独的侧壁部分，不具有未掺杂的中心部分(而仅仅具有被掺杂的邻接的侧壁部分)的一些硅芯部实际上包括较大的结合的侧壁部分。
在项目216中，在主层上留下侧壁部分的条件下，该方法然后使用硅芯部的不同尺寸的侧壁部分作为构图掩模来至少构图主层。例如，该工艺还可以构图位于主层之下(相对于未掺杂的硅层)的衬底。然后，在项目218中，去除硅芯部的侧壁部分，以至少留下构图后的主层(和衬底)。光致抗蚀剂中的开口具有与当前已知的现有技术状态的最小光致抗蚀剂开口尺寸相当的尺寸，允许在主层(和衬底)中构图的结构为“亚光刻”尺寸。
制造商可以以原晶片形式(即，作为具有多个未封装的芯片的单个晶片)作为裸芯或者以封装形式分配所产生的集成电路芯片。在后一情况下，该芯片被安装在单芯片封装(例如，塑性载体，其引线被固定到母板或其他更高级别的载体)中或多芯片封装(例如，陶瓷载体，其具有表面互连或掩埋互连中的一者或两者)中。在任何情况下，接着使芯片与其他芯片、分立电路元件和/或其他信号处理器件集成，作为(a)诸如母板的中间产品或(b)最终产品的一部分。该最终产品可以是包括集成电路芯片的任何产品，其范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
应理解，在下面的权利要求中的所有方式或步骤加功能要素的对应结构、材料、动作和等价物旨在包括用于与具体地要求保护的其他要求保护的要素组合地执行功能的任何结构、材料或动作。另外，应理解，已为了示例和说明的目的而给出了本发明的以上说明，但其不旨在穷举性的或将本发明限制为所公开的形式。对于本领域普通技术人员而言，许多修改和变化是显而易见的而不脱离本发明的精神和范围。为了最好地解释本发明的原理和实际应用，并且为了能够使本领域其他普通技术人员能够理解本发明的具有适于所预期的特定用途的各种修改的各种实施例，选择和描述了这些实施例。在以上说明中省略了公知的部件和处理技术，以便不会不必要地使本发明的实施例模糊。
最后，还应理解，在以上说明中使用的术语仅仅用于描述特定实施例的目的，并不旨在限制本发明。在此使用的单数形式“一”、“一个”和“该”旨在还包括复数形式，除非上下文另有明确说明。此外，应理解，在该说明书中使用的术语“包括”、“包含”和/或“并入”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。

Claims (20)

1.一种形成集成电路结构的方法，包括：
在衬垫层上沉积未掺杂的硅层；
在所述未掺杂的硅层上沉积帽层；
构图在所述帽层上的光致抗蚀剂层，所述光致抗蚀剂层具有开口；
通过去除由所述光致抗蚀剂层中的所述开口暴露的所述帽层的部分和所述未掺杂的硅层的对应部分而将所述未掺杂的硅层构图成硅芯部；
去除所述光致抗蚀剂层，以留下位于所述衬垫层上的所述硅芯部以及所述硅芯部上的帽层芯部；
在这样的工艺中将杂质引入所述硅芯部的侧壁中，所述工艺使得所述硅芯部的侧壁部分掺杂有杂质并使所述硅芯部中的至少一些的中心部分未掺杂，在单独的硅芯部内，所述硅芯部的所述中心部分位于所述硅芯部的所述侧壁部分之间；
去除所述帽层芯部而留下位于所述衬垫层上的所述硅芯部；
执行选择性材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的所述侧壁部分留在所述衬垫层上；
使用所述硅芯部的所述侧壁部分作为构图掩模来至少构图所述衬垫层；以及
去除所述硅芯部的所述侧壁部分以至少留下构图后的所述衬垫层。
2.根据权利要求1的方法，所述未掺杂的硅层包括非晶硅和多晶硅中的一种。
3.根据权利要求1的方法，引入所述杂质包括倾斜离子注入、等离子体掺杂、等离子体浸入离子注入、簇掺杂、浸剂掺杂、气相掺杂、液相掺杂和固相掺杂中的一种。
4.根据权利要求1的方法，构图所述衬垫层包括相对于所述未掺杂的硅层而构图位于所述衬垫层之下的衬底。
5.根据权利要求1的方法，所述光致抗蚀剂中的所述开口具有与已知的现有技术状态的最小光致抗蚀剂开口尺寸相当的尺寸。
6.一种形成集成电路结构的方法，包括：
在衬垫层上沉积未掺杂的硅层；
在所述未掺杂的硅层上沉积帽层；
构图在所述帽层上的光致抗蚀剂层，所述光致抗蚀剂层具有开口；
通过去除由所述光致抗蚀剂层中的所述开口暴露的所述帽层的部分和所述未掺杂的硅层的对应部分而将所述未掺杂的硅层构图成硅芯部，所述开口被分隔以使所述硅芯部中的一些被形成为不同的尺寸；
去除所述光致抗蚀剂层，以留下位于所述衬垫层上的所述硅芯部以及所述硅芯部上的帽层芯部；
在这样的工艺中将杂质引入所述硅芯部的侧壁中，所述工艺使得所述硅芯部的侧壁部分掺杂有杂质并使所述硅芯部中的至少一些的中心部分未掺杂，在单独的硅芯部内，所述硅芯部的所述中心部分位于所述硅芯部的所述侧壁部分之间；
去除所述帽层芯部而留下位于所述衬垫层上的所述硅芯部；
执行选择性材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的所述侧壁部分留在所述衬垫层上；
使用所述硅芯部的所述侧壁部分作为构图掩模而至少构图所述衬垫层；以及
去除所述硅芯部的所述侧壁部分以至少留下构图后的所述衬垫层。
7.根据权利要求6的方法，所述未掺杂的硅层包括非晶硅和多晶硅中的一种。
8.根据权利要求6的方法，引入所述杂质包括倾斜离子注入、等离子体掺杂、等离子体浸入离子注入、簇掺杂、浸剂掺杂、气相掺杂、液相掺杂和固相掺杂中的一种。
9.根据权利要求6的方法，构图所述衬垫层包括相对于所述未掺杂的硅层而构图位于所述衬垫层之下的衬底。
10.根据权利要求6的方法，所述光致抗蚀剂中的所述开口具有与已知的现有技术状态的最小光致抗蚀剂开口尺寸相当的尺寸。
11.一种形成集成电路结构的方法，包括：
在衬垫层上沉积未掺杂的硅层；
在所述未掺杂的硅层上沉积帽层；
构图在所述帽层上的光致抗蚀剂层，所述光致抗蚀剂层具有开口；
通过去除由所述光致抗蚀剂层中的所述开口暴露的所述帽层的部分和所述未掺杂的硅层的对应部分而将所述未掺杂的硅层构图成硅芯部，所述开口被分隔以使所述硅芯部中的一些被形成为不同的尺寸；
去除所述光致抗蚀剂层，以留下位于所述衬垫层上的所述硅芯部以及所述硅芯部上的帽层芯部；
在这样的工艺中将杂质引入所述硅芯部的侧壁中，所述工艺使得所述硅芯部的侧壁部分掺杂有杂质并使所述硅芯部中的至少一些的中心部分未掺杂，在单独的硅芯部内，所述硅芯部的所述中心部分位于所述硅芯部的所述侧壁部分之间，其中所述硅芯部中的至少一些不具有未掺杂的所述中心部分，而仅具有被掺杂的所述侧壁部分；
去除所述帽层芯部而留下位于所述衬垫层上的所述硅芯部；
执行选择性材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的不同尺寸的侧壁部分留在所述衬垫层上，其中相对于具有所述中心部分的所述硅芯部的较小的侧壁部分，所述硅芯部中的不具有未掺杂的所述中心部分而仅仅具有被掺杂的侧壁部分的硅芯部包括较大的侧壁部分；
使用所述硅芯部的所述不同尺寸的侧壁部分作为构图掩模而至少构图所述衬垫层；以及
去除所述硅芯部的所述侧壁部分以至少留下构图后的所述衬垫层。
12.根据权利要求11的方法，所述未掺杂的硅层包括非晶硅和多晶硅中的一种。
13.根据权利要求11的方法，引入所述杂质包括倾斜离子注入、等离子体掺杂、等离子体浸入离子注入、簇掺杂、浸剂掺杂、气相掺杂、液相掺杂和固相掺杂中的一种。
14.根据权利要求11的方法，构图所述衬垫层包括相对于所述未掺杂的硅层而构图位于所述衬垫层之下的衬底。
15.根据权利要求11的方法，所述光致抗蚀剂层中的所述开口具有与已知的现有技术状态的最小光致抗蚀剂开口尺寸相当的尺寸。
16.一种形成集成电路结构的方法，包括：
在衬垫层上沉积未掺杂的硅层；
在所述未掺杂的硅层上沉积氮化物帽层；
构图在所述帽层上的有机光致抗蚀剂层，所述光致抗蚀剂层具有开口；
通过执行蚀刻工艺去除由所述光致抗蚀剂层中的所述开口暴露的所述帽层的部分和所述未掺杂的硅层的对应部分而将所述未掺杂的硅层构图成硅芯部，所述开口被分隔以便所述硅芯部中的一些被形成为不同的尺寸；
去除所述光致抗蚀剂层，以留下位于所述衬垫层上的所述硅芯部以及所述硅芯部上的帽层芯部；
在这样的工艺中将硼杂质注入所述硅芯部的侧壁中，所述工艺使得所述硅芯部的侧壁部分掺杂有杂质并使所述硅芯部中的至少一些的中心部分未掺杂，在单独的硅芯部内，所述硅芯部的所述中心部分位于所述硅芯部的所述侧壁部分之间，其中所述硅芯部中的至少一些不具有未掺杂的所述中心部分，而仅具有被掺杂的所述侧壁部分；
去除所述帽层芯部而留下位于所述衬垫层上的所述硅芯部；
执行选择性氨蚀刻材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的不同尺寸的侧壁部分留在所述衬垫层上，其中相对于具有所述中心部分的所述硅芯部的较小的侧壁部分，所述硅芯部中的不具有未掺杂的所述中心部分而仅仅具有被掺杂的侧壁部分的硅芯部包括较大的侧壁部分；
使用所述硅芯部的所述不同尺寸的侧壁部分作为构图掩模而至少构图所述衬垫层；
去除所述硅芯部的所述侧壁部分以至少留下构图后的所述衬垫层。
17.根据权利要求16的方法，所述未掺杂的硅层包括非晶硅和多晶硅中的一种。
18.根据权利要求16的方法，引入所述杂质包括倾斜离子注入、等离子体掺杂、等离子体浸入离子注入、簇掺杂、浸剂掺杂、气相掺杂、液相掺杂和固相掺杂中的一种。
19.根据权利要求16的方法，构图所述衬垫层包括相对于所述未掺杂的硅层而构图位于所述衬垫层之下的衬底。
20.根据权利要求16的方法，所述光致抗蚀剂层中的所述开口具有与已知的现有技术状态的最小光致抗蚀剂开口尺寸相当的尺寸。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7510939B2 (en) * 2006-01-31 2009-03-31 International Business Machines Corporation Microelectronic structure by selective deposition
CN102789968B (zh) 2011-05-20 2015-06-17 中芯国际集成电路制造(北京)有限公司 在半导体制造工艺中形成硬掩模的方法
US8557675B2 (en) * 2011-11-28 2013-10-15 Globalfoundries Inc. Methods of patterning features in a structure using multiple sidewall image transfer technique
US9059001B2 (en) 2011-12-16 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with biased feature
US8853092B2 (en) * 2011-12-30 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning with implantation
US8669186B2 (en) 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
US8927432B2 (en) * 2012-06-14 2015-01-06 International Business Machines Corporation Continuously scalable width and height semiconductor fins
KR20140029050A (ko) 2012-08-31 2014-03-10 삼성전자주식회사 패턴 형성 방법
US9711368B2 (en) * 2013-04-15 2017-07-18 United Microelectronics Corp. Sidewall image transfer process
US8999791B2 (en) * 2013-05-03 2015-04-07 International Business Machines Corporation Formation of semiconductor structures with variable gate lengths
US9040371B2 (en) 2013-08-07 2015-05-26 International Business Machines Corporation Integration of dense and variable pitch fin structures
US9105559B2 (en) * 2013-09-16 2015-08-11 International Business Machines Corporation Conformal doping for FinFET devices
US9064901B1 (en) 2013-12-23 2015-06-23 International Business Machines Corporation Fin density control of multigate devices through sidewall image transfer processes
US9269627B1 (en) 2014-09-30 2016-02-23 International Business Machines Corporation Fin cut on SIT level
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9601693B1 (en) 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
US9852917B2 (en) 2016-03-22 2017-12-26 International Business Machines Corporation Methods of fabricating semiconductor fins by double sidewall image transfer patterning through localized oxidation enhancement of sacrificial mandrel sidewalls
US10256768B2 (en) * 2016-04-25 2019-04-09 Cmco Solar, Llc Photovoltaic array mounting structure
US9793271B1 (en) * 2016-04-29 2017-10-17 International Business Machines Corporation Semiconductor device with different fin pitches
US10629435B2 (en) * 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US9837406B1 (en) 2016-09-02 2017-12-05 International Business Machines Corporation III-V FINFET devices having multiple threshold voltages
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US9870942B1 (en) * 2017-01-19 2018-01-16 Globalfoundries Inc. Method of forming mandrel and non-mandrel metal lines having variable widths
US10395937B2 (en) * 2017-08-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Fin patterning for semiconductor devices
US10325777B2 (en) 2017-08-30 2019-06-18 International Business Machines Corporation Utilizing multiple layers to increase spatial frequency
US10204783B1 (en) * 2017-09-03 2019-02-12 Nanya Technology Corporation Method of forming fine island patterns of semiconductor devices
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis
US20200027733A1 (en) * 2018-07-20 2020-01-23 Varian Semiconductor Equipment Associates, Inc. Directional deposition for patterning three-dimensional structures
US11145509B2 (en) * 2019-05-24 2021-10-12 Applied Materials, Inc. Method for forming and patterning a layer and/or substrate
US11651965B2 (en) 2019-08-12 2023-05-16 Tokyo Electron Limited Method and system for capping of cores for self-aligned multiple patterning
CN112542383B (zh) * 2019-09-20 2022-03-22 长鑫存储技术有限公司 半导体制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1779903A (zh) * 2004-10-20 2006-05-31 国际商业机器公司 氧化侧壁图像传递图形化方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4959326A (en) 1988-12-22 1990-09-25 Siemens Aktiengesellschaft Fabricating T-gate MESFETS employing double exposure, double develop techniques
US6007732A (en) 1993-03-26 1999-12-28 Fujitsu Limited Reduction of reflection by amorphous carbon
US6194268B1 (en) 1998-10-30 2001-02-27 International Business Machines Corporation Printing sublithographic images using a shadow mandrel and off-axis exposure
US6391782B1 (en) 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
US6391753B1 (en) 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming gate conductors
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6566019B2 (en) 2001-04-03 2003-05-20 Numerical Technologies, Inc. Using double exposure effects during phase shifting to control line end shortening
US6492212B1 (en) 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6720231B2 (en) 2002-01-28 2004-04-13 International Business Machines Corporation Fin-type resistors
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6960510B2 (en) 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US6611029B1 (en) 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6645797B1 (en) 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
US6781674B1 (en) 2003-05-29 2004-08-24 Asml Holding N.V. System and method to increase throughput in a dual substrate stage double exposure lithography system
US6876439B2 (en) 2003-05-29 2005-04-05 Asml Holding N.V. Method to increase throughput in a dual substrate stage double exposure lithography system
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US7256873B2 (en) 2004-01-28 2007-08-14 Asml Netherlands B.V. Enhanced lithographic resolution through double exposure
US7310797B2 (en) 2005-05-13 2007-12-18 Cadence Design Systems, Inc. Method and system for printing lithographic images with multiple exposures
JP4634923B2 (ja) * 2005-12-15 2011-02-16 株式会社東芝 絶縁膜の製造方法、トランジスタの製造方法及び電子デバイスの製造方法
US7301210B2 (en) 2006-01-12 2007-11-27 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
JP4768469B2 (ja) 2006-02-21 2011-09-07 株式会社東芝 半導体装置の製造方法
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7849436B2 (en) 2006-08-11 2010-12-07 Dongbu Hitek Co., Ltd. Method of forming dummy pattern

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1779903A (zh) * 2004-10-20 2006-05-31 国际商业机器公司 氧化侧壁图像传递图形化方法

Also Published As

Publication number Publication date
KR20110011558A (ko) 2011-02-08
US8105901B2 (en) 2012-01-31
KR101572274B1 (ko) 2015-11-26
CN101969024A (zh) 2011-02-09
US20110021010A1 (en) 2011-01-27

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