CN1779903A - 氧化侧壁图像传递图形化方法 - Google Patents

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Abstract

公开了一种用于图形化MOSFET栅极的方法，包括以下步骤：在所述栅极电介质上形成一层栅极材料；在栅极材料层上沉积非晶Si层；在非晶Si层的顶上沉积氮化物覆盖层；图形化氮化物覆盖层和非晶Si层，使得侧壁暴露在非晶Si层上；在侧壁上生长氧化物带；去除图形化的氮化物覆盖层和非晶Si层，同时在适当位置留下氧化物带；在图形化栅极材料时使用氧化物带作为掩模。

Description

氧化侧壁图像传递图形化方法
技术领域
本发明涉及例如微电子器件所需要的精确图形化的小的特征尺寸，或者更具体地，涉及场效应器件的制造。
背景技术
现今的集成电路包括大量的器件。更小的器件和缩小的基本规则(ground rules)是提高性能并增强可靠性的关键。随着FET(场效应晶体管)器件尺寸的降低，技术变得更加复杂。在实现不断减小的器件范围的过程中，涉及的一个问题就是图形化小的特征。在任何给定的技术水平，通常FET器件的栅极长度具有最小的尺寸。纵观微电子器件发展的历史，一直都在为实现短的栅极长度而努力。
对于半导体器件，例如具有小于30nm基本规则的MOSFET(金属氧化物半导体场效应晶体管，一个具有历史内涵的名称，通常意思是绝缘栅极FET)器件，通过光刻来图形化栅极已变得极具挑战。缩小光致抗蚀剂的厚度，例如对于在45nm基本规则的193nm波长来说仅为大约130至150nm，使得光致抗蚀剂作为掩模使用变得非常困难。光致抗蚀剂的厚度对于每层待图形化的层来说都是挑战。对于将在30nm栅极长度的一代中采用的157nm波长一代的光致抗蚀剂，这个问题将更加严重。此外，由于光致抗蚀剂固有的分子结构尺寸、光致抗蚀剂显影工艺以及光刻技术的限制，光致抗蚀剂的线边缘粗糙度(LER)已经达到了不可忍受的程度。例如，在25nm栅极长度时LER通常是3到5nm，约为整个线宽的12％至20％。随着栅极长度的缩短，LER可单独作为限制因素，因为它甚至可能破坏小于10nm的栅极线。
现有技术已经开发了在图形化中光刻工艺的替代方法。其中一种具有相对较长历史的方法是间隔物图像传递(SIT)方法，起始于C.Johnson等人公开的，“Method of Making Submicron Dimensions inStructures Using Sidewall Image Transfer Techniques”，IBMTechnical Disclosure Bulletin，Vol.26，No.9，1984年2月，pp.4587-4589。SIT方法使用侧壁沉积和刻蚀性质来产生细线。图1显示了在现有技术的SIT方法中典型状态的示意性剖面图。在需要被图形化的物品30上定义了岛(island)20。该岛被一个层共形地覆盖，该层随后被定向地(即，垂直地)刻蚀。这些刻蚀步骤的最后结果是岛20侧壁上的间隔物10。一旦去除了岛20，则间隔物10可用作掩模。
已经想出了各种SIT方法实施方式，例如在Baker的美国专利No.5,024,971“一种使用材料的图形反向层来图形化深亚微米开口的方法”中、或在Conrad的美国专利No.6,566,759“用于侧壁图像传递所形成的导体的自对准接触区域”中所述，上述两个专利通过引用方式并入本文，但是上述两个专利并没有教导本发明。
SIT方法有其局限性，至少具有所谓的底座问题(footingproblem)。SIT出现的这个问题是因为，由于间隔物形成的方式使得间隔物底部通常比它们的顶部厚，如图1所示。这种底座通常使间隔物的一侧具有粗糙边缘，导致间隔物的宽度不一致。间隔物的如此片面的LER使得最终物品(例如栅极)的LER必然更差。
发明内容
考虑到上面所述的问题，本发明公开了一种通过氧化侧壁工艺来图形化(即形成图案)的方法；其利用了在氧化中能够控制尺寸的精确性，并利用了各种本领域中可获得的选择性刻蚀技术。
公开了一种用于图形化物品的方法，包括以下步骤：当硅构成的层具有至少一个侧壁时，在该物品上形成硅构成的层；在至少一个侧壁上生长氧化物带；去除硅构成的层，同时在适当的位置留下氧化物带；在图形化该物品时使用氧化物带作为掩模。
公开了一种用于图形化MOSFET栅极的方法，包括以下步骤：当第一材料适于作为MOSFET的栅极材料时，在该栅极电介质上形成一层第一材料；沉积厚度约为2nm至70nm之间的非晶Si层；在非晶Si层的顶上沉积氮化物覆盖层；当侧壁暴露在非晶Si层上时，图形化氮化物覆盖层和非晶Si层；在侧壁上生长氧化物带，厚度大约为1nm至50nm之间；去除剩余的氮化物覆盖层和非晶Si层，同时在适当位置留下氧化物带；在图形化该第一材料时使用氧化物带作为掩模，由此形成栅极。
还公开了一种用于制造包括MOSFET器件的电子处理器的方法，包括以下步骤：图形化MOSFET器件的栅极，还包括以下步骤：当第一材料适于作为MOSFET的栅极材料时，在该栅极电介质上形成一层第一材料；沉积厚度约为10nm至70nm之间的非晶Si层；在非晶Si层的顶上沉积氮化物覆盖层；当侧壁暴露在非晶Si层上时，图形化氮化物覆盖层和非晶Si层；在侧壁上生长氧化物带，厚度大约为1nm至50nm之间；去除剩余的氮化物覆盖层和非晶Si层，同时在适当位置留下氧化物带；在图形化该第一材料时使用氧化物带作为掩模，由此形成栅极。
附图说明
根据下面的详细说明和附图，本发明的这些和其它特征将变得显而易见，其中：
图1显示了在现有技术的SIT方法中典型状态的示意性剖面图；
图2显示了在公开的氧化侧壁图像传递方法中典型状态的示意性剖面图；
图3至10显示了在使用氧化侧壁图像传递图形化制造MOSFET栅极的工艺步骤中典型实施例的示意性剖面图；
图11显示了处理器的符号代表图，该处理器具有包含使用氧化侧壁图像传递方法制造的MOSFET栅极的芯片。
具体实施方式
图2显示了在公开的氧化侧壁图像传递工艺中典型状态的示意性剖面图。物品30需要被图形化。术语“图形化”意思是通过掩模来勾画出物品30上的一些特征，并且通常通过某种刻蚀技术来去除所定义的特征的补集或所定义的特征。以此方式，原始物品30得到了图形。本发明中用于这样的图形化的掩模是硅构成的层110的氧化侧壁100。在典型实施例中，构成层的硅是非晶硅。
使用氧化侧壁100作为掩模的方法具有几个优点。氧化侧壁不受到包括如光致抗蚀剂厚度、光波长尺寸以及LER的障碍等光刻技术的限制。氧化侧壁技术的线宽控制非常好，因为硅氧化工艺极为均匀。目前的硅氧化技术可以把300mm晶片的氧化厚度做到1nm那么薄，具有小于0.1nm的均匀度变化，或者小于3％的3西格马(sigma)。氧化侧壁避免了图1所示的现有技术中SIT方法的所谓底座问题。氧化侧壁也避免了SIT的所谓的负载效应(loading effect)。负载效应是由于沉积的侧壁/间隔物层的厚度取决于图形的局部形貌特点(例如局部特征密度和特征高度变化)的因素引起的，并且能够贯穿整个晶片，例如晶片的中心对边缘。本发明的方法，氧化侧壁图像传递方法，非常少的依赖于局部形貌特点或晶片位置。
这些优点转化为使用厚度在1nm与50nm之间(典型的范围在5nm与25nm之间)的氧化物侧壁带100的能力。
图2显示了两个氧化侧壁，但是能够定义硅构成的层110使其具有一个或多个能够用作掩模的氧化侧壁。
氧化侧壁图像传递技术能够广泛的用于图形化实际中任何的物品。在示意性的实施例中，氧化侧壁图像传递技术能够用于图形化FET器件(通常是MOSFET器件)的栅极。
图3至10显示了在使用氧化侧壁图像传递图形化制造MOSFET栅极的工艺步骤中典型实施例的示意性剖面图。
在所述的栅极图形化步骤之前和之后，MOSFET制造能够沿着多种变化的其中之一进行。图3显示了图形化技术的优选的初始阶段。栅极介电层160处于器件材料500上适当的位置。如本领域技术人员所熟知的，能够广泛地改变器件材料500的优先选择。适于作为MOSFET的栅极材料的一层第一材料150处于栅极电介质160上的适当位置。在示意性实施例中，第一材料150可以是掺杂或不掺杂的多晶硅，厚度范围在大约50nm至150nm之间，但是在其它的实施例中，也可以使用其它适用于栅极材料的物质或化合物。例如，这样适合的栅极材料可以是完全硅化物栅极的短的多晶硅栅极线、多层/双层金属堆叠栅极、双功函数金属栅极的用于替换栅极线的牺牲栅极结构、或其它的本领域已知的先进的栅极堆叠集成结构。在示意性实施例中，第一材料层150顶上是硬掩模层，其通常包括氮化物层130和氧化物层131。在某些实施例中，硬掩模层可以全部省略。接下来是硅构成的层110，通常是非晶Si层，厚度在大约10nm至70nm之间。非晶Si层110被覆盖层所覆盖，覆盖层通常是厚度约在1nm至25nm之间的氮化物层120。设置或沉积这些层的方法是本领域已知的。
图4示意性显示了该工艺步骤中接下来的阶段。使用传统的技术图形化并刻蚀氮化物覆盖层120和非晶Si层110。以此方式，至少露出在非晶Si层110上的一个侧壁111。
图5显示了在非晶Si层110的侧壁已经被氧化、形成氧化物带的阶段的栅极制造工艺。覆盖层120防止在侧壁111表面之外的表面上形成氧化物。侧壁111的氧化可以是传统的热氧化、等离子氧化、臭氧氧化、快速热氧化、蒸汽引入氧化、或本领域中用于形成良好控制的均匀氧化物厚度的任何已知的方法。氧化物带100的厚度在大约1nm至50nm之间，通常在5nm至25nm之间。
图6显示了通过本领域已知的选择性湿法或干法刻蚀去除通常为氮化物层的覆盖层120。用于去除氮化物的典型的湿法刻蚀工艺是所谓的热磷酸刻蚀。下面给出了对氧化物和Si具有选择性的氮化物去除的典型干法刻蚀工艺：使用混合的碳氟化合物气体，例如CF4、CHF3、CH2F2、CH3F与氧气、CO或CO2、或H2混合，与其它的例如Ar或He的惰性气体混合，工艺压力范围从15至100mTorr，射频源功率范围从50至400W，通常在容性耦合的等离子体刻蚀室内进行；或使用SF6、NF3、HBr、Cl2、O2、He、Ar等气体混合物等离子体，压力范围从3至50mTorr，射频源功率范围从50至400W，其在晶片卡盘上的射频功率为10到150W，并且通常在电感性耦合的等离子体室内进行。
在图7中，已经通过本领域已知的选择性湿法或干法刻蚀去除了非晶Si层110，同时在适当的位置留下氧化物带100。直立的氧化物带100成为掩模，用于将它们的图像或足迹传递到下面的层、第一材料150以及可选的氮化物130和氧化物131的硬掩模层。典型的工艺参数是：使用溴(Br)和氯(Cl)与等离子体的氧气和例如氦(He)或氩(Ar)的一些惰性气体的混合物，工艺压力范围从3至75mTorr，射频源功率范围从100至800W，在电感性耦合的等离子体室内进行。
图8显示了使用氧化物带100作为掩模，已经通过本领域已知的选择性刻蚀对氮化物130和氧化物131的硬掩模层进行开口。典型的工艺参数是：使用例如CF4、CHF3、CH2F2、CH3F、CH2F4的碳氟化合物气体与等离子体的氧气、氢气、CO或CO2、或H2以及与例如氦(He)或氩(Ar)的一些惰性气体的混合物，工艺压力范围从15至200mTorr，射频源功率范围从100至400W，在容性耦合的等离子体室内进行；或使用SF6、NF3、HBr、Cl2、O2、He、Ar等气体混合物等离子体，压力范围从3至50mTorr，射频源功率范围从50至400W，晶片卡盘上的射频功率范围从10至150W，并且在电感性耦合的等离子体室内进行。
图9显示了使用氧化物带100以及氮化物130和氧化物131的硬掩模层，通过本领域已知的选择性刻蚀图形化适于作为MOSFET的栅极材料的第一材料150。典型的工艺参数是按照工艺顺序的多个步骤，例如：(1)突破步骤，当第一材料是硅时，使用溴(Br)和/或氯(Cl)与等离子体的氧气的混合物，压力范围从3至20mTorr，射频源功率范围从200至600W，晶片卡盘上的射频功率范围从200至600W，进行5至20秒，从第一材料150的顶部去除自然氧化物薄层；(2)主刻蚀步骤，其中使用溴(Br)和/或氯(Cl)与等离子体的氧气和/或例如氦(He)的一些惰性气体的混合物，压力范围从3至20mTorr，射频源功率范围从100至500W，晶片卡盘上的射频功率范围从10至150W，进行10至100秒，刻蚀第一材料150的主要部分；(3)软着陆步骤，其对底下的栅极介电层160(例如氧化物或氧氮化物)具有较高的选择性，使用溴(Br)与等离子体的氧气和/或例如氦(He)的一些惰性气体的混合物，压力范围从5至50mTorr，射频源功率范围从100至500W，晶片卡盘上的射频功率范围从25至150W，各种端点技术，例如发光系统(OES)被用于监控并确定此步骤的实际刻蚀时间；(4)过刻蚀步骤，通常选择性为250至500∶1，以清除栅极介电层160，例如氧化物或氧氮化物，去除任何不在掩模下面的剩余或残留的第一材料150，使用溴(Br)与等离子体的氧气和/或例如氦(He)的一些惰性气体的混合物，压力范围从20至100mTorr，射频源功率范围从200至500W，晶片卡盘上的射频功率范围从25至150W，通常刻蚀时间为30至100秒。在所有前面所述的处理步骤中，可以改变掩模层的厚度，因为刻蚀技术的选择性通常小于100％。
图10显示了在去除了掩模层100、130、131之后的状态。此外，可选地，栅极介电层160也可以在这些步骤中被图形化，只在第一材料150底下的适当位置留下栅极介电层160。通常的去除工艺是湿法刻蚀步骤，浸入10至200∶1稀释的HF(DHF)中20至600秒。
所有上述的处理步骤仅是示意性的实施例，本领域技术人员应当意识到，在图形化过程中为了去除不同的层也可以采用可选的处理步骤。
在图10示意性显示的状态以外，MOSFET制造优选地使用本领域已知的步骤进行处理。
图11显示了电子处理器900的符号代表图，该处理器900包含至少一个芯片901，芯片901中制造了具有通过本发明公开的氧化侧壁图形化步骤来图形化其栅极的MOSFET器件。处理器900可以是能够从使用氧化侧壁图形化方法处理的MOSFET获益的任何处理器。如此制造的处理器的示意性实施例是，数字处理器，通常可在计算机的中央处理联合体中发现；混合的数字/模拟处理器；以及任何需要通过氧化侧壁图形化方法的短栅极达到的高性能的通用处理器。
根据上述的教导，本发明的许多修改和变化是可能的，并且对于本领域技术人员是显而易见的。本发明的范围由后附的权利要求限定。

Claims (18)

1.一种用于图形化物品的方法，包括以下步骤：
在所述物品上形成硅构成的层，其中所述硅构成的层具有至少一个侧壁；
在所述至少一个侧壁上生长氧化物带；
去除所述硅构成的层，同时在适当的位置留下氧化物带；
在图形化所述物品时使用所述氧化物带作为掩模。
2.如权利要求1所述的方法，其中所述氧化物带的厚度生长到大约1nm至50nm之间。
3.如权利要求2所述的方法，其中所述氧化物带的厚度生长到大约5nm至25nm之间。
4.如权利要求1所述的方法，其中选择所述硅构成的层使其厚度大约在10nm至70nm之间。
5.如权利要求4所述的方法，进一步包括在所述硅构成的层的顶上沉积厚度大约在1nm至25nm之间的覆盖层的步骤。
6.如权利要求5所述的方法，其中选择所述覆盖层使其为氮化物层。
7.如权利要求4所述的方法，其中选择所述硅构成的层使其为非晶Si。
8.如权利要求1所述的方法，其中选择所述物品使其为分层的结构。
9.如权利要求8所述的方法，其中选择所述分层的结构以包括一层第一材料，其中所述第一材料适于作为FET的栅极材料。
10.如权利要求9所述的方法，其中选择所述分层的结构以进一步包括在所述第一材料上的硬掩模层。
11.如权利要求10所述的方法，其中选择所述硬掩模层以包括在所述第一材料上的氮化物层以及在所述氮化物层上的氧化物层。
12.如权利要求11所述的方法，其中选择所述分层的结构以进一步包括在所述第一材料下的栅极介电层。
13.一种用于图形化MOSFET栅极的方法，包括以下步骤：
在所述MOSFET的栅极电介质上形成一层第一材料；
在所述第一材料上沉积厚度约为10nm至70nm之间的非晶Si层；
在所述非晶Si层的顶上沉积氮化物覆盖层；
图形化所述氮化物覆盖层和所述非晶Si层，其中侧壁暴露在所述非晶Si层上；
在所述侧壁上生长氧化物带，使其厚度大约为1nm至50nm之间；
去除所述图形化的氮化物覆盖层和所述非晶Si层，同时在适当位置留下所述氧化物带；
在图形化所述第一材料时使用所述氧化物带作为掩模。
14.如权利要求13所述的方法，其中所述氧化物带的厚度生长到大约5nm至25nm之间。
15.如权利要求13所述的方法，进一步包括在所述的第一材料层与所述非晶Si层之间设置硬掩模层的步骤。
16.如权利要求15所述的方法，其中选择所述硬掩模层以包括在所述第一材料上的氮化物层以及在所述氮化物层上的氧化物层。
17.一种用于制造包括MOSFET器件的电子处理器的方法，包括以下步骤：
图形化所述MOSFET器件的栅极，所述图形化步骤包括以下步骤：
在所述MOSFET的栅极电介质上形成一层第一材料；
在所述第一材料上沉积厚度约为10nm至70nm之间的非晶Si层；
在所述非晶Si层的顶上沉积氮化物覆盖层；
图形化所述氮化物覆盖层和所述非晶Si层，其中侧壁暴露在所述非晶Si层上；
在所述侧壁上生长氧化物带，使其厚度大约为1nm至50nm之间；
去除所述图形化的氮化物覆盖层和所述非晶Si层，同时在适当位置留下氧化物带；
在图形化所述第一材料时使用所述氧化物带作为掩模。
18.如权利要求17所述的方法，其中所述氧化物带的厚度生长到大约5nm至25nm之间。
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Date Code Title Description
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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