KR100331259B1 - 반도체장치의 캐퍼시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 캐퍼시터 형성방법에 관한 것으로, 특히 캐퍼시터의 면적을 증가시키기 위해 사용하는 요철형 MPS (Meta-stable Poly-Silicon)의 형성을 용이하게 하여 안정된 하부전극을 형성할 수 있는 캐퍼시터 형성방법에 관한 것이다. 본 발명에서 따르는 반도체장치의 캐퍼시터 형성방법은 하부전극을 형성하기 위한 제반공정을 거친 실리콘 기판 표면에 캐퍼시터 산화막을 증착하는 단계; 상기 산화막을 N2분위기에서 열처리하는 단계; 캐퍼시터 산화막을 평탄화시키는 단계; 마스크 및 패터닝 공정을 통해 하부전극 모양을 형성하는 단계; 및 선택적 MPS 박막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. 본 발명에 따르면, 선택적 MPS 형성 공정 이전에 캐퍼시터 하부전극 주위의 옥사이드를 열처리함으로써 옥사이드에 함유된 탄소성분을 제거하여 요철형 MPS 형성을 용이하게 할 수 있다.

Description

반도체장치의 캐퍼시티 형성방법{METHOD FOR FORMATION OF CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 캐퍼시터 형성방법에 관한 것으로, 특히 캐퍼시터의 면적을 증가시키기 위해 사용하는 요철형 MPS (Meta-stable Poly-Silicon)의 형성을 용이하게 하여 안정된 하부전극을 형성할 수 있는 캐퍼시터 형성방법에 관한 것이다.
DRAM에서 셀캐퍼시턴스의 증가는 메모리셀의 독출능력을 향상시키고 소프트에러율(soft error)을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 한편, 메모리 셀의 집적도가 증가함에 따라서 하나의 칩에서 단위 셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀캐퍼시턴스 영역의 감소를 초래하게되므로, 집적도의 증가와 더불어 단위면적에 확보되는 정전용량의 증가는 필수적이다.
이에, 한정된 면적에 큰 정전용량을 가지는 캐퍼시터를 실현시키기 위한 노력이 계속되어 왔으며, 이들 대부분은 셀캐퍼시턴스를 구성하는 저장 전극(storage node)의 구조에 관한 것으로, 그 구조를 3 차원 입체 구조로 형성하여 유효면적을 증가시키는 방향으로 많은 연구가 이루어져 왔다. 그 결과, 종래의 플래너(planar)형에서 트랜치(trench)형, 스택(stack)형, 실린더(cylindrical)형 또는 이들의 복합형 등 다양한 종류의 입체구조의 저장전극이 연구 개발되고 있다.
그러나 저장전극의 구조를 개선하여 셀정전용량을 증가시키고자 하는 시도는디자인 룰의 한계, 복잡한 공정에 의한 에러율을 증가 등의 문제점이 지적되어 그 제조가능성에 대해 회의적인 평가를 받게 되었고, 이들 문제점을 극복하는 새로운 셀캐퍼시터 제조방법에 대한 필요성이 더욱 높아지게 되었다.
이에 따라 셀캐퍼시턴스를 저장전극의 구조 개선에 의존하지 않고 저장전극을 구성하는 물질자체의 특성을 이용하여 증가시키는 방법이 제안되었는데, 이중 64 DRAM을 실현하기 위하여 하부전극 표면을 울퉁불퉁하게 만드는 새로운 기술이 소개되었다(Extended Abstracts of the 22nd on Solid State Devices and Materials, 1990, p873~876, p869-872). 이러한 방식을 이용한 종래의 실린더헝 캐피시터 헝성방법을 예를 들면 다음과 같다.
실리콘 기판상에 하부전극을 형성하기 위한 콘택홀을 형성한 다음, 콘택홀 마진을 확보하기위해 산화막으로 스페이서를 증착한 후 식각한다. 여기에 LPCVD로 도프트 실리콘막을 증착한 다음, 측벽형성을 위해 산화막을 두껍게 증착하고, 실린더형 캐퍼시터 패턴 형성을 위해 마스크 및 식각공정을 실시한다. LPCVD 로 도프트 실리콘막의 측벽을 증착하고, 증착된 측벽을 블랭킷으로 식각하고, 선택적 MPS 공정을 적용하기 전에 측벽 사이에 남아 있는 산화막을 제거함과 동시에 측벽 박막위에 형성된 산화막을 없애주기 위해 H2S04+ HF 의 습식클리닝을 실시한다. 그리고 나서, 캐퍼시터의 단면적을 증가시키기 위해 Si2H6또는 SiH4가스를 사용하여 선택적 MPS 박막을 형성한다.
그러나, 이러한 종래 방법으로 내부형(inner) 실린더구조의 하부전극을 형성하기 위하여 캐퍼시터 옥사이드를 증착하였을 때, 공간(void)이 존재하면 폴리실리콘을 증착하는 공정에시 이 공간을 통하여 폴리실리콘이 증착되어 하부전극(실린더) 사이에 브리지(bridge)를 유발한다. 따라서, 이러한 공간을 방지하기 위하여 캐퍼시터 옥사이드로 TEOS(Tetraethyl Orthosilicate: Si(OC2H5)4)를 원료물질로 하여 틈새 막음 특성이 양호한 BPSG(Boro-Phosphor-Silicate Glass, Boron-Phosphorous doped SiO2: SiO2-B2O5-P2O5산화막), PSG(Phosphor-Silicate Glass, Phosphorous doped SiO2: SiO2-P2O5산화물), USG(Undoped Silicate Glass: SiO2산화물)을 사용한다. 따라서, 캐퍼시터 옥사이드의 원료물질인 TEOS(Si(OC2H5)4) 물질 자체가 탄소성분을 함유하므로, 생성된 막에는 다량의 탄소성분이 함유되어 있다.
한편, 내부 실린더 구조로 캐퍼시터를 형성하는 경우에는 실린더를 지지하고 있는 부분이 플러그 라인과 접착된 부분이므로 도 1과 같이 캐퍼시터 옥사이드를 모두 제거한 구조(full crown 구조)에서는 실린더(30)가 후속 공정으로 부러지는 경우가 발생하여 브리지의 요인으로 작용한다. 따라서, 실린더가 부러지는 것을 방지하기 위하여 도 2와 같이 캐퍼시터 옥사이드(40)를 모두 제거하지 않고 일정한 두께만큼을 남겨놓아 실린더를 지지하는 역할을 하게 하여 부러지는 것을 방지하는 구조(semi-crown 구조)로 만드는 방식이 제안되었다.
또한, 선택적 MPS를 형성하는 공정에서 탄소 분위기에 노출되었을 경우 가열(heat-up) 공정에서 탄소원자가 하부전극의 실리콘원자와 결합하여 후속공정에서 MPS가 형성되는 것을 방해한다. 도 3(a)는 C2F6, 도 3(b)는 CHF3+ CF4를 각각 사용하여 식각하였을 경우 MPS 가 형성되지 않은 것을 보여주며, 도 4(a)는 SF6, 도4(b) 는 Cl2+ O2가스를 사용(탄소원자가 포함되지 않음)하였을 경우 MPS 가 용이하게 형성된 것을 보여준다.
따라서, 도2와 같은 세미-크라운 구조로 캐퍼시터 전하저장 전극(30)을 만들었을 경우 실린더 주위의 캐퍼시터 옥사이드에 포함된 탄소성분이 MPS공정의 가열단계(heat-up step)에서 도 5(a)와 같이 가스가 방출(out-gassing)되어 하부전극의 Si와 먼저 결합함으로써, 도 5(b)와 같이 시딩 단계(seeding step)에서 SiH4(또는 SizH6)가 분해되어 하부전극과 결합하여 MPS를 형성하는 것을 방해하고, 또한 Si원자의 이동을 방해하여 입자의 성장을 방해함으로써, 결과적으로 선택적 MPS 형성을 방해한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체장치의 캐퍼시터 형성과정에서 선택적 MPS 형성 공정 이전에 캐퍼시터 하부전극 주위의 옥사이드를 열처리함으로써 옥사이드에 함유된 탄소성분을 제거하여 요철형 MPS 형성을 용이하게 할 수 있는 방법을 제공하는 데에 있다.
도 1 은 풀크라운(full-crown) 구조의 캐퍼시터 옥사이드를 갖는 실린더형 캐퍼시터의 단면도이다.
도 2는 세미-크라운(semi-crown) 구조의 캐퍼시터 옥사이드를 갖는 실린더형 캐퍼시터의 단면도이다.
도 3(a) 및 3(b)는 MPS공정에서 사용된 가스애 따른 MPS 형성을 보여주는 사진이다.
도 4(a) 및 4(b)는 MPS공정에서 사용된 가스에 따른 MPS 형성을 보여주는 사진이다.
도 5는 MPS 형성 공정에서에서 탄소성분의 영향을 설명하기 위한 단면도이다.
도 6은 종래의 방법에 따라 형성된 MPS 형성을 보여주는 사진이다.
도 7은 본 발명의 방법에 따라 형성된 MPS 형성을 보여주는 사진이다.
* 도면 중의 주요 부분에 대한 부호설명*
10 : 실리콘 기판 2O : 절연막
30 : 실린더형 캐퍼시터전극 40 : 캐퍼시터 산화막
상기 기술적 과제를 달성하기 위한 본 발명에서 따르는 반도체장치의 캐퍼시터 형성방법은 하부전극을 형성하기 위한 제반공정을 거친 실리콘 기판 표면에 캐퍼시터 산화막을 증착하는 단계; 상기 산화막을 N2분위기에서 열처리하는 단계; 캐퍼시터 산화막을 평탄화시키는 단계; 마스크 및 패터닝 공정을 통해 하부전극 모양을 형성하는 단계; 및 선택적 MPS 박막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에서는 캐퍼시터 옥사이드에 존재하는 탄소성분을 MPS를 형성하기 전공정에서 열처리를 통하여 탄소원자를 CO2가스로 환원하여 효과적으로 제거함으로써 MPS 공정에서 탄소원자가 가스방출(out-gassing)되어 하부전극의 실리콘원자와 결합하는 것을 원천적으로 방지하여 선택적 MPS 가 용이하게 형성될 수 있도록 한 것이다.
본 발명에 따르는 반도체 장치의 캐퍼시터 형성방법에서 상기 캐퍼시터 산화막은 TEOS, BPSG, PSG 또는 USG를 사용할 수 있다.
본 발명에 따르는 반도체 장치의 캐퍼시터 형성방법에서 상기 열처리 공정은 산화로(furnace)에서 진행할 수 있다. 이때의 열처리 공정은 공정 진행온도를 700~850℃에서 진행하는 것이 바람직하다.
본 발명에 따르는 반도체 장치의 캐퍼시터 형성방법에서 상기 열처리공정은 공정진행압력을 0.1∼3.0 torr로 하는 것이 바람직하며, 공정진행시 N2가스를 0.5~3.0 slm으로 공급하는 것이 바람직하다.
본 발명에 따르는 반도체 장치의 캐퍼시터 형성방법에서 상기 열처리 공정은RTP(rapid thermal process)를 사용하여 진행할 수 있다. 이때의 공정 진행온도는 800~1000℃로하여 10초~10분간 진행하는 것이 바람직하다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고 단지 예시로 제시된 것이다.
소정의 공정을 거쳐 하부전극을 형성하기 위한 하부구조를 형성한 실리콘 기판 표면에 TEOS를 원료로하는 캐퍼시터 산화막을 증착한다음 산화로에서 온도를 775℃로 하고 압력을 0.1-3.0 torr로 하여 N2가스를 0.5~3.0 slm으로 공급하면서 30분간 열처리 공정을 진행한다.
그리고 나서, 캐퍼시터 산화막(40)을 CMP(chemical-mechanical polishing)공정을 통해 평탄화시킨 다음, 하부전극을 형성하기 위해 난반사방지막을 증착하고 마스크 및 패터닝한다.
그 위에 하부전극이 되는 비정질 실리콘 막을 증착하고, 실린더 안쪽에는 산화막이나 감광막을 채운다.
CMP 및 식각을 통해 도 2 와 같이 하부전극의 모양을 형성한 다음 CVD 장비에서 650℃, 고진공 상테(heat up step)에서 SiH4또는 Si2H6가스를 주입하여 Si 시드를 형성(seeding step)하고 어닐링 공정(annealing step)을 실시하여 MPS 박막을 형성한다.
상기와 같은 본 발명에 따르는 반도체장치의 캐퍼시터 형성공정에 따라 형성된 저장전극의 MPS성장과 종래의 방법에 따르는 MPS성장을 비교한 결과를 도 7 및 도 6의 사진으로 나타내었다.
사진을 통해 확인되는 바와 같이 종래의 방법에 따라 TEOS를 원료로 사용하여 증착한 캐퍼시터 산화막을 사용한 경우(도 6)에는 MPS 공정중 탄소성분이 방출되어 방해하여 MPS 가 전혀 형성되어 있지 않지만, 본 발명에 따르는 캐퍼시터 형성방법을 통한 MPS 공정 전에 열처리를 통해 탄소가스를 방출함으로써 MPS 가 양호하게 성장할 수 있음(도 7)을 확인할 수 있다.
이상과 같이 본 발명에 따르면 첫재, MPS를 적용하는 공정에서 TEOS를 기본원료로 사용하는 캐퍼시터 옥사이드를 사용할 수 있어, 공간(void)를 없앰으로써 실린더간의 브리지를 방지할 수 있으며, 둘째, 이 공정을 적용함으로써 탄소성분을 함유하는 캐퍼시터 산화막을 사용하여도 선택적 MPS를 용이하게 형성할 수 있어 양질의 캐퍼시터를 형성할 수 있게 된다.

Claims (5)

  1. 하부전극을 형성하기 위한 제반공정을 거친 실리콘 기판 표면에 캐퍼시터 산화막을 증착하는 단계;
    상기 산화막을 N2분위기에서 열처리하는 단계;
    캐퍼시티 산화막을 평탄화시키는 단계;
    마스크 및 패터닝 공정을 통해 하부전극 모양을 형성하는 단계;
    및 선택적 MPS 박막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
  2. 제 1 항에 있어서, 상기 캐퍼시터 산화막은 TEOS, BPSG, PSG 또는 USG임을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
  3. 제 1 항에 있어서, 상기 열처리 단계를 산화로(furnace)에서 700∼850℃ 온도에서 0.1∼3.0 torr 압력하에서 진행하는 것을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
  4. 제 1 항에 있어서, 상기 열처리 단계를 N2가스를 0.5∼3.0 slm으로 공급하면서 진행하는 것을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
  5. 제 1 항에 있어서, 상기 열처리 단계를 RTP를 사용하여 800∼1000℃ 온도에서 10초∼10분간 진행하는 것을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
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