TWI285413B - DRAM device having capacitor and method thereof - Google Patents

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TWI285413B
TWI285413B TW094145760A TW94145760A TWI285413B TW I285413 B TWI285413 B TW I285413B TW 094145760 A TW094145760 A TW 094145760A TW 94145760 A TW94145760 A TW 94145760A TW I285413 B TWI285413 B TW I285413B
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Description

九、發明說明： 【發明所屬之技術頜域】 本發明是關於半導體裂置及其製造方法，且更特定言 之’疋關於具有-f谷RDRAM裝置及其製造方法。 【先前技術】 ，諸如DRAM (動態隨機存取記憶體）之半導體裝置 每，單兀(cell)由-電晶體及—電容器組成。在dram 中’該等單元需要定期讀取及刷新。由於每—單位位元(bk) =價=、高整合度及同時執行讀取與寫入操作之能力的 因^^已在商錢用中廣泛制。同時，藉由由於 夕卜：因素:存於一電容器中之電荷流 軟錯誤”的現象，藉此導致DRAM故障。為； 防止發生軟錯誤，已提塌掠 马了 Ϊ可猎由增加下部電極之表面積來提高該”哭方 谷。儘官已在增加該下部電極 之電 合，已明確地在實際製造製程巾出現挑戰。 準整 =”:第電容=!知_裝置之橫截面圖。 陣列區域及一周邊電路區 ：、，、有-早元 陣列區域及該周邊電==板1曝露於該單元 導+妊粗拮* 3上之接觸孔，且該等接觸別i 填充以形成—下部電 接=孔由 路接觸柱塞5b。一蝕列炊7 ^ >基兄及一周邊電 蝕刻、、冬止層7及—第二層間絕緣 1285似 pif.doc 序形成於該所得結構上。 順序钱刻於該單元陣列區域中之第二層間絕緣層 虫刻終止層7’以形成下部電塞5&及 部電極接觸;k宾w fi > ^ 土周圍之弟一層間絕緣層3的儲存節點 。在一下部電極層13共形地 rma 今 =構上之後’實現—平坦化餘以形成_ 之-底部及-_壁之下部電極13。於 上順序堆疊且圖案化一介電声 版基板1 三層間絕緣層19、第-声門二 σ电極層17。第 θ , 弟一層間、纟巴緣層9及蝕刻終止；7痛f 圖案化於該周邊電路區域中 止廣7順序 柱塞5b之金屬接觸孔（=/场成—曝露周邊電路接觸 材料填充以形成-金屬接觸柱塞& ^屬接觸孔由導電 在圖1所示之習知架構中:方 部電極之高度，作為增加該 ^法可用於增加該下 來增加其電容。在一如此之方〉;:極=表面積之- 種方法 電極之該第二層間絕緣層之厚声缺i曰加其中定位該下部 間絕緣層之厚度，則因i該而’若增加該第二層 刻，所以亦增加該製程之負擔。此夕蜀^形成時需要大量蝕 所以可能不曝露該周邊電路I觸柱I口為需要大量餘刻， 不能電連接該金屬接觸柱塞21主基5b，且，因而，可能 5b。因此，可能降低該半導俨壯及為周邊電路接觸柱塞 【發明内容】 |衣罝之可靠性。 土本發明致力於_種能確保足 罪性之半導體裝置及其製造方法。包奋且具有經改良之可 8 1285低。c 在-態樣中，本發明致力於 順序堆疊於-半導體基板上 =:置，其包含： 層間絕緣層；—第-接觸柱塞，其穿^ Γ緣層及一第二 之該第-層間絕緣層之—預定部分^早辑列區域中 «板且具有-低於該第一層間絕緣層之二：，該半導 面；-杯狀下部電極，穿過該單表面之上表 間絕緣層及該第-層間絕緣層之—予 = 觸該第-侧缝；—介電層及—上 成，以接 且順序覆蓋該下部電極之至少-底部及者共形地 二接觸柱塞，其穿過該周邊電路區域中之㈣土；及一第 層而形成，以接觸該半導體基板，且具有」1間絕緣 絕緣層之上表面相同高度之上表面。 …轉-層間 在一具體實施例中，該介電層及該上 第-層間絕緣層上具有—杯子形狀之該杯狀=復盖在該 外侧壁。該半導體裝置可進一步包含_::電極之-緣層與該第二層間絕緣層之間之㈣終止層層間絕 在另一態樣中，本發明致力於一 DRAM壯 含：具有一單元陣列區域及一周邊電路區=置、，其包 板’ -裝置51離層，其形成於該半導體基板中r半^體基 動區域；社動區域上之多侧極圖案；雜;^界定一主 其定位於該閘極圖案之側邊之該主動區域上7:雜，域， ，體基板之第一層間絕緣層；一第_接觸桎塞，覆盍該半 單兀陣列區域中之該第一層間絕緣層而形成，、其穿過該 極圖案之一側壁處之該雜質摻雜區域，且发以接觸該閘 、有一低於該 第一層間絕緣層之一上表面之上表面；一第二接觸柱塞， 其穿過該周邊電路區域中之該第一層間絕緣層而形成，以 接觸該半導體基板，且其具有一與該第一層間絕緣層之該 上表面相同高度之上表面；一定位於該第一層間絕緣層之 上之第二層間絕緣層；一杯狀下部電極，其穿過部分該第 二層間絕緣層及該第一層間絕緣層而形成，以接觸該第一 接觸柱塞且與該閘極圖案分隔；及一介電層及一上部電 極，兩者共形地且順序覆蓋該下部電極之一底部及一内侧 〇 在一具體實施例中，該DRAM裝置進一步包含：一插 入該第一層間絕緣層與該半導體基板之間之下部層間絕緣 層；一第三接觸柱塞，其穿過該單元陣列區域中之兩鄰近 閘極圖案之間之該下部層間絕緣層而形成，以接觸該半導 體基板；及一位元線，其定位於該下部層間絕緣層上以接 觸該第三接觸柱塞。此時，該下部電極定位於一高於該位 元線之高度處且與該位元線分隔。 在另一具體實施例中，該DRAM裝置進一步包含：一 第三接觸柱塞，其穿過在該單元陣列區域中之兩鄰近閘極 圖案之間之該第一層間絕緣層而形成，以接觸該半導體基 板；一於該第二層間絕緣層上之第三層間絕緣層；一第四 接觸柱塞，其穿過該第三層間絕緣層及該第二層間絕緣層 而形成，以接觸該第二接觸柱塞；及一位元線，其定位於 該第三層間絕緣層上，以接觸該第四接觸柱塞。在另一具 體實施例中，在周邊電路區域中，穿過該第一層間絕緣層 10 工285 傾 ifd〇c ，成一第三接觸柱塞，以電接觸該半導體基板。此時，診 第三接觸柱塞具有-具有與該第一層間絕緣層之高度相= 之、而度的上表面。 在另一態樣中，本發明致力於一種形成一半導體裴 之方法、D亥方法包含：於一具有一單元陣列區域及一 ，路區域之半導體基板上形成—第―層間絕緣層； 第-層間絕緣層形成—第—接觸柱塞及—第、 =電接綱㈣體餘，且賴餘塞分狀位^ =列區域及該周邊電路區域中；於該第絕緣 士 Γ在該單元陣列區域上之絕緣層，二成: 點二二及:第一接觸柱塞之臨時儲存ΐ 第塞及;第-層間絕緣層，; 的-表面上共形地形成二下點體基板 極之-平坦化製程，以移除;=相_下部電 該:存節點孔中形成_杯;下部’ 極之“-底形地且順序覆_ 刻部分該第—細:塞及：二方實現同時蝕 在另—具體實施财，該第-接觸柱塞及該第 —接角蜀 I28Hi53Pif.doc 成’且該第一層間絕緣層由二氧化^_ (心；3實施例中，該蝕刻配方使用氟化甲烧 在Lf二四氟化碳(CF4)氣體作為餘刻氣體。 以邱八貫施射，延伸該介騎及該上部電極， 以口 P刀地覆蓋該絕緣層之一頂部。 迅往 層，施例中’該方法進—步包含移除該絕緣 且/、中延伸该介電層及該上部電極，以部 菩 下部電極之該相壁及該第m緣層之—上部二= 在另一具體實施例中，該方法進一步包含：I二一 及該第二接觸柱塞形成之後形成—蝕刻终:層， 軸:::，緣層以形成該臨時儲存節點㈣^ 在另一態樣中，本發明致力於一種形成— =法，該方法包含：製備-具有-單元陣列 導體基板；於該半導體基板中形成一裝置 圖域;於該主動區域上形成多個閑極 =芦ίί圖案及該半導體基板上形成-第一層間 由袭層’喊—弟—接觸柱塞，以穿過於該單元陣列區域 區:=^=之_:!間絕緣層來接觸該主動 之哕第綠m過在該周邊電路區域中 之。玄弟I間絕、緣層來接觸該活躍區域； = 層’· _該單元陣列區域中之^ ϊ 日 以形成一曝露該第_ jr± J.± TL ^ A>- U弟接觸柱基及该第—接觸柱塞周圍 12 12854极.- 層間絕緣層的臨時儲
日寸儲存節點孔曝霞夕兮筮w 丁挪乡」田A KW 之上部部分，以塞及該第一層間絕緣層 之該半導縣板孔；於具有_存節點孔 行相關該下部電_^=2形成一下部電極層；執 之該下部電極>，H千坦化製程，以移除該絕緣層上 部電極；且形二介儲存節點孔中形成—杯狀下 覆蓋該杯狀下部電極，以共形地且順序 在一具體實‘ΐ二一内侧壁' 刻該第-層間絕緣層4 1虫刻配方實現同時蝕 刻配方中該第-層；絕;;：接觸柱塞之上部部分，該融 ^ . 、彖層之一敍刻速率盥該篦一垃總士士 基之-钱刻速率實質上相同。 #接觸柱 在另一具體貫施例中，兮哲 柱塞由鶴形成，且該第:層 在另一且髀本絲仞ώ &、、彖層由—乳化矽層形成。 咖3)氣體 在另-具體實施例中，刻氣體。 柱塞及第二獅塞形成之後形成一 jC:接觸 餘刻該絕緣層⑽臨時料 V、θ ’其中當 止層。 m卩職日t，蝴該韻刻終 在另一具體實施例，延伸該介電厣 分地覆蓋該絕緣層之-上表面。θ 〃上。卩電極以部 在另一具體實施例中，該方法進一牛 層，且其中延伸該介電層及該上部電極二二 13 I285^,doc 下部，極之該外側壁及該第—層間絕緣層之該上部部分。 層間4;ί:Γ:例中’該方法進一步包含:在該第-單元陳成械—下部層間絕緣層；穿過在該 層形成」’域中之兩鄰近閘極圖案之間的該下部層間絕緣 部層It接觸柱塞，以接賴半導體基板；且於該下 中該巴、9上形成一接觸該第三接觸柱塞之位元線，其 / π電極定位於該位元線之上但與該位元線隔開。 在^另频實_巾，軸該絕緣狀前，形成穿過 絕緣層：一：區f中之兩鄰近閘極圖案之間的該第-層間 朴弟二接觸柱塞；且形成該上部電極，隨後：於 ::穿巴過;i形f 一第三層間絕緣層；形成一第四接觸柱塞 三拉總Γ ΐ 了層間絕緣層及該第二層間絕緣層來接觸該第 接觸’且於該第三層間絕緣層上形成一接觸該第四 丧觸柱基之一位元線。 為讓本發日月之上述和其他目的、特徵和優點能更明顯 明二下y文特舉較佳實施例，並配合賴圖式，作詳細說 【實施方式】 _現將在下文中參看附圖更充分地描述本發明，i中展 不本發明之較佳具體實施例。然而，可以不同形式_ f明且不應將其解釋為受限於本文所_之具體實^例。 ::反等具體實施例以便透徹及完善地說明本發 圖式中，清晰起見，放大該等層及區域之 應瞭解當一層稱為在另一層或基板“上，，時，其可直^在^ 14 1285低。c 另一==’或亦可存在介於其間之層。 。為根據本發明之一呈#4104 Θ + 職Μ裝置的橫截面圖。，、貝_的具有-電容器之 參看圖2,一裝置隔離 | _ 上以界定一主動區域 疋位於。亥丰V體基板100
f08^ ^ ^ ^ ^ t ^T： Z ⑽覆蓋半導體基板100。 《層間絶緣層 ⑽其具有::低於第—層間絕緣層 圖案104夕相丨、真 卩接觸°亥單元陣列區域中的閘極 處於該第-接推中雜區域106 ’第一接觸柱塞u〇a 雷梅技⑽f 中。弟一接觸柱塞⑽為一下部 D妾觸柱基。一第二揍觸柱塞110b，其穿透該 鄰近閑極圖s 104之間的該第一層間絕緣層 ===雜區域觸，第二接觸柱塞⑽定^ — 门環甩路區域中之一第三接觸孔109c中。在木呈雕 =例中丄第二接觸柱塞UQb及第三接觸柱塞⑽可具 2同Λ高度，而第一接觸柱塞1術相對於第二接觸检塞 — 苐二接觸柱塞u〇c具有較低之高度。該等接觸柱 基110a、110b及110c由柏同材料（例如，鎢）形成。 >斤蝕刻終止層112及一第二層間絕緣層14〇順序堆聂 於該第-層間絕緣層上。在該單元陣列區域中，一$ 15 部電極118定位於一儲存節點孔116中以接觸第 柱塞110a ’儲存節點孔i 1M皮形成以穿透第二 140、該蝕刻終止層112及第一層間絕緣層⑽之上表:層 此外，-介電们20及-上部電極124共形地且順序、° 該下部電極118之内側壁及底部l因該下部電極^ 與習知架構相比具有-於第—層間絕緣層⑽中延伸之钟 構’所以增加表面積且改良所得電容器之電容是可能^ 介電層120之上表面及上部電極124可部分地覆蓋 層間絕緣層140。介電層12G例如可由高k介電材料^ ― 諸如氧化组（Ta2〇5)層、氧化給（Hf〇2)層或氧化紹⑶们
層。 3 V 一第三層間絕緣層126定位於具有一電容器之第二 間絕緣層140上，該電容器由下部電極118、介電層^ 及上部電極124組成。在該單元陣列區域中，一穿^ 層間絕緣層126以接觸上部電極124之上部電極接觸柱^ 13〇a定位於該上部電極接觸孔伽中。—第四接觸柱^ =〇b順序穿透兩鄰近電容器之間之第三層間絕緣層126: 第二層間絕緣層140及蝕刻終止層12，第四接觸柱塞13牝 定位，一第四接觸孔128b中。同時，在周邊電路區域中， 一與第二接觸柱基ll〇c接觸之第五接觸柱塞13〇c定位於 第五接觸孔128c中。儘管於圖2未顯示，但是一導電互連 線可插入該周邊電路區域中之第三接觸柱塞u〇c與 接觸柱塞130c之間。 ^ 導電 一第一導電圖案136a、一位元線136b及一第 16 1285413 18K5pif.doc 第三相_上，州_上部電 =觸柱塞13Qa、㈣接魄塞1鳥及第五接觸柱塞 事置=Γ:能有效地增加下部電極之表面積之_ 衣置I構，该下部電極處於其電容器 一下部部分之狀態。 位凡線之 晉二 順序說明一種用於形成圖2之該舰Μ裝 置之方法的橫截面圖。 上以ίϊ圖Γ—裳置隔離層102形成於一半導體基板⑽ Ρ離州疋11 ί區域。裝置隔離層102可藉由一種淺溝槽 .^(Shallow Trench Isolation, 0 乳2程以於該主動區域上形成一閘極絕緣層。順序堆疊 =化：閘極導電層及一覆蓋層，以形成-具有-閘極 =安d、-閘電極及-覆蓋層圖案之閘極圖案iQ4。開極 ::安1Λ可匕括*盍一侧壁之間隔片(spacer)。藉由將閘 二圖木104作為一離子植入遮罩使用，實現一離子植入製 王以形成-雜質摻雜區域1〇6。一第一層間絕緣層⑽形 f於該半導體基板100之整個表面上。則該第-層間絕 、、彖層108,以形成-曝露該單元陣顺域中之_圖案ι〇4 „的該等雜質摻雜區域106之第一接觸孔_、一曝 j z單元陣列區域中之兩鄰近閘極圖帛1 〇4之間之雜質摻 雜區域106的第二接觸孔10%及一曝露該周邊電路區域中 =雜質摻雜區域106的第三接觸孔109c。舉例而言，一導 书層由一鎢層形成以填充該等接觸孔109a、109b及109c。 17 I28548a，doc 實現相關該導電層之-平坦化製程，以分別於該 廳、聰及職中形成—第—接觸柱塞遍、—H 接觸柱基110b及-第三接觸柱塞— #刻終止層112 1該半導體基板100之整個表面上'之氮化石夕層形成，於該 半¥體基板100上形成該等接觸柱塞11〇a、ll〇b及m 麥看圖4 ’ -第二層間絕緣層14〇形成於姓刻阻止層 ^上。儘管圖4中未顯示’但是—光阻圖 曰 層間絕緣層140上。藉由將該光阻圖案（未顯示）作ίι =彳遮罩使用’來賺層間絕緣層14。及帅 a:l成厂，第一接觸柱塞11〇&及第-接觸柱i 周f之弟—層間絕緣層⑽的臨時儲存節點孔115。 謂Γί圖51藉由將該光阻圖案（未顯示）作為一㈣ 〜罩，用’叫侧由臨時儲存節點孔115曝露之第 一層間絕緣層108，以形成-儲存節點孔 糾’可錢—配方進行軸·程，該配方中侧 二:Γί塞之速度與_第—層間絕緣層108之速 ί若=二=貫ΐ例中，該第一接觸柱塞ii〇a由鎮形 =广弟-接觸柱塞1 l〇a由—石夕層材料形成，則該第一 二吏'氟峨咖3氣體及四氟化鐵 乳脰作為勤^體。在—預定時段吨 -預定深度完成’以便不曝露間極圖案1〇4。 ί = :- =光阻圖案，且藉由-包括氯氣上 π洗液執.洗製程，以移除可駐留於 之-高分子類制產品。 116 18 I28548af,oc 參看圖6’―下部電極層（未顯示）共形地堆叠於該 二Γ=0〇亡;严下部電極層例如可由含有金屬之層 形成，诸如鈦1化鈦層、組及氮化組層。儘管圖未 顯不’實現-犧牲氧化物層及一平坦化製程 層間絕緣層140，且同時，形成一共形地覆蓋儲存節= 116之該底部及該内側壁之下部電極⑽移除該犧 物層j形地形成並圖案化介電層12〇及該上部電極層， 以曝露第二層間絕緣層14〇且同時形成一上部電極二。 上部電極124可形成為—金屬層。介電層12〇可由高 層諸如氧化峰2〇5)層、氧化铪_2)層及氧 安/ί後，回頭參看圖2，形成一第三層間絕緣層12 6。圖 緣層126以形成一曝露該上部電極之上部 电極接觸孔128a。順序钱刻第三層間絕緣層126、該第二 =絕緣f及蝕刻終止層112，以形成一曝露該單元陣列 品知、中之第一接觸柱塞n〇b之第四接觸孔⑶一曝露 JL周邊=區域中之第三接難塞隱之第五接觸孔 C 、宜一導電層以分別填充該接觸孔l28a、〗2肋及 12=，並形成上部電極接觸柱塞飾、第四接觸柱塞⑽ 接f柱塞13Gc。第四接觸柱塞⑽為一位元線接 ^主基且弟五接觸柱塞i3〇c為一金屬接觸柱塞 ^一導電層以完成圖2之結構，其中形成—第—導電^ “】36a、一位元線136b及一第二導電圖案I36c。 在上述方法中，不僅於第二層間絕緣層140中而且於 19 1285氣 ，層H緣層1G8中形成—τ部電極，以增加該等電極 形::t改ί該所得電容器之電容。此外’根據該方法’ 二矣麻旱之第―層間絕緣層1G8 ’及相對薄之第二層間 ^層U0是可能的。從而，t形成—位元線接觸孔或」 孟屬接觸孔時，可減少該製程之負擔。 圖7為根據本發明之另一具體實施例的具有一 之DRAM裝置之橫截面圖。 口口 . 參看圖7，根據本具體實施例之該DRAM裝置具有一 ^構，於該結構中，介電層12〇及上部電極124覆蓋下部 包極118之一外側壁及蝕刻終止層112之一部分。因此， 可增加下部電極118之表面積以改良該所得電容器之電 容三同時，上部電極接觸柱塞130a、第四接觸柱塞°l3〇b 及第五接觸柱塞130c在無需圖2之第三層間絕緣層126 之情況下穿透第二層間絕緣層140,以分別與上^電極 124、第二接觸柱塞η〇b及第三接觸柱塞丨丨0c連接。此外， 上部電極124之最高表面低於第二層間絕緣層14〇之上表 _ 面。 圖7說明一 DRAM裝置之結構，該結構與圖2之結構 相比能更有效地增加該下部電極之表面積。 圖8及9為順序說明一種用於形成圖7之drAM裝置 之方法的橫截面圖。 參看圖8，一澆鑄層（cast layer)113形成於圖3所示之 結構上。姓刻洗鑄層113及澆鑄層113之一下部部分處之 該韻刻終止層112，以曝露一第一接觸柱塞1 i〇a及一曝露 20 if.doc Ι28548α 第，，緣層108之臨時儲存節點孔(未。此外， 如相關第-具體實施例之上文中圖5所述，同 露之第一接觸柱塞ll〇a及第—厣門絕綾寸^本 W… 層間緣層108,以形成- 贿即』孔116。此％，該钱刻製程完成至 曝露下面之閘極圖案104。 丨度以便不 參看圖9,下部電極層被共形地應用至半 之整個表面，於其上形成該儲存節 、豆土 於圖9中，堆最u气16 °即使未顯示 曝露且同二：點= 曰(未”、、頁不）及〜结層113以曝露钕刻終止層⑴ 歹 中::用弟一層間絕緣層108可在支擇下部電極118 上部：二Γ 7’共形地堆疊並圖案化介電層120及 ^極層124，以形成圖7所揭露之一電容器。第二声 間絕緣層140堆疊於該所得結構上。此外，藉由一餘刻^ 程^成—上部電極接觸柱塞服、-第四接觸柱塞浦 及-第五接耻塞13Ge。壯㈣條件 元件與參考料-鍾實_之上述元件_ 。。圖10為根據本發明之另一具體實施例之具有一電容 器之dram裝置之橫截面圖。 #參看圖1〇, 一下部層間絕緣層107插入半導體基板10〇 與第一層間絕緣層108之間，半導體基板1〇〇上具有裝置 21 1285傾 pif.doc 隔離層102、閘極圖t 104及-雜質摻雜區域1〇6。此外， 兩鄰近閘極圖t 104之間之第二接觸柱幻腸穿透下部層 間絕緣層107，以與雜質摻雜區域1〇6連接。此外，定位 一位元線13 6 b以接觸下部層間絕緣層】〇 7上之第二接觸柱 塞110b °同時’第—接觸柱塞11Ga及第三接觸柱塞⑽ 順序穿透第-層間絕緣層1G8及下部層間絕緣層107，以 接觸該雜質掺雜II域。定位下部電極118以穿過該第二肩
間絕緣層、㈣終止層112及第__層間絕、緣層⑽，且二 位元線136分隔。 ” 圚1G展示-能有效地增加該下部電極之表面積之 該中該下部電極處在於該位元線⑽ =及12 _序說明—细於形成圖i q之該 裝置之方法的橫截面圖。 雜質=二一 、-閘極圖案^
-下部;:=於: ，編。第二接觸 仃一平坦化S程則彡H接觸 ^填充’且執 一接觸柱塞11Gb之位元線l36b^H械—接觸第 成於半導體基板100上。於节單_緣層108形 區域中順序®案化第-相料；^=域賴周邊電路 巴、、、彖層108及下部層間絕緣層 22 pif.doc L -第^一曝露雜質換雜輯106之第一接觸孔難 ΐ一ί:ί 職。第—接觸孔1〇9a及第三接觸孔 二Π: 且進行一平坦化製程以形成-第-接 觸柱塞110a及-第三接觸柱塞咖。從而，並非在形成 柱塞⑽之同時形成第—接觸柱塞肠及第三 接觸柱塞_，朋此視需要該等接觸柱塞可由不同材料 =@接著_半導體基板⑽之整個表面上 終止層112。
芩看SU2，於侧终止们u上形成一第二層間絕緣 層140。^官圖12中未顯示，但是將一光阻圖案（未顯示） 作為-钱刻遮罩使用，來飿刻第二層間絕緣層刚及姓刻 終土層112,以形成一曝露第一接觸柱塞u〇a及第一接觸 柱基110a周圍之第-層間絕緣^|⑽之臨時儲存節點孔 ^未，示）。同時蝕刻由該臨時儲存節點孔（未顯示）曝 露之第一接觸柱塞110a及第一層間絕緣層1〇8以形成一儲 存節點孔116。此時，使用一蝕刻配方執行該蝕刻製程， 該蝕刻配方中蝕刻第一層間絕緣層1〇8之速度與蝕刻第一 接觸柱塞110a之速度相同。可在一預定時段内執行該蝕刻 製程且在一預定深度處完成，以便不曝露下面之位元線 136b。隨後，如上文圖6所示形成一下部電極、一介電層 及一上部電極。本具體實施例之其他組態元件可與參考該 第一具體實施例之上述元件相同。 圖13為根據本發明之另一具體實施例的具有一電容 器之DRAM裝置之橫截面圖。 23 1285414,doc 芩看圖13, - T部層間絕緣層1〇7定位於半導 ⑽上，於半導體基板⑽上形成—裝置隔離層iq2U 圖案KM及一雜質摻雜區域1〇6。兩鄰近間極圖案ι〇 間之-第二接觸柱塞⑽穿透下部層間絕緣層⑽，以盘 雜質摻雜區域1G6連接。定位—位元線⑽以接 ^ 間絕緣層⑽上之第二接觸柱塞聰。同時，第一接2 塞110a及第三接觸柱塞11()c順序穿透第—層間
⑽及下㈣間絕緣層1G7,以接觸該雜詩雜區域。定二 該下部電極118以穿過該$二層間絕緣層、—*刻终止居 112_及第-層間絕緣層⑽之—上表面，而與位元線^ 分隔。根據本具體實施例之該DRAM裝置具有一結構，1 中介電層120及上部電極124部分地覆蓋下部電極川^ :外侧壁及侧終止層112。藉此，可更有效地增加下 電極118之表面積以改良該所得電容器之電容。 根據本具體實施例之圖13所揭露之該DRAM裝置具 有一能更有效地增加該下部電極之表面積的結構，^ ς 電容器定位於一位元線之上之組態中。 κ 、圖14為展示一種用於形成圖13之該]311八]^裝置之 法的橫截面圖。-洗鑄層113形成於參看圖u之上述 上。此外，蝕刻澆鑄層113及一在澆鑄層113之一下; 1 處之侧終止層112，以形成-曝露—第—接觸U 士 〇a及該第一接觸柱塞周圍之一第一層間絕緣層1〇8之臨 =儲存節點孔（未顯示）。此外，如在第三具體實施例中 圖12所述，同時蝕刻第一接觸柱塞110a及第一層間絕 24 l285iJs3if.dc 2 形成-儲存節點孔116。此時， 果度處，以便不曝露在一下部部分處^ 升^Γί ’讀圖13 ’ —下部電極層共形地堆疊於在並上 管於圖-反0的整個表面上。儘 •巾未咖’但是堆雖牲氧化物層且執行—平坦 下露洗鑄層113並在儲存節點孔116中形成: 斧m \ : 鑄層113，以曝露該蝕刻終止 I 10 /、形地堆®亚圖案化該介電層120及該上部電極 層以形成一電容器。 /上口^电極 口此，接知、根據本發明之一 裝置及 ;:有，形狀之下部電極以穿過至少兩層間二:成 :，虽形成隨後之金屬接觸時，可改良電容而不增㈣ 又矛王之負擔。藉此改良該DRAM裝置之可靠性。 人 雖然本發明已以較佳實施例揭露如上，然 限定本發明，任何孰羽μ姑蕊 /、、卜用以 和r円由A仃无、白此技蟄者，在不脫離本發明之精神 #耗圍内’ §可作些許之更動與卿，因此本發明之 乾圍當視後附之中請專利範騎界定者為準。 … 【圖式簡單說明】 =ΐί 一電容器之習知DRAM裝置之橫截面圖。 圖2為根據本發明之一具體實施 dram裝置之橫截面圖。 /、有“益的 圖3至6為順序說明一種用於形成圖2之該抓爾裝 25 I285f8JJifd〇c 置之方法的橫截面圖。 圖7為根據本發明之另一具體實施例之具有一電容器 的DRAM裝置之橫截面圖。 圖8及9為順序說明一種用於形成圖7之該DRAM裝 置之方法的橫截面圖。 圖10為根據本發明之另一具體實施例之具有一電容 器之DRAM裝置的橫截面圖。 圖11及12為順序說明一種用於形成圖10之該DRAM > 裝置之方法的橫截面圖。 圖13為根據本發明之另一具體實施例之具有一電容 器之DRAM裝置的橫截面圖。 圖14為說明一種用於形成圖13之DRAM裝置之方法 的橫截面圖。 【主要元件符號說明】 1 半導體基板 3 第一層間絕緣層 5a 下部電極接觸柱塞 5b 周邊電路接觸柱塞 7 #刻終止層 9 第二層間絕緣層 11 儲存節點孔 13 下部電極層 15 介電層 17 上部電極層 26 工285似— 19 第三層間絕緣層 21 金屬接觸柱塞 100半導體基板 102裝置隔離層 104閘極圖案 106雜質摻雜區域 107下部層間絕緣層 108第一層間絕緣層 109a第一接觸孔 109b第二接觸孔 109c第三接觸孔 110a第一接觸柱塞 110b第二接觸柱塞 110c第三接觸柱塞 112 #刻終止層 113澆鑄層 115臨時儲存節點孔 116儲存節點孔 118下部電極 120介電層 124上部電極 126第三層間絕緣層 128a上部電極接觸孔 128b第四電極接觸孔 27 i285im 128c第五電極接觸孔 130a上部接觸柱塞 130b第四接觸柱塞 130c第五接觸柱塞 136a第一導電圖案 136b位元線 136c第二導電圖案 140第二層間絕緣層

Claims (1)

  1. 、申請專利範圍： 1·一種半導體裝置，其包含·· 基 第-層間絕緣層及第二層間絕緣 堆疊於具有單元陣列區域及周邊“域二^! =接觸，’其穿過該單元陣列區域中之該 第 層 間絕緣層=預定部分而形成，以接觸該半導體 有低於違苐一層間絕緣層之上表面之上表面· 且具 杯狀下部電極，其穿過該單元^ 間絕緣層及該第-層間絕緣層^ β第二層 該第-接觸柱塞； 、疋ρ刀而开以趣简 介電層及上部電極，兩者共形地且輪覆蓋 極之至少底部及内侧壁；以及 /下4電 第二接觸柱塞，其穿過該周邊電路 間絕緣層而形成，以接觸該半導體基板，=二層 第一層間絕緣層之該上表面相同高度的上表面。 该 2·如中請專利範圍第i項所述之半導體裝置，其中該 二电層及。彡上# %極覆线帛―層間絕緣層上之該杯狀下 4電極之外側壁。 3·如申明專利範圍第j項所述之半導體裝置，其進〆 步包含插人該第-層間絕緣層與該第二層間絕緣層ς間之 蝕刻終止層。 4·一種形成半導體裝置之方法，其包含： 於具有單元陣列區域及周邊電路區域之半導體基板上 29 I2854a,oc 形成第一層間絕緣層； 絕緣=::;= 接觸柱塞以穿過該第-層間 列區域及周邊體基板，且分別定位於該單元陣 於„亥第—層間絕緣層上形成絕緣層； 曝露元f列區域中之該臨日;儲;節點孔所 儲存節點孔f接觸柱基及該第一層間絕緣層，且形成 形成子節點孔之該半導體基板之表面上共形地 之該=Γ部電極之平坦化製程以移除該絕緣層上 電極^及同時於該儲存節點孔中形成杯狀下部 部二電==以共形地且順序覆蓋該杯狀下 法’==== 塞及該第-層間絕緣層，紐刻配方中技 之，速率實質上與該第-接觸柱塞“Γ;緣層 法，二圍第5項所述之形成半導體裝置之方 該[層間絕緣層觸柱塞由鎮形成’且 30 1285氣 、7.如申請專利範圍第6項 法，其中該蝕刻配方將氟化T烷f形成半導體裝置之方 (Cf4)氣體作為蝕刻氣體使用\ Ηί?3)氣體及四氟化碳 8. 如申請專利範圍第4項 法，其中延伸該讀層及該上部t形成半導體裝置之方 層之頂部。 極以部分地覆蓋該絕緣 9. 如申請專利範圍第4項 r 法，其進-步包含移除該絕緣層，且形成半導體裝置之方 其中延伸該介電層及該上部 電極之該外側壁及兮第^ ，以部分地覆蓋該下部 心W 1絕緣層之上部部分。 10. 如申睛專利範圍第4 I刀 方法，其進一步包含於 形成半導體裝置之 形成之後形成㈣終i層，JL主基及該第二接觸柱塞 u.—種dram裝置，其包含： ，其具有單元陣列區域及周邊電路區域； 域；置隔離層’其形成於該半導體基板中以界定主動區 该主動區域上之多個閘極圖案； 域 疋位於遠閘極圖案側邊之該主動區域上之雜質摻雜區 ，蓋該半導體基板之第一層間絕緣層； 第—接觸柱塞，其穿過該單元陣列^域中之該第一層 31 ^f.d〇c 間絕緣層而形& 、4 區域，h +成，以接觸該閘極圖案之側邊之Μ 第:f有低於該第一層間絕緣層之=，質摻雜 間絕緣層而^塞’其穿過該周邊電路區域中之 紅上=於與該 杯狀下部^緣層’其定位於該第一層間絕緣層之上. m緣層緣層及該第 圖案分心Γ成’以接觸該第-接雛塞且與_; 極之’㈣共形地且順序覆蓋該下部電 一步=請專利卿11痛之舰啦置，綠 體基:=間絕緣層，其插入該第-層間絕緣物^ 第二，’其穿過該單元陣顺域巾之 極圖案之間之該下部層間絕緣層而形成，以接觸該半= 基板，以及 I 位元線’其定位於該下部層間絕緣層上，以接 三接觸枉塞， Μ弟 其中遠下部電極定位於高於該位元線之高度處且傲气 位元線分隔。 13.如申請專利範圍第丨丨項所述iDRAM裝置，其進 一步包含： 1285481^〇〇 第三接觸柱塞，其穿過該單元陣列區域中之兩鄰近閘 極圖案之間之該第一層間絕緣層而形成，以接觸該半導體 基板， 該第二層間絕緣層上之第三層間絕緣層； 第四接觸柱塞，其穿過該第三層間絕緣層及該第二層 間絕緣層而形成，以接觸該第三接觸柱塞；以及 位元線，其定位於該第三層間絕緣層上，以接觸該第 四接觸柱基。 14.一種形成DRAM裝置之方法，其包含： 製備具有單元陣列區域及周邊電路區域之半導體基 板； :: 於該半導體基板中形成裝置隔離層以界定主動區域； 於該主動區域上形成多個閘極圖案； 於該閘極圖案及該半導體基板上形成第一層間絕緣 層； 形成第一接觸柱塞以穿過於該單元陣列區域中之該閘 極圖案之側邊之該第一層間絕緣層，以接觸該主動區域， 且形成第二接觸柱塞以穿過該周邊電路區域中之該第一層 間絕緣層而接觸該主動區域； 於該第一層間絕緣層上形成絕緣層； 蝕刻該單元陣列區域中之該絕緣層，以形成曝露該第 一接觸柱塞及該第一接觸柱塞周圍之該第一層間絕緣層之 臨時儲存節點孔； 同時蝕刻由該臨時儲存節點孔曝露之該第一接觸柱塞 33 1285414 pif.doc 及該第〆相絕簡之上部部分以形讀存節點孔； 於具有簡存¢,減之該半導縣板之表面 形成下部電極層； 也 執行相關該下部電極層之平坦化製程，以移除該 層上之該下部餘層，且同時形成該儲存節點孔中之杯 下部電極；以及 狀 形成”電層及上部電極，以共形地且順序覆蓋該杯狀 下部電極之至少底部及内側壁。
    15·如申請專利範圍第項所述之形成DRAM裝置之 方法，其中使用飿刻配方實現同時_該第—層間絕緣声 及該第-接觸柱塞之上部部分，該侧配方中該第一層 絕緣層之㈣料與㈣—接耻塞之_速率實質丄 同。 、 16. 如申請專利範圍第15項所述之形成dram裝置之 方法’其中該第-接觸柱塞及該第二接觸柱塞域形 且該第一層間絕緣層由二氧化矽層形成。
    17. 如申請專利範圍第16項所述之形成DRAM裝置之 方法’其中该餘刻配方將敗化甲燒（CHF3)氣體及四 石炭（CF4)氣體作為餘刻氣體使用。 1δ·如申請專利範圍S14項所述之形成DRAM裝置之 方法，其進二步包含在該第一接觸柱塞及該第二接觸柱夷 形成之後形成鍅刻終止層， 土 點孔時，I虫 其中當蝕刻該絕緣層以形成該臨時儲存節 刻該蝕刻終止層。 34 1285低。c 、19·如申請專利範圍第14項所述之形成DRAM裝置之 方法，其中延伸该介電層及該上部電極，以部分地覆蓋該 絕緣層之上表面。 2〇·如申睛專利範圍第Μ項所述之形成DRAM裝置之 方法，進一步移除絕鍊層，且 ^其中延伸該介電層及該上部電極，以部分地覆蓋該下 «極之料侧壁及該第—相絕緣層之該上部部分。 21·如申請專利範圍第β項所述之形成DRAM裝置之 法，/其進一步包含在形成該第一層間絕緣層之前， 形成下部層間絕緣層； 形成牙過在言亥單元陣列區域中之兩鄰近間極圖案之間 =下J層㈤絕緣層之帛三接難塞，以接職半導體 板，以及 元線 分隔。 於该下部層_緣層上形成接賴第三接觸柱塞之位 其中該下部電極定位於該位猶之上，但與該位 方、本22.如申請專利範圍第19項所述之形成dram裝置之 域中二其中形成該絕緣層之前，形成穿過在該單元陣列區 觸柱塞；以及 緣層之第三接 t成邊上部電極，隨後： 於该絕緣層上形成第三層間絕緣層； 形成第四接躲H職第三相絕緣層及該第 35 I2854H.C10C 層間絕緣層而接觸該第三接觸柱塞；以及 於該第三層間絕緣層上形成接觸該第四接觸柱塞之位 元線。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004063949B4 (de) * 2004-09-09 2008-10-16 Qimonda Ag Verfahren zum Herstellen eines eine becherförmige Elektrodenstruktur aufweisenden Kondensators
US7807582B2 (en) * 2006-03-06 2010-10-05 Micron Technology, Inc. Method of forming contacts for a memory device
KR100735483B1 (ko) * 2006-08-23 2007-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100799152B1 (ko) * 2006-10-02 2008-01-29 주식회사 하이닉스반도체 스토리지노드 쓰러짐을 방지한 실린더형 캐패시터의 제조방법
JP4823954B2 (ja) * 2007-03-30 2011-11-24 本田技研工業株式会社 自動二輪車用可動ステップ
KR101525499B1 (ko) * 2009-02-27 2015-06-03 삼성전자주식회사 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법
JP5613033B2 (ja) 2010-05-19 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8502293B2 (en) 2010-12-22 2013-08-06 Intel Corporation Capacitor with recessed plate portion for dynamic random access memory (DRAM) and method to form the same
US20120161215A1 (en) 2010-12-22 2012-06-28 Nick Lindert Rectangular capacitors for dynamic random access memory (dram) and dual-pass lithography methods to form the same
US20120223413A1 (en) 2011-03-04 2012-09-06 Nick Lindert Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer
US8519510B2 (en) 2011-06-21 2013-08-27 Intel Corporation Semiconductor structure having an integrated quadruple-wall capacitor for embedded dynamic random access memory (eDRAM) and method to form the same
KR101521676B1 (ko) 2011-09-20 2015-05-19 엘지디스플레이 주식회사 유기발광 다이오드 표시장치 및 그의 제조방법
JP2015053337A (ja) * 2013-09-05 2015-03-19 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US9525147B2 (en) * 2014-09-25 2016-12-20 International Business Machines Corporation Fringing field assisted dielectrophoresis assembly of carbon nanotubes
US10546863B1 (en) * 2018-08-02 2020-01-28 Micron Technology, Inc. Method for fabricating bit line contact
CN111341725B (zh) * 2018-12-19 2022-09-13 联华电子股份有限公司 半导体图案的制作方法
TWI762252B (zh) * 2021-03-24 2022-04-21 華邦電子股份有限公司 記憶體結構及其製造方法
US11527537B2 (en) 2021-05-03 2022-12-13 Winbond Electronics Corp. Memory structure and manufacturing method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3014343B2 (ja) 1997-06-06 2000-02-28 科学技術振興事業団 肝細胞の培養方法
US6573548B2 (en) 1998-08-14 2003-06-03 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6429087B2 (en) 1999-08-30 2002-08-06 Micron Technology, Inc. Methods of forming capacitors
JP3555078B2 (ja) 2000-03-30 2004-08-18 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100824136B1 (ko) 2001-06-28 2008-04-21 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법
TW548838B (en) 2001-11-02 2003-08-21 Mosys Inc DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6794704B2 (en) 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors
JP2003224204A (ja) 2002-01-29 2003-08-08 Mitsubishi Electric Corp キャパシタを有する半導体装置
TW548802B (en) 2002-02-26 2003-08-21 Taiwan Semiconductor Mfg Manufacturing method of DRAM capacitor
JP2004207426A (ja) * 2002-12-25 2004-07-22 Renesas Technology Corp 半導体装置
TW578300B (en) 2003-01-28 2004-03-01 Promos Technologies Inc Trench type capacitor and its forming method
JP4744788B2 (ja) * 2003-05-22 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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