JPH05343636A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05343636A JPH05343636A JP4171587A JP17158792A JPH05343636A JP H05343636 A JPH05343636 A JP H05343636A JP 4171587 A JP4171587 A JP 4171587A JP 17158792 A JP17158792 A JP 17158792A JP H05343636 A JPH05343636 A JP H05343636A
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Abstract
(57)【要約】
【目的】 ビット線シールド型のＤＲＡＭにおける記憶
ノード電極用のコンタクト孔をマスクを用いずに形成す
ると共に、メモリセル容量を増大させる。 【構成】 Ｗ−ポリサイド膜３２と層間絶縁膜３３と多
結晶Ｓｉ膜３４とをビット線のパターンに加工し、これ
らをＳｉＯ2 膜３５で覆う。そして、ＳｉＯ2 膜３５と
層間絶縁膜２８とを連続的にエッチバックして、ＳｉＯ
2 膜３５から成る側壁とコンタクト孔３６とをＷ−ポリ
サイド膜３２等に対して自己整合的に形成する。更に、
多結晶Ｓｉ膜３７、３４で記憶ノード電極を形成し、多
結晶Ｓｉ膜４２でプレート電極を形成する。このため、
多結晶Ｓｉ膜３４の側面によって、メモリセル容量が増
大している。
ノード電極用のコンタクト孔をマスクを用いずに形成す
ると共に、メモリセル容量を増大させる。 【構成】 Ｗ−ポリサイド膜３２と層間絶縁膜３３と多
結晶Ｓｉ膜３４とをビット線のパターンに加工し、これ
らをＳｉＯ2 膜３５で覆う。そして、ＳｉＯ2 膜３５と
層間絶縁膜２８とを連続的にエッチバックして、ＳｉＯ
2 膜３５から成る側壁とコンタクト孔３６とをＷ−ポリ
サイド膜３２等に対して自己整合的に形成する。更に、
多結晶Ｓｉ膜３７、３４で記憶ノード電極を形成し、多
結晶Ｓｉ膜４２でプレート電極を形成する。このため、
多結晶Ｓｉ膜３４の側面によって、メモリセル容量が増
大している。
Description
【０００１】
【産業上の利用分野】本願の発明は、ビット線シールド
型の積層キャパシタ型ＤＲＡＭと称されている半導体記
憶装置の製造方法に関するものである。
型の積層キャパシタ型ＤＲＡＭと称されている半導体記
憶装置の製造方法に関するものである。
【０００２】
【従来の技術】ビット線シールド型の積層キャパシタ型
ＤＲＡＭでは、メモリセルを構成するキャパシタがビッ
ト線の形成後に形成されており、キャパシタがビット線
をシールドしているので、隣接ビット線間の間隔が狭く
ても、これら隣接ビット線同士の容量結合等による雑音
が少ない。
ＤＲＡＭでは、メモリセルを構成するキャパシタがビッ
ト線の形成後に形成されており、キャパシタがビット線
をシールドしているので、隣接ビット線間の間隔が狭く
ても、これら隣接ビット線同士の容量結合等による雑音
が少ない。
【０００３】しかも、メモリセルを構成するトランジス
タとビット線とのコンタクト部上にまでキャパシタを広
げることができるので、メモリセル面積の割にキャパシ
タの面積を広くして、メモリセル容量を大きくすること
ができる。このため、メモリセル面積を小さくしても、
所要のメモリセル容量を確保することができる。これら
の理由から、ビット線シールド型の積層キャパシタ型Ｄ
ＲＡＭは、微細化、高集積化に適していると考えられ
る。
タとビット線とのコンタクト部上にまでキャパシタを広
げることができるので、メモリセル面積の割にキャパシ
タの面積を広くして、メモリセル容量を大きくすること
ができる。このため、メモリセル面積を小さくしても、
所要のメモリセル容量を確保することができる。これら
の理由から、ビット線シールド型の積層キャパシタ型Ｄ
ＲＡＭは、微細化、高集積化に適していると考えられ
る。
【０００４】この様なビット線シールド型の積層キャパ
シタ型ＤＲＡＭを製造するために、キャパシタの記憶ノ
ード電極とトランジスタの拡散層とを電気的に接続する
ためのコンタクト孔をビット線よりも上層から開孔する
必要がある。そして、従来は、このコンタクト孔のパタ
ーンに加工したマスクを用いて、コンタクト孔を開孔し
ていた。
シタ型ＤＲＡＭを製造するために、キャパシタの記憶ノ
ード電極とトランジスタの拡散層とを電気的に接続する
ためのコンタクト孔をビット線よりも上層から開孔する
必要がある。そして、従来は、このコンタクト孔のパタ
ーンに加工したマスクを用いて、コンタクト孔を開孔し
ていた。
【０００５】
【発明が解決しようとする課題】しかし、記憶ノード電
極用のコンタクト孔を開孔するためにマスクを用いる
と、このマスクをパターニングするためのリソグラフィ
工程等が必要である。従って、従来の製造方法では、ビ
ット線シールド型の積層キャパシタ型ＤＲＡＭを少ない
工程では製造することができなかった。
極用のコンタクト孔を開孔するためにマスクを用いる
と、このマスクをパターニングするためのリソグラフィ
工程等が必要である。従って、従来の製造方法では、ビ
ット線シールド型の積層キャパシタ型ＤＲＡＭを少ない
工程では製造することができなかった。
【０００６】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、トランジスタ１７の一方の拡散層１５
にコンタクト孔２５、３６を介して記憶ノード電極３
４、３７が電気的に接続されているキャパシタ４３と前
記トランジスタ１７とでメモリセルが構成されている半
導体記憶装置の製造方法において、ビット線３２をこの
ビット線３２上の第１の絶縁膜３３及びこの第１の絶縁
膜３３上の第１の導電膜３４と同一のパターンで形成す
る工程と、前記パターンの側壁として第２の絶縁膜３５
を形成すると同時に、この第２の絶縁膜３５に囲まれて
いる前記コンタクト孔３６を開孔する工程と、前記コン
タクト孔３６と前記第１の導電膜３４とを第２の導電膜
３７で覆い、この第２の導電膜３７と前記第１の導電膜
３４とで前記記憶ノード電極３４、３７を形成する工程
とを有している。
置の製造方法は、トランジスタ１７の一方の拡散層１５
にコンタクト孔２５、３６を介して記憶ノード電極３
４、３７が電気的に接続されているキャパシタ４３と前
記トランジスタ１７とでメモリセルが構成されている半
導体記憶装置の製造方法において、ビット線３２をこの
ビット線３２上の第１の絶縁膜３３及びこの第１の絶縁
膜３３上の第１の導電膜３４と同一のパターンで形成す
る工程と、前記パターンの側壁として第２の絶縁膜３５
を形成すると同時に、この第２の絶縁膜３５に囲まれて
いる前記コンタクト孔３６を開孔する工程と、前記コン
タクト孔３６と前記第１の導電膜３４とを第２の導電膜
３７で覆い、この第２の導電膜３７と前記第１の導電膜
３４とで前記記憶ノード電極３４、３７を形成する工程
とを有している。
【０００７】請求項２の半導体記憶装置の製造方法は、
前記トランジスタ１７の他方の拡散層１６と前記ビット
線３２とを第３の導電膜２２、２７を介して電気的に接
続する。
前記トランジスタ１７の他方の拡散層１６と前記ビット
線３２とを第３の導電膜２２、２７を介して電気的に接
続する。
【０００８】請求項３の半導体記憶装置の製造方法は、
前記第１の導電膜３４の膜厚を５００ｎｍ以上にする。
前記第１の導電膜３４の膜厚を５００ｎｍ以上にする。
【０００９】
【作用】請求項１の半導体記憶装置の製造方法では、第
２の絶縁膜３５から成る側壁がビット線３２と記憶ノー
ド電極３４、３７との間を絶縁しているが、この側壁と
記憶ノード電極３４、３７用のコンタクト孔３６とは、
全面に堆積させた第２の絶縁膜３５をエッチバックする
ことによって、ビット線３２に対して自己整合的に形成
することが可能である。従って、記憶ノード電極３４、
３７用のコンタクト孔３６を開孔するためのマスクが不
要である。
２の絶縁膜３５から成る側壁がビット線３２と記憶ノー
ド電極３４、３７との間を絶縁しているが、この側壁と
記憶ノード電極３４、３７用のコンタクト孔３６とは、
全面に堆積させた第２の絶縁膜３５をエッチバックする
ことによって、ビット線３２に対して自己整合的に形成
することが可能である。従って、記憶ノード電極３４、
３７用のコンタクト孔３６を開孔するためのマスクが不
要である。
【００１０】しかも、第１の導電膜３４の側面によって
記憶ノード電極３４、３７の表面積を増大させることが
できるので、メモリセルの平面的な面積の割にメモリセ
ル容量を増大させることができる。
記憶ノード電極３４、３７の表面積を増大させることが
できるので、メモリセルの平面的な面積の割にメモリセ
ル容量を増大させることができる。
【００１１】請求項２の半導体記憶装置の製造方法で
は、第３の導電膜２２、２７を素子分離領域１２上にま
で延在させ、この素子分離領域１２上でビット線３２を
第３の導電膜２２、２７にコンタクトさせることによっ
て、トランジスタ１７の拡散層１５、１６を形成する素
子活性領域とビット線３２とを互いに平行にパターニン
グし、且つキャパシタ４３をビット線３２よりも後に形
成しても、トランジスタ１７の一方の拡散層１５と記憶
ノード電極３４、３７との電気的な接続に支障を生じな
い。
は、第３の導電膜２２、２７を素子分離領域１２上にま
で延在させ、この素子分離領域１２上でビット線３２を
第３の導電膜２２、２７にコンタクトさせることによっ
て、トランジスタ１７の拡散層１５、１６を形成する素
子活性領域とビット線３２とを互いに平行にパターニン
グし、且つキャパシタ４３をビット線３２よりも後に形
成しても、トランジスタ１７の一方の拡散層１５と記憶
ノード電極３４、３７との電気的な接続に支障を生じな
い。
【００１２】請求項３の半導体記憶装置の製造方法で
は、全面に堆積させた第２の絶縁膜３５をエッチバック
して形成する側壁の幅を広くしてビット線３２と記憶ノ
ード電極３４、３７との間を十分に絶縁すると共に、記
憶ノード電極３４、３７を立体的にしてその表面積を十
分に増大させてメモリセルの平面的な面積の割にメモリ
セル容量を十分に増大させることができる。
は、全面に堆積させた第２の絶縁膜３５をエッチバック
して形成する側壁の幅を広くしてビット線３２と記憶ノ
ード電極３４、３７との間を十分に絶縁すると共に、記
憶ノード電極３４、３７を立体的にしてその表面積を十
分に増大させてメモリセルの平面的な面積の割にメモリ
セル容量を十分に増大させることができる。
【００１３】
【実施例】以下、本願の発明の一実施例を、図１〜３を
参照しながら説明する。本実施例では、図１（ａ）及び
図３に示す様に、Ｓｉ基板１１の素子分離領域の表面に
ＬＯＣＯＳ法等でＳｉＯ2 膜１２を形成し、このＳｉＯ
2 膜１２に囲まれている素子活性領域の表面にゲート酸
化膜としてのＳｉＯ2 膜１３を形成する。
参照しながら説明する。本実施例では、図１（ａ）及び
図３に示す様に、Ｓｉ基板１１の素子分離領域の表面に
ＬＯＣＯＳ法等でＳｉＯ2 膜１２を形成し、このＳｉＯ
2 膜１２に囲まれている素子活性領域の表面にゲート酸
化膜としてのＳｉＯ2 膜１３を形成する。
【００１４】その後、メモリセル領域ではワード線にな
るゲート電極をＷ−ポリサイド膜１４等で形成し、この
Ｗ−ポリサイド膜１４とＳｉＯ2 膜１２とをマスクにし
て、不純物濃度が１０18ｃｍ-3程度であるＮ型の拡散層
１５、１６をＳｉ基板１１に形成する。以上で、メモリ
セルを構成するトランジスタ１７が完成する。
るゲート電極をＷ−ポリサイド膜１４等で形成し、この
Ｗ−ポリサイド膜１４とＳｉＯ2 膜１２とをマスクにし
て、不純物濃度が１０18ｃｍ-3程度であるＮ型の拡散層
１５、１６をＳｉ基板１１に形成する。以上で、メモリ
セルを構成するトランジスタ１７が完成する。
【００１５】その後、Ｗ−ポリサイド膜１４に側壁１８
を形成し、この側壁１８をＬＤＤスペーサにして、周辺
回路領域のトランジスタ（図示せず）のみをＬＤＤ構造
にする。そして、層間絶縁膜２１として、ＰＳＧ膜や不
純物を含有しないＳｉＯ2 膜や減圧ＣＶＤ法によるＳｉ
Ｎ膜やこれらを組み合わせた膜を全面に堆積させる。
を形成し、この側壁１８をＬＤＤスペーサにして、周辺
回路領域のトランジスタ（図示せず）のみをＬＤＤ構造
にする。そして、層間絶縁膜２１として、ＰＳＧ膜や不
純物を含有しないＳｉＯ2 膜や減圧ＣＶＤ法によるＳｉ
Ｎ膜やこれらを組み合わせた膜を全面に堆積させる。
【００１６】次に、図１（ｂ）に示す様に、多結晶Ｓｉ
膜２２を全面に堆積させ、パターニングしたレジスト
（図示せず）をマスクにして、多結晶Ｓｉ膜２２のうち
で拡散層１５、１６上の部分に開口２３等を形成する。
そして、ＳｉＯ2 膜２４または多結晶Ｓｉ膜を全面に堆
積させ、このＳｉＯ2 膜２４等の全面と層間絶縁膜２１
とを連続的にエッチバックする。
膜２２を全面に堆積させ、パターニングしたレジスト
（図示せず）をマスクにして、多結晶Ｓｉ膜２２のうち
で拡散層１５、１６上の部分に開口２３等を形成する。
そして、ＳｉＯ2 膜２４または多結晶Ｓｉ膜を全面に堆
積させ、このＳｉＯ2 膜２４等の全面と層間絶縁膜２１
とを連続的にエッチバックする。
【００１７】この結果、ＳｉＯ2 膜２４等から成る側壁
が開口２３等の内周に自己整合的に形成されると共に、
図３にも示す様にこの側壁に囲まれたパターンで拡散層
１５、１６に達しているコンタクト孔２５、２６が開口
２３等に対してやはり自己整合的に層間絶縁膜２１に開
孔される。従って、開口２３等をリソグラフィの限界の
大きさにしておけば、コンタクト孔２５、２６はリソグ
ラフィの限界よりも小さくなる。
が開口２３等の内周に自己整合的に形成されると共に、
図３にも示す様にこの側壁に囲まれたパターンで拡散層
１５、１６に達しているコンタクト孔２５、２６が開口
２３等に対してやはり自己整合的に層間絶縁膜２１に開
孔される。従って、開口２３等をリソグラフィの限界の
大きさにしておけば、コンタクト孔２５、２６はリソグ
ラフィの限界よりも小さくなる。
【００１８】その後、多結晶Ｓｉ膜２７を全面に堆積さ
せ、図３に示す様に、拡散層１５上で孤立するパターン
と拡散層１６上からＳｉＯ2 膜１２上にかけて延在した
状態で孤立するパターンとに、多結晶Ｓｉ膜２７を加工
する。
せ、図３に示す様に、拡散層１５上で孤立するパターン
と拡散層１６上からＳｉＯ2 膜１２上にかけて延在した
状態で孤立するパターンとに、多結晶Ｓｉ膜２７を加工
する。
【００１９】次に、図１（ｃ）に示す様に、ＢＰＳＧ膜
等で層間絶縁膜２８を形成した後、図３にも示す様に、
拡散層１６上からＳｉＯ2 膜１２上にかけて延在した状
態で孤立しているパターンの多結晶Ｓｉ膜２７のうちで
ＳｉＯ2 膜１２上の部分に達するコンタクト孔３１を、
層間絶縁膜２８に開孔する。
等で層間絶縁膜２８を形成した後、図３にも示す様に、
拡散層１６上からＳｉＯ2 膜１２上にかけて延在した状
態で孤立しているパターンの多結晶Ｓｉ膜２７のうちで
ＳｉＯ2 膜１２上の部分に達するコンタクト孔３１を、
層間絶縁膜２８に開孔する。
【００２０】その後、Ｗ−ポリサイド膜３２と層間絶縁
膜３３と多結晶Ｓｉ膜３４とを、ＣＶＤ法で連続的に全
面に堆積させる。層間絶縁膜３３としては、ＢＰＳＧ膜
や不純物を含有しないＳｉＯ2 膜やＰＳＧ膜やＳｉＮ膜
やこれらを組み合わせた膜を用いる。また、多結晶Ｓｉ
膜３４の膜厚は、数百ｎｍ〜数μｍにする。
膜３３と多結晶Ｓｉ膜３４とを、ＣＶＤ法で連続的に全
面に堆積させる。層間絶縁膜３３としては、ＢＰＳＧ膜
や不純物を含有しないＳｉＯ2 膜やＰＳＧ膜やＳｉＮ膜
やこれらを組み合わせた膜を用いる。また、多結晶Ｓｉ
膜３４の膜厚は、数百ｎｍ〜数μｍにする。
【００２１】そして、ビット線のパターンのレジスト
（図示せず）をマスクにして、図３にも示す様に、これ
らの多結晶Ｓｉ膜３４と層間絶縁膜３３とＷ−ポリサイ
ド膜３２とを異方性エッチングして、Ｗ−ポリサイド膜
３２から成るビット線を形成する。従って、ビット線で
あるＷ−ポリサイド膜３２は、コンタクト孔３１と多結
晶Ｓｉ膜２７、２２とコンタクト孔２６とを介して、拡
散層１６に電気的に接続される。
（図示せず）をマスクにして、図３にも示す様に、これ
らの多結晶Ｓｉ膜３４と層間絶縁膜３３とＷ−ポリサイ
ド膜３２とを異方性エッチングして、Ｗ−ポリサイド膜
３２から成るビット線を形成する。従って、ビット線で
あるＷ−ポリサイド膜３２は、コンタクト孔３１と多結
晶Ｓｉ膜２７、２２とコンタクト孔２６とを介して、拡
散層１６に電気的に接続される。
【００２２】次に、ＴＥＯＳとＯ3 とを原料ガスとする
常圧ＣＶＤ法等で、図２（ａ）に示す様に、段差被覆性
のよいＳｉＯ2 膜３５を全面に堆積させる。この時、互
いに隣接しているビット線のパターンのＷ−ポリサイド
膜３２等のうちで間隔が狭い部分、つまりコンタクト孔
３１の近傍部分が完全に埋まる様に、ＳｉＯ2 膜３５の
膜厚を数十〜数百ｎｍにする。そして、ＳｉＯ2 膜３５
の全面と層間絶縁膜２８とを連続的にエッチバックす
る。
常圧ＣＶＤ法等で、図２（ａ）に示す様に、段差被覆性
のよいＳｉＯ2 膜３５を全面に堆積させる。この時、互
いに隣接しているビット線のパターンのＷ−ポリサイド
膜３２等のうちで間隔が狭い部分、つまりコンタクト孔
３１の近傍部分が完全に埋まる様に、ＳｉＯ2 膜３５の
膜厚を数十〜数百ｎｍにする。そして、ＳｉＯ2 膜３５
の全面と層間絶縁膜２８とを連続的にエッチバックす
る。
【００２３】この結果、互いに隣接しているビット線の
パターンのＷ−ポリサイド膜３２等のうちで間隔が広い
部分つまりコンタクト孔２５上の部分にのみ、ＳｉＯ2
膜３５から成る側壁がＷ−ポリサイド膜３２等に対して
自己整合的に形成されると共に、この側壁に囲まれたパ
ターンで多結晶Ｓｉ膜２７に達しているコンタクト孔３
６がＷ−ポリサイド膜３２等に対してやはり自己整合的
に層間絶縁膜２８に開孔される。その後、膜厚が数十ｎ
ｍの多結晶Ｓｉ膜３７をＣＶＤ法で全面に堆積させ、こ
の多結晶Ｓｉ膜３７上で記憶ノード電極のパターンにレ
ジスト３８を加工する。
パターンのＷ−ポリサイド膜３２等のうちで間隔が広い
部分つまりコンタクト孔２５上の部分にのみ、ＳｉＯ2
膜３５から成る側壁がＷ−ポリサイド膜３２等に対して
自己整合的に形成されると共に、この側壁に囲まれたパ
ターンで多結晶Ｓｉ膜２７に達しているコンタクト孔３
６がＷ−ポリサイド膜３２等に対してやはり自己整合的
に層間絶縁膜２８に開孔される。その後、膜厚が数十ｎ
ｍの多結晶Ｓｉ膜３７をＣＶＤ法で全面に堆積させ、こ
の多結晶Ｓｉ膜３７上で記憶ノード電極のパターンにレ
ジスト３８を加工する。
【００２４】次に、レジスト３８をマスクにして多結晶
Ｓｉ膜３７、３４を異方性エッチングして、図２（ｂ）
及び図３に示す様に、多結晶Ｓｉ膜３４、３７から成る
記憶ノード電極を形成する。従って、記憶ノード電極で
ある多結晶Ｓｉ膜３４、３７は、コンタクト孔３６と多
結晶Ｓｉ膜２７とコンタクト孔２５とを介して、拡散層
１５に電気的に接続される。
Ｓｉ膜３７、３４を異方性エッチングして、図２（ｂ）
及び図３に示す様に、多結晶Ｓｉ膜３４、３７から成る
記憶ノード電極を形成する。従って、記憶ノード電極で
ある多結晶Ｓｉ膜３４、３７は、コンタクト孔３６と多
結晶Ｓｉ膜２７とコンタクト孔２５とを介して、拡散層
１５に電気的に接続される。
【００２５】この時、多結晶Ｓｉ膜３７、３４のうちで
Ｗ−ポリサイド膜３２上の部分の異方性エッチングに対
しては、層間絶縁膜２８をストッパにし、多結晶Ｓｉ膜
３７、３４のうちでＷ−ポリサイド膜３２間の部分の異
方性エッチングに対しては、上述の様に互いに隣接して
いるビット線のパターンのＷ−ポリサイド膜３２等のう
ちで間隔が狭い部分つまりコンタクト孔３１の近傍部分
に厚く残しておいたＳｉＯ2 膜３５をストッパにする。
Ｗ−ポリサイド膜３２上の部分の異方性エッチングに対
しては、層間絶縁膜２８をストッパにし、多結晶Ｓｉ膜
３７、３４のうちでＷ−ポリサイド膜３２間の部分の異
方性エッチングに対しては、上述の様に互いに隣接して
いるビット線のパターンのＷ−ポリサイド膜３２等のう
ちで間隔が狭い部分つまりコンタクト孔３１の近傍部分
に厚く残しておいたＳｉＯ2 膜３５をストッパにする。
【００２６】その後、ＳｉＮ膜やＴａ2 Ｏ5 膜等で誘電
体膜４１を全面に形成し、リンをドープした多結晶Ｓｉ
膜４２をＣＶＤ法で全面に堆積させる。そして、これら
の多結晶Ｓｉ膜４２と誘電体膜４１とをプレート電極の
パターンに加工して、メモリセルを構成するキャパシタ
４３を完成させる。そして更に、Ｗ膜やＡｌ膜等から成
る金属配線や表面保護膜等を形成して、このビット線シ
ールド型の積層キャパシタ型ＤＲＡＭを完成させる。
体膜４１を全面に形成し、リンをドープした多結晶Ｓｉ
膜４２をＣＶＤ法で全面に堆積させる。そして、これら
の多結晶Ｓｉ膜４２と誘電体膜４１とをプレート電極の
パターンに加工して、メモリセルを構成するキャパシタ
４３を完成させる。そして更に、Ｗ膜やＡｌ膜等から成
る金属配線や表面保護膜等を形成して、このビット線シ
ールド型の積層キャパシタ型ＤＲＡＭを完成させる。
【００２７】
【発明の効果】請求項１の半導体記憶装置の製造方法で
は、記憶ノード電極用のコンタクト孔を開孔するための
マスクが不要であるので、少ない工程で半導体記憶装置
を製造することができる。しかも、メモリセルの平面的
な面積の割にメモリセル容量を増大させることができる
ので、微細で集積度の高い半導体記憶装置を製造するこ
とができる。
は、記憶ノード電極用のコンタクト孔を開孔するための
マスクが不要であるので、少ない工程で半導体記憶装置
を製造することができる。しかも、メモリセルの平面的
な面積の割にメモリセル容量を増大させることができる
ので、微細で集積度の高い半導体記憶装置を製造するこ
とができる。
【００２８】請求項２の半導体記憶装置の製造方法で
は、ビット線シールド型であっても素子活性領域とビッ
ト線とを互いに平行にパターニングすることができるの
で、メモリセルの平面的な面積を更に縮小して、更に微
細で集積度の高い半導体記憶装置を製造することができ
る。
は、ビット線シールド型であっても素子活性領域とビッ
ト線とを互いに平行にパターニングすることができるの
で、メモリセルの平面的な面積を更に縮小して、更に微
細で集積度の高い半導体記憶装置を製造することができ
る。
【００２９】請求項３の半導体記憶装置の製造方法で
は、メモリセルの平面的な面積の割にメモリセル容量を
十分に増大させることができるので、十分に微細で集積
度の高い半導体記憶装置を製造することができる。
は、メモリセルの平面的な面積の割にメモリセル容量を
十分に増大させることができるので、十分に微細で集積
度の高い半導体記憶装置を製造することができる。
【図１】本願の発明の一実施例の前半の製造工程にある
ビット線シールド型の積層キャパシタ型ＤＲＡＭを順次
に示しており、図３のＡ−Ａ線に沿う位置における側断
面図である。
ビット線シールド型の積層キャパシタ型ＤＲＡＭを順次
に示しており、図３のＡ−Ａ線に沿う位置における側断
面図である。
【図２】一実施例の後半の製造工程にあるＤＲＡＭを順
次に示しており、図３のＡ−Ａ線に沿う位置における側
断面図である。
次に示しており、図３のＡ−Ａ線に沿う位置における側
断面図である。
【図３】一実施例で製造したＤＲＡＭの平面図である。
１５ 拡散層 １６ 拡散層 １７ トランジスタ ２２ 多結晶Ｓｉ膜 ２５ コンタクト孔 ２７ 多結晶Ｓｉ膜 ３２ Ｗ−ポリサイド膜 ３３ 層間絶縁膜 ３４ 多結晶Ｓｉ膜 ３５ ＳｉＯ2 膜 ３６ コンタクト孔 ３７ 多結晶Ｓｉ膜 ４３ キャパシタ
Claims (3)
- 【請求項１】 トランジスタの一方の拡散層にコンタク
ト孔を介して記憶ノード電極が電気的に接続されている
キャパシタと前記トランジスタとでメモリセルが構成さ
れている半導体記憶装置の製造方法において、 ビット線をこのビット線上の第１の絶縁膜及びこの第１
の絶縁膜上の第１の導電膜と同一のパターンで形成する
工程と、 前記パターンの側壁として第２の絶縁膜を形成すると同
時に、この第２の絶縁膜に囲まれている前記コンタクト
孔を開孔する工程と、 前記コンタクト孔と前記第１の導電膜とを第２の導電膜
で覆い、この第２の導電膜と前記第１の導電膜とで前記
記憶ノード電極を形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。 - 【請求項２】 前記トランジスタの他方の拡散層と前記
ビット線とを第３の導電膜を介して電気的に接続するこ
とを特徴とする請求項１記載の半導体記憶装置の製造方
法。 - 【請求項３】 前記第１の導電膜の膜厚を５００ｎｍ以
上にすることを特徴とする請求項１記載の半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17158792A JP3200974B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17158792A JP3200974B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343636A true JPH05343636A (ja) | 1993-12-24 |
| JP3200974B2 JP3200974B2 (ja) | 2001-08-20 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP17158792A Expired - Fee Related JP3200974B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200974B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260442A (ja) * | 1992-11-27 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6087710A (en) * | 1996-01-26 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having self-aligned contacts |
| US6127734A (en) * | 1995-08-25 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a contact hole of varying width thru multiple insulating layers |
| KR100363091B1 (ko) * | 2000-06-27 | 2002-11-30 | 삼성전자 주식회사 | 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법 |
| KR100421051B1 (ko) * | 2001-12-15 | 2004-03-04 | 삼성전자주식회사 | 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자 |
| KR100411232B1 (ko) * | 1996-12-30 | 2005-09-30 | 주식회사 하이닉스반도체 | 반도체 장치의 트랜지스터 제조방법 |
| KR100520638B1 (ko) * | 1998-10-13 | 2005-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법_ |
-
1992
- 1992-06-05 JP JP17158792A patent/JP3200974B2/ja not_active Expired - Fee Related
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| US6268278B1 (en) | 1996-01-26 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing process thereof |
| US6573171B2 (en) | 1996-01-26 | 2003-06-03 | Mitsubishi Electric Corp | Semiconductor device and manufacturing process thereof |
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| JP3200974B2 (ja) | 2001-08-20 |
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