JPH04167559A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、１トランジスタ・ｌキャパシタ構造のメモリ
セルを備えた半導体記憶装置に関し、特に、キャパシタ
の構造にかかる。

（ロ）従来の技術 １トランジスタ・１キャパシタ構造のメモリセルを備え
た半導体記憶装置、所謂ＤＲＡＭにおいては、その高集
積化の伴い、キャパシタに対して小型化と十分な容量を
得ることとが要求されてくる。

このための対策としては、日経エレクトロニクス１９８
６．７．１４　（ｎｏ、３９９）の［溝型トランジスタ
・セルを使った４Ｍビット周辺ＣＭＯＳダイナミックＲ
ＡＭの試作」に見られるように、 ■半導体基板上に形成したトランジスタに一部重なるよ
うにして、キャパシタを積み重ねて形成したスタック型
構造、 ■半導体基板上に形成したトランジスタに隣接して、溝
構造のキャパシタを形成したトレンチ型構造、 がある。

（ハ）発明が解決しようとする課題 しかし乍ら、従来のスタック型構造では、トランジスタ
の一部に重なるようにキャパシタを形成したことによる
キャパシタの曲がりによって、容量が大きくなるように
しているものの、十分な容量を確保しながらの小面積化
に限界がある。

一方、トレンチ型構造にあっては、基板に溝を形成する
工程で、基板の汚染や欠陥を招く恐れがあり、また微細
な溝の下部に沿ってキャパシタ電極を構成するのに複雑
な工程を必要とする。

本発明は、キャパシタの小型化を図りながらも十分な容
量を確保し、また簡単に形成できるようにすることを目
的とするものである。

（ニ）課題を解決するための手段 本発明は、従来のスタック型構造のキャパシタの構造を
より発展させたものであり、キャパシタが、少なくとも
一側面が開放された棚状構造をなし、上記トランジスタ
に電気的に接続されたストレージノードと、このストレ
ージノードとの間に誘電体膜を挟んで、このストレージ
ノードの棚状構造の内部を充填し、かつ上記ストレージ
ノードを覆うセルプレートとから構成されたことを特徴
とする。

（ホ）作用 本発明のよれば、キャパシタ容量は、棚状構造のストレ
ージノードの内表面及び外表面の両方で確保され、小型
ながらも大きなキャパシタ容量となる。

（へ）実施例 第１図Ａ及びＢは、本発明の一実施例を示す平面図及び
そのＢ−Ｂ線断面図であり、平面図は２つのメモリセル
を示している。

ｐ型シリコン基板１上に、ｎ“型拡散層から成るドレイ
ン領域２、ソース領域３と、ゲート酸化膜４を挟んでシ
リコン基板１上に形成された多結晶シリコンのゲート電
極５（このゲート電極はワード線でもある）とからなる
ＭＯＳ）ランジスタロが形成されている。

ＭＯＳ）ランジスタロは、シリコン酸化膜７にて覆われ
、また、ＭＯＳ）ランジスタロの右側には、フィールド
酸化膜８が形成される。そして、シリコン酸化膜７及び
フィールド酸化膜８との間に、ソース領域３を露出する
コンタクト部９が形成されている。尚、シリコン酸化膜
７及びフィールド酸化膜８の表面は、シリコン窒化膜１
０にて覆われている。

多結晶シリコンからなり、二側面が開放されると共に一
段の棚を有する棚状構造のストレージノード１１と、ス
トレージノード１１との間に誘電体膜であるキャパシタ
酸化膜１２を挟んで、このストレージノード１１の棚状
構造の内部を充填し、かつストレージノード１１を覆う
セルプレート１３とから構成されるキャパシタ１４が、
シリコン酸化膜７及びフィールド酸化膜８に跨るように
形成されている。尚、ストレージノード１１は、コンタ
クト部９内の接続電極１５を介して、ＭＯＳ）ランジス
タロのソース領域３に電気的に接続されている。

更に、キャパシタ１４を覆うように、保護シリコン酸化
膜１６が形成されると共に、保護シリコン酸化膜１６を
貫通してＭＯＳトランジスタ６のドレイン領域２に、Ａ
Ｉからなるビット線１７が電気的に接続されている。

以上の構成によれば、キャパシタ１４において、キャパ
シタ容量は、ストレージノード１１の内表面゛及び外表
面にて確保され、小型ながらも大きなキャパシタ容量を
得ることができる。

第２図Ａ乃至Ｆは、本発明の半導体記憶装置の製造工程
を工程順に示す断面図である。

第２図Ａにおいて、シリコン基板１上に、ＭＯＳトラン
ジスタ６、シリコン酸化膜７、フィールド酸化膜８、及
びコンタクト部９が形成されている。

第２図Ｂにおいて、コンタクト部９内に、多結晶シリコ
ンからなる接続電極１５が埋め込み形成されると共に、
シリコン酸化膜７及びフィールド酸化膜８の表面に、シ
リコン窒化膜１０が形成される。

第２図Ｃにおいて、シリコン酸化膜７及びフィールド酸
化膜８に跨って、これら両酸化膜７．８及び接続電極１
５上に、第１多結晶シリコン層１９、第１シリコン酸化
膜層２０、第２多結晶シリコン層２１及び第２シリコン
酸化膜層２２が、この順に積層形成される。

第２図りにおいて、第１多結晶シリコン層１９、第１シ
リコン酸化膜層２０、第２多結晶シリコン層２１及び第
２シリコン酸化膜層２２からなる積層体を含んでシリコ
ン窒化膜１０上に、第３多結晶シリコン層２３が形成さ
れる。

第２図Ｅにおいて、まず、上記積層体の二側面（紙面に
垂直方向）を露出してこの積層体を覆うように、第３多
結晶シリコン層２３がパターニングされる。続いて、フ
ッ酸水溶液を用いて、第１シリコン酸化膜層２０及び第
２シリコン酸化膜層２２が、エツチング除去される。

その結果、二側面が開放し、−段の棚を有する棚状構造
のストレージノード１１が、形成される。

第２図Ｆにおいて、熱酸化法により、ストレージノード
１１の内表面及び外表面に、キャパシタ酸化膜１２が形
成される。

その後、ＣＶＤ法により、棚状構造のストレージノード
１１の内部に充填すると共に、ストレージノード１１を
覆うように、多結晶シリコンを堆積し、セルプレート１
３が形成される。

こうして、ストレージノード１１、キャパシタ酸化膜１
２及びセルプレート１３からなるキャパシタ１４が形成
される。

最後に、キャパシタ１４を覆うように、保護シリコン酸
化膜１６が形成されると共に、ＡＩからなるビット線１
７が、保護酸化膜１６を貫通してＭＯＳ）ランジスタロ
のドレイン領域２に電気的に接続されるように形成され
、第１図に示す半導体記憶装置が形成される。

尚、本実施例によれば、ストレージノード１１は、−段
の棚を有するものであるが、第２図Ｃの工程において積
層形成される多結晶シリコン層とシリコン酸化膜層との
積層数を増やすことにより、より多くの棚を備えるスト
レージノード１１を形成することができる。

（ト）発明の効果 本発明のよれば、ｌトランジスタ・１キャパシタ構造の
メモリセルを備えた半導体記憶装置において、上記キャ
パシタは、少なくとも一側面が開放された棚状構造をな
し、上記トランジスタに電気的に接続されたストレージ
ノードと、このストレージノードとの間に誘電体膜を挟
んで、このストレージノードの棚状構造の内部を充填し
、かつ上記ストレージノードを覆うセルプレートとがら
構成されたことを特徴とするので、棚状構造のストレー
ジノードの内部及び外部の両方にキャパシタを形成でき
、従って、小型がつ大容量のキャパシタを得ることがで
きるので、半導体記憶装置の高集積化が可能となる。

【図面の簡単な説明】

第１図Ａ及びＢは、本発明の一実施例を示す平面図及び
断面図、第２図Ａ乃至Ｆは、本発明の一実施例装置の製
造工程を工程順に示す断面図である。

Claims (1)

【特許請求の範囲】
1. （１）１トランジスタ・１キャパシタ構造のメモリセル
   を備えた半導体記憶装置において、上記キャパシタは、
   少なくとも一側面が開放された棚状構造をなし、上記ト
   ランジスタに電気的に接続されたストレージノードと、
   このストレージノードとの間に誘電体膜を挟んで、この
   ストレージノードの棚状構造の内部を充填し、かつ上記
   ストレージノードを覆うセルプレートとから構成された
   ことを特徴とする半導体記憶装置。