KR100189969B1 - 반도체 장치의 커패시터 제조방법 - Google Patents

반도체 장치의 커패시터 제조방법 Download PDF

Info

Publication number
KR100189969B1
KR100189969B1 KR1019950023535A KR19950023535A KR100189969B1 KR 100189969 B1 KR100189969 B1 KR 100189969B1 KR 1019950023535 A KR1019950023535 A KR 1019950023535A KR 19950023535 A KR19950023535 A KR 19950023535A KR 100189969 B1 KR100189969 B1 KR 100189969B1
Authority
KR
South Korea
Prior art keywords
spacer
photoresist pattern
insulating film
conductive layer
forming
Prior art date
Application number
KR1019950023535A
Other languages
English (en)
Other versions
KR970008605A (ko
Inventor
최진기
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019950023535A priority Critical patent/KR100189969B1/ko
Publication of KR970008605A publication Critical patent/KR970008605A/ko
Application granted granted Critical
Publication of KR100189969B1 publication Critical patent/KR100189969B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

계단 모양의 스토리지 전극을 가지는 반도체 장치의 커패시터 제조방법에 관하여 개시한다. 본 발명은 스토리지 전극을 식각하기 위한 마스크로 사용하는 포토레지스트 패턴의 측벽에 형성된 스페이서로 상기 스토리지 전극의 일부분만을 식각하여, 계단 모양의 스토리지 전극을 가지는 커패시터를 형성한다. 따라서, 상기 스토리지 전극을 식각하는 동안 상기 스페이서는 마스크로서 충분히 견디어 종래의 경우와 달리 상기 스토리지 전극의 모서리가 이상 식각되는 문제가 발생하지 않는다.

Description

반도체 장치의 커패시터 제조방법
제1a도 내지 제1d도는 스토리지 전극 사이의 간격을 좁히는 종래의 커패시터 제조방법을 보여주는 단면도.
제2a도 내지 제2d도는 본 발명의 제1 실시예에 따라 계단 모양의 스토리지 전극을 가지는 반도체 장치의 커패시터 제조방법을 보여주는 단면도.
제3a도 및 제3b도는 본 발명의 제2 실시예에 따라 계단 모양의 스토리지 전극을 가지는 커패시터의 제조방법을 보여주는 단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 33 : 제1 절연막
35 : 식각 저지층 37 : 제2 절연막
39 : 접촉창 41 : 도전층
43 : 포토레지스트 패턴 45 : 제1 스페이서
47 : 제2 스페이서 49, 49a : 스토리지 전극
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 계단 모양의 스토리지 전극을 가지는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.
반도체 제조 기술의 발달과 응용 분야의 확장에 따라 대용량의 반도체 메모리 장치의 개발이 진척되고 있으며, 반도체 장치의 고집적화에 따라 단의 메모리 셸의 면적은 감소하고 셸 정전 용량도 감소하고 있다. 특히 정보의 저장 수단으로 커패시터를 사용하고 이에 연결된 제어 가능한 신호 전달의 수단인 스위칭 트랜지스터로 구성된 DRAM(Dynamic Random Access Memory, 이하 'DRAM'으로 부른다)에 있어서, 단의 메모리 셀의 면적 감소에 따라서 커패시터의 정전 용량이 줄어들어 메모리 셸의 독출(readout) 능력을 저하시키고 소프트 에러를 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 정전용량을 증가시켜야 한다.
메모리 셀에서 커패시터의 기본 구조는 스토리지(storage) 전극과 유전체막 그리고 플레이트(plate) 전극으로 구성된다. 작은 면적 내에서보다 큰 정전 용량을 얻기 위해서, 유전체막의 두께를 얇게 하거나, 3차원적인 커패시터 구조를 통하여 유효 면적을 증가시키거나, 유전율이 큰 물질을 사용하는 방법 등이 다각도에서 연구되어 왔다.
첫째로 유전체막의 두께를 얇게 하는 방법의 제한 조건은 유전체막의 누설 전류와 파괴 전압으로, 주어진 유전체막의 두께에서, 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전체가 된다. 그러나 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하되므로 반도체 메모리 장치에 적용하기 어렵다.
둘째로 커패시터의 유효 면적을 증가시키기 위하여 3차원 구조를 이용하여 스토리지 전극의 표면적을 증가시키는 방법이 사용되어 왔으나, 반도체 장치의 고집적화에 따라 점점 구조가 복잡해져서 제조방법이 어려워지고 있다.
셋째 방법은 높은 유전율을 가지는 물질을 커패시터의 유전체막으로 사용하는 것으로 좁은 면적에서 충분한 정전 용량을 확보하고, 유전체막의 두께를 충분히 크게 할 수 있다는 장점을 가지고 있다. 높은 유전율을 가지는 유전체로는 삼산화 티타스트론튬(SrTiO3), 삼산화 티타스트론튬 바륨((BaSr)TiO3), 탄탈륨 산화막(Ta2O5) 등이 있다. 특히 큰 애스펙트 비(aspect ratio)를 갖는 3차원 메모리 셀 구조에 있어서, 우수한 피복 특성을 가지는 탄탈륨 산화막을 DRAM의 커패시터에 실용화시키기 위한 노력이 계속되고 있다.
최근의 DRAM의 고집적화가 심화됨에 따라 커패시터의 유효 면적을 증가시키기 위하여 스토리지 전극의 표면적을 가능한 크게 만든다.
그리고, 스토리지 전극의 면적을 가능한 크게 하기 위하여 스토리지 전극용 도전층의 두께를 두껍게 형성하고, 스토리지 전극의 크기를 가능 넓게 형성하는 방법도 이용한다. 그런데, 스토리지 전극을 가능한 넓게 형성하기 위하여 스토리지 전극 사이의 간격을 좁혀야 하는데, 자외선을 이용한 사진 묘화 공정의 제한으로 상기 스토리지 전극 사이의 간격을 좁히는 것은 한계가 있다. 이러한 한계를 극복하기 위하여 포토레지스트 패턴의 측벽에 스페이서를 형성하는 방법이 고안되었다.
이하, 종래의 방법으로 스토리지 전극 사이의 간격을 좁히는 방법에 대하여 설명한다.
제1a도 내지 제1d도는 스토리지 전극 사이의 간격을 좁히는 종래의 커패시터 제조방법을 보여주는 단면도들이다.
제1a도는 제2 절연막(7)·식각 저지층(5) 및 제1 절연막(3)에 반도체 기판(1)의 표면을 대기 중에 노출하는 접촉장(9)을 형성하는 단계를 나타낸다. 상세하게, 반도체 기판(1) 위에 제1 절연막(3)을 증착하고, 상기 제1 절연막(3) 위에 식각 저지층(5)을 증착한다. 이때, 상기 제1 절연막(3)은 층간 절연막으로서 실리콘 산화막으로 형성하고, 상기 층간 절연막을 보호하기 위하여 상기 식각 저지층(5)은 실리콘 질화막 또는 SiON 막으로 형성한다. 이어서, 상기 식각 저지층(5) 위에 제2 절연막(7)을 증착하고, 사진 식각 공정을 이용하여 상기 제2 절연막(7)·상기 식각 저지층(5), 및 상기 제1 절연막(3)을 관통하여 상기 반도체 기판(1)의 표면을 대기 중에 노출하는 접촉창(9)을 형성한다.
그리고, 상기 제2 절연막(7)은 고온 산학막으로 형성한다.
제1b도는 상기 접촉창(9)을 통하여 상기 반도체 기판(1)에 전기적으로 연결되는 도전층(11)을 상기 제2 절연막(7) 위에 형성하고, 상기 도전층(1l)의 위에 스토리지 전극용 포토레지스트 패턴(13)을 형성하는 단계를 나타낸다. 이때, 상기 도전층(11)은 불순물이 포함된 다결정 실리콘막이다.
제1c도는 상기 포토레지스트 패턴(13)의 측벽에 스페이서(15)를 형성하는 단계를 나타낸다. 상세하게, 상기 포토레지스트 패턴(13) 사이의 거리에 의하여 형성될 스토리지 전극 사이의 간격이 결정되는데, 자외선을 광원으로 사용하는 현재의 사진 묘화 공정으로는 상기 포토레지스트 패턴(13) 사이의 거리를 충분히 줄일 수 없다. 그러나, 상기 포토레지스트 패턴(13)의 측벽에 스페이서(15)를 형성하고, 상기 포토레지스트 패턴(13) 및 상기 스페이서(15)를 마스크로 상기 도전층(11)을 식각하면 스토리지 전극 사이의 간격을 충분히 감소시킬 수 있다. 이때, 상기 스페이서는 실리콘 산화막 또는 중합체(polymer)로 형성한다.
제1d도는 스토리지 전극(17)을 형성하는 단계를 나타낸다.
상세하게, 상기 포토레지스트 패턴(13) 및 상기 스페이서(15)를 마스크로 상기 도전층(11)을 식각하고, 상기 포토레지스트 패턴(13) 및 상기 스페이서(15)를 제거한다. 이어서, 상기 제2 절연막(7)을 제거하여 스토리지 전극(17)을 형성한다. 다음에, 상기 스토리지 전극(17)의 표면에 유전체막 및 플레이트 전극을 형성하면 반도체 장치의 커패시터가 완성된다.
종래의 방법에 의해서 상기 스토리지 전극 사이의 간격을 사진 묘화 공정의 한계 보다 더 작게 만들 수 있다. 종래의 방법에서 상기 포토레지스트 패턴의 측벽에 형성한 상기 스페이서를 산화막으로 만드는 경우에 상기 포토레지스트 패턴 위에 실리콘 산화막을 형성하고, 상기 실리콘 산화막을 식각하여 상기 스페이서를 형성한다. 그러나, 상기 실리콘 산화막을 형성하는 온도에서 상기 포토레지스트 패턴이 떨어져 나가는 문제가 발생하여, 상기 포토레지스트 패턴의 변형 없이 상기 포토레지스트 패턴 위에 실리콘 산화막을 형성하는 것이 어렵다.
또한, 상기 스페이서를 중합체로 형성하는 경우에는 플라즈마(plasma)를 이용하면 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하는 것이 용이하지만, 상기 도전층의 식각에 대하여 상기 중합체의 선택비가 충분히 크지 않기 때문에 상기 도전층을 식각하는 동안 상기 스페이서 아래의 상기 도전층이 일부 식각되어 스토리지 전극의 모서리에 결함이 형성된다. 그리고, 이 결함에 의하여 커패시터의 누설 전류가 증가하고, 상기 커패시터에 실패(fail)를 유발한다.
따라서, 본 발명의 목적은 상기 문제를 해결하기 위하여 계단형 스토리지 전극을 가지는 반도체 장치의 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 장치의 커패시터에 적합한 조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 스토리지 전극·유전체막 및 플레이트 전극을 구비하는 반도체 장치의 커패시터 제조방법에 있어서, 상기 스토리지 전극을 형성하는 방법은, 반도체 기판에 제1 절연막을 증착하는 단계, 상기 제1 절연막 위에 식각 저지층을 증착하는 단계, 상기 식각 저지층 위에 제2 절연막을 증착하는 단계, 사진 식각 공정을 이용하여 상기 제2 절연막·상기 식각 저지층 및 상기 제1 절연막을 관통하여 상기 반도체 기판의 표면을 대기 중에 노출하는 접촉창을 형성하는 단계, 상기 접촉창을 통하여 상기 반도체 기판에 접촉하는 도전층을 상기 제2 절연막 위에 형성하는 단계, 상기 도전층의 위에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 도전층을 제1 두께만큼 식각하는 단계, 상기 포토레지스트 패턴의 측벽에 플라즈마를 이용하여 형성되는 중합체로 이루어지는 스페이서를 형성하는 단계, 상기 포토레지스트 패턴 및 상기 스페이서를 마스크로 상기 도선층 나머지를 식각하는 단계, 상기 포토레지스트 패턴 및 상기 스페이서를 제거하는 단계, 및 상기 제2 절연막을제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 식각 저지층은 SiON막 또는 실리콘질화막으로 형성하고, 상기 도전층은 불순물을 포함하는 다결정 실리콘막으로 증착한다. 또한, 상기 제1 두께는 1000 내지 3000 Å인 것이 바람직하다. 또한, 상기 제2 절연막의 제거는 습식 식각 방법으로 실시한다.
또한 본 발명은, 스토리지 전극·유전체막 및 플레이트 전극을·구비하는 반도체 장치의 커패시터 제조방법에 있어서, 상기 스토리지 전극을 형성하는 방법은, 반도체 기판에 제1 절연막을 증착하는 단계, 상기 제1 절연막 위에 식각 저지층을 증착하는 단계, 상기 식각 저지층 위에 제2 절연막을 증착하는 단계, 사진 식각 공정을 이용하여 상기 제2 절연막·상기 식각 저지층 및 상기 제1 절연막을 관통하여 상기 반도체 기판의 표면을 대기 중에 노출하는 접촉창을 형성하는 단계, 상기 접촉창을 통하여 상기 반도체 기판에 접촉하는 도전층을 상기 제2 절연막 위에 형성하는 단계, 상기 도전층의 위에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 도전층을 제1 두께만큼 식각하는 단계, 상기 포토레지스트 패턴의 측멱에 플라즈마를 이용하여 형성되는 이루어지는 제1 스페이서를 형성하는 단계, 상기 포토레지스트 패턴 및 상기 제1 스페이서를 마스크로 상기 도전층을 제2 두께만큼 식각하는 단계, 상기 제1 스페이서의 측벽에 플라즈마를 이용하여 형성되는 중합체로 이루어지는 제2 스페이서를 형성하는 단계, 상기 포토레지스트 패턴 및 상기 제2 스페이서를 마스크로 상기 도전층의 나머지를 식각하는 단계, 상기 포토레지스트 패턴·상기 제1 스페이서 및 상기 제2 스페이서를 제거하는 단계, 및 상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 식각 저지층은 SiON 막 또는 실리콘 질화막으로 형성하고, 상기 도전층은 불순물을 포함하는 다결정 실리콘막으로 증착한다. 또한, 상기 제1 두께 및 제2 두께는 1000 내지 3000 Å 인 것이 바람직하다. 또한,상기 제2 절연막의 제거는 습식 식각 방법으로 실시한다.
본 발명에서 계단 모양을 가지는 상기 스토리지 전극을 식각하기 위하여 사용한 상기 상기 포토레지스트 패턴의 측벽에 형성된 상기 제1 스페이서 및 상기 제2 스페이서는 상기 도전층의 일부분만을 식각하기 위한 마스크로 사용하기 때문에, 상기 제1 스페이서 및 상기 제2 스페이서는 상기 도전층을 식각하는 동안 마스크로서 충분히 견디어 종래의 경우와 달리 상기 스토리지 전극의 모서리가 식각되는 문제가 발생하지 않는다.
또한 상기 포토레지스트 패턴의 측벽에 상기 제1 스페이서 및 상기 제2 스페이서가 형성되어 상기 스토리지 전극 사이의 간격을 종래의 기술에 비하여 좀 더 작게 만들 수 있고, 상기 스토리지 전극 사이의 간격을 종래의 경우와 동일하게 만들 경우에는 상기 포토레지스트 패턴 사이의 간격을 좀 더 크게 형성할 수 있어 사진 묘화 공정이 용이한 장점이 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
실시예 1
제2a도 내지 제2d는 본 발명의 제1 실시예에 따라 계단 모양의 스토리지 즌극을 가지는 반도체 장치의 커패시터 제조방법을 보여주는 단면도들이다.
제2a도는 제2 절연막(37)·식각 저지층(35)·및 제1 절연막(33)에 반도체 기판(31)의 표면을 대기 중에 노출하는 접촉창(39)을 형성하는 단계를 나타낸다. 상세하게, 반도체 기판(31) 위에 제1 절연막(33)을 증착하고, 상기 상기 제1 절연막(33) 위 에 식각 저지층(35)을 증착한다. 이때, 상기 제1 절연막(33)은 층간 절연막으로서 실리콘 산화막으로 형성하고, 상기 층간 절연막을 보호하기 위하여 상기 식각 저지층(35)은 SiON 막으로 형성하는 것이 실리콘 질화막으로 형성하는 것 보다 응력의 관점에서 유리하다. 이어서, 상기 식각 저지층(35) 위에 제2 절연막(37)을 증착하고, 사진 식각 공정을 이용하여 상기 제2 절연막(37)·상기 식각 저지층(35) 및 상기 제1 절연막(33)을 관통하여 상기 반도체 기판(31)의 표면을 대기 중에 노출하는 접촉창(39)을 형성한다. 그리고, 상기 제2 절연막(37)은 고온 산화막으로 형성한다.
제2b도는 상기 접촉창(39)을 통하여 상기 반도체 기판(31)에 전기적으로 연결되는 도전층(41)을 상기 제2 절연막(37) 위에 형성하고, 상기 도전층(41)의 위에 스토리지 전극을 위한 포토레지스트 패턴(43)을 형성하는 단계를 나타낸다. 이때, 상기 도전층(41)을 불순물이 포함된 다결정 실리콘막으로 형성한다.
제2c도는 상기 도전층(41)을 일부분 식각하고, 제1 스페이서(45)를 형성하는 단계를 나타낸다. 상세하게, 상기 포토레지스트 패턴(43)을 마스크로 상기 도전층(41)을 제1 두께만큼 식각한다. 이때, 상기 제1 두께는 1000 내지 3000 Å으로 한다. 이어서, 상기 포토레지스트 패턴(43)의 측벽 및 상기 도전층(41)의 식각된 측벽에 제1 스페이서(45)를 형성한다. 그리고, 상기 제1스페이서(45)는 중합체(polymer)로 형성하고, 건식 식각 장비에서 플라즈마를 이용하면 상기 포토레지스트 패턴(43)의 측벽 및 상기 도전층(41)의 식각된 측벽에 제1 스페이서(45)를 용이하게 중합체로 형성할 수 있다.
제2d도는 스토리지 전극(49)을 형성하는 단계를 나타낸다. 상세하게, 상기 포토레지스트 패턴(43) 및 상기 제1 스페이서(45)를 마스크로 상기 도전층(41)을 모두 식각하고, 상기 포토레지스트 패턴(43) 및 상기 제1 스페이서(45)를 제거한다. 이어서, 상기 제2 절연막(37)을 제거하여 계단 모양의 스토리지 전극(49)을 형성하고 , 상기스토리지 전극(49)의 표면에 유전체막 및 플레이트 전극을 형성하면 반도체 장치의 커패시터가 완성된다.
본 발명의 상기 제1 실시예에서 계단 모양을 가지는 상기 스토리지 전극을 식각하기 위하여 사용한 상기 포토레지스트 패턴의 측벽에 형성된 상기 제1 스페이서는 상기 도전층 일부분만을 식각하기 위한 마스크로 사용하기 때문에, 상기 제1 스페이서는 상기 도전층을 식각하는 동안 마스크로서 충분히 견디어 종래의 경우와 달리 상기 스토리지 전극의 모서리가 식각되는 문제가 발생하지 않는다. 따라서, 상기 스토리지 전극의 모서리에서 커패시터의 누설 전류가 증가하는 것을 방지한다.
실시예 2
제3a도 및 제3b도는 본 발명의 제2 실시예에 따라 계단 모양의 스토리지 전극을 가지는 커패시터의 제조방법을 보여주는 단면도들이다.
먼저 본 발명의 상기 제1 실시예에서 제2a도 내지 제2c도까지의 단계를 실시한다.
제3a도는 상기 도전층(41)을 추가 식각하고, 제2 스페이서(47)를 형성하는 단계를 나타낸다. 상세하게, 상기 제1 실시예에서 제2a도 내지 제2c까지의 단계를 실시한 후에 상기 포토레지스트 패턴(43) 및 상기 제l 스페이서(45)를 마스크로 상기 도전층(4l)을 제2 두께만큼 추가 식각한다. 이때, 상기 제2 두께는 1000 내지 3000 Å으로 한다. 이어서, 상기 제1 스페이서(45)의 측벽 및 상기 도전충(41)의 추가 식각된 측벽에 제2 스페이서(47)를 형성한다. 그리고, 상기 제2 스페이서(47)도 상기 제1스페이서(45)와 동일한 방법으로 형성할 수 있다.
제3b도는 계단 모양의 스토리지 전극(49a)을 형성하는 단계를 나타낸다. 상기 포토레지스트 패턴(43) 및 상기 제2 스페이서(47)를 마스크로 상기 도전층(41)의 나머지 두께를 모두 식각하고, 상기 포토레지스트 패턴(43)·상기 제1 스페이서(45) 및 상기 제2 스페이서(47)를 제거한다. 이어서, 상기 제2 절연막(37)을 제거하여 계단 모양의 스토리지 전극(49a)을 형성한다. 다음에, 상기 스토리지 전극(49a)의 표면에 유전체막 및 플레이트 전극을 형성하면 반도체 장치의 커패시터가 완성된다.
본 발명에서 계단 모양을 가지는 상기 스토리지 전극을 식각하기 위하여 사용한 상기 포토레지스트 패턴의 측벽에 형성된 상기 제1 스페이서 및 상기 제2 스페이서는 상기 도전층의 일부분만을 식각하기 위한 마스크로 사용하기 때문에, 상기 제1 스페이서 및 상기 제2 스페이서는 상기 도전층을 식각하는 동안 마스크로서 충분히 견디어 종래의 경우와 달리 상기 스토리지 전극의 모서리가 식각되는 문제가 발생하지 않는다. 따라서, 상기 스토리지 전극의 모서리에서 커패시터의 누설 전류가 증가하는 것을 방지한다.
또한, 상기 포토레지스트 패턴의 측멱에 상기 제1 스페이서 및 상기 제2 스페이서가 형성되어 상기 스토리지 전극 사이의 간격을 종래의 기술이 비하여 좀 더 작게 만들 수 있고, 상기 스토리지 전극 사이의 간격을 종래의 경우와 동일하게 만들 경우에는 상기 포토레지스트 패턴 사이의 간격을 좀 더 크게 형성할 수 있어 사진 묘화 공정이 용이한 장점이 있다.
또한, 본 발명에 의해서 형성된 반도체 장치의 커패시터 위에 절연층을 매개로 금속 배선이 있을 경우에 상기 커패시터의 모서리에 종래의 경우에 비하여 더 두꺼운 상기 절연층을 형성할 수 있어서 상기 금속 배선과 플레이트 전극 사이의 단락(short)을 방지하는 여유를 증가시키는 부수적인 효과도 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (10)

  1. 스토리지 전극·유전체막 및 플레이트 전극을 구비하는 반도체 장치의 커패시터 제조방법에 있어서, 상기 스토리지 전극을 형성하는 방법은, 반도체 기판에 제1 절연막을 증착하는 단계, 상기 제1 절연막 위에 식각 저지층을 증착하는 단계, 상기 식각 저지층 위에 제2 절연막을 증착하는 단계, 사진 식각 공정을 이용하여 상기 제2 절연막·상기 식각 저지층 및 상기 제1 절연막을 관통하여 상기 반도체 기판의 표면을 대기 중에 노출하는 접촉창을 형성하는 단계, 상기 접촉창을 통하여 상기 반도체 기판에 접촉하는 도전층을 상기 제2 절연막 위에 형성하는 단계, 상기 도전층의 위에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 도전층을 제1두께만큼 식각하는 단계, 상기 포토레지스트 패턴의 측벽에 플라즈마를 이용하여 형성되는 중합체로 이루어지는 스페이서를 형성하는 단계, 상기 포토레지스트 패턴 및 상기 스페이서를 마스크로 상기 도전층의 나머지를 식각하는 단계, 상기 포토레지스트 패턴 및 상기 스페이서를 제거하는 단계, 및 상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 식각 저지층은 SiON 막 또는 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 도전층은 불순물을 포함하는 다결정실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 제1 두께는 1000 내지 3000 Å 인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  5. 제1항에 있어서, 상기 제2 절연막의 제거는 습식 식각 방법으로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  6. 스토리지 전극·유전체막 및 플레이트 전극을 구비하는 반도체 장치의 커패시터 제조방법에 있어서, 상기 스토리지 전극을 형성하는 방법은, 반도체 기판에 제1 절연막을 증착하는 단계, 상기 제1 절연막 위에 식각 저지층을 증착하는 단계, 상기 식각 저지층 위에 제2 절연막을 증착하는 단계, 사진 식각 공정을 이용하여 상기 제2 절연막·상기 식각 저지층 및 상기 제1 절연막을 관통하여 상기 반도체 기판의 표면을 대기 중에 노출하는 접촉창을 형성하는 단계, 상기 접촉창을 통하여 상기 반도체 기판에 접촉하는 도전층을 상기 제2 절연막 위에 형성하는 단계, 상기 도전층의 위에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 도전층을 제1 두께만큼 식각하는 단계, 상기 포토레지스트 패턴의 측벽에 플라즈마를 이용하여 형성되느 중합체로 이루어지는 제1 스페이서를 형성하는 단계, 상기 포토레지스트 패턴 및 상기 제1 스페이서를 마스크로 상기 도전층을 제2 두께만큼 식각하는 단계, 상기 제1 스페이서의 측벽에 플라즈마 이용하여 형성되는 중합체로 이루어지는 제2스페서를 형성하는 단계, 상기 포토레지스트 패턴 및 상기 제2 스페이서를 마스크로 상기 도전층의 나머지를 식각하는 단계, 상기 포토레지스트 패턴·상기 제1 스페이서 및 상기 제2 스페이서를 제거하는 단계, 및 상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  7. 제6항에 있어서, 상기 식각 저지층은 SiON 막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  8. 제6항에 있어서, 상기 도전층은 불순물을 포함하는 다결정 실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  9. 제6항에 있어서, 상기 제1두께 및 제2두께는 1000 내지 3000 Å인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  10. 제6항에 있어서, 상기 제2 절연막의 제거는 습식 식각 방법으로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
KR1019950023535A 1995-07-31 1995-07-31 반도체 장치의 커패시터 제조방법 KR100189969B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950023535A KR100189969B1 (ko) 1995-07-31 1995-07-31 반도체 장치의 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950023535A KR100189969B1 (ko) 1995-07-31 1995-07-31 반도체 장치의 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR970008605A KR970008605A (ko) 1997-02-24
KR100189969B1 true KR100189969B1 (ko) 1999-06-01

Family

ID=19422467

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950023535A KR100189969B1 (ko) 1995-07-31 1995-07-31 반도체 장치의 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100189969B1 (ko)

Also Published As

Publication number Publication date
KR970008605A (ko) 1997-02-24

Similar Documents

Publication Publication Date Title
US5677221A (en) Method of manufacture DRAM capacitor with reduced layout area
US5284787A (en) Method of making a semiconductor memory device having improved electrical characteristics
KR0154161B1 (ko) 반도체소자의 캐패시터 제조방법
US5821139A (en) Method for manufacturing a DRAM with increased electrode surface area
KR100255064B1 (ko) 반도체 기판상에 캐패시터를 형성하는 방법
US6716756B2 (en) Method for forming capacitor of semiconductor device
KR100259039B1 (ko) 반도체장치의커패시터제조방법
KR100189969B1 (ko) 반도체 장치의 커패시터 제조방법
KR100207466B1 (ko) 반도체 장치의 커패시터 제조방법
KR100278918B1 (ko) 반도체 소자의 캐패시터 제조방법
US6133090A (en) Method of fabricating cylindrical capacitor
US5932115A (en) Method of manufacturing a crown shape capacitor
KR100449179B1 (ko) 반도체소자의캐패시터제조방법
KR930010111B1 (ko) 고집적 반도체 메모리장치의 커패시터 제조방법
KR0146256B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100240588B1 (ko) 반도체 장치의 캐패시터 제조방법
KR0168334B1 (ko) Cob 구조를 구비한 dram 셀의 캐패시터 제조방법
KR0154160B1 (ko) 반도체소자의 전하보존전극 제조방법
KR0168402B1 (ko) 반도체 장치의 커패시터 제조방법
KR0140476B1 (ko) 반도체 소자의 저장전극 제조방법
KR100546275B1 (ko) 반도체 장치의 백금막 식각방법
KR0166036B1 (ko) 반도체 소자의 캐패시터 제조방법
KR960013644B1 (ko) 캐패시터 제조방법
KR0172252B1 (ko) 반도체 메모리 장치의 커패시터 형성방법
KR20040060129A (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061221

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee