JP2020061450A - 半導体装置の製造方法および半導体ウェハ - Google Patents

Abstract

【課題】第２領域と素子分離領域との境界に沿ってエッチング残渣が生じていないかを検知することができる半導体装置の製造方法を提供する。【解決手段】チップ形成領域およびスクライブ領域のそれぞれにおいて、第１ゲート配線および第２ゲート配線を形成する工程を有する半導体装置の製造方法。ここで、チップ形成領域では、第１ゲート配線および第２ゲート配線のそれぞれが、第２領域と、第１領域と第２領域との間に位置する素子分離領域との境界を横切るように、第１ゲート配線および第２ゲート配線のそれぞれを形成する。また、スクライブ領域では、第１ゲート配線および第２ゲート配線のそれぞれが第２領域と素子分離領域との境界を横切るように、第１ゲート配線および第２ゲート配線のそれぞれを形成する。【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体ウェハに関する。

特許文献１には、ＳＯＩ領域と、バルク領域と、ＳＯＩ領域とバルク領域との間に位置する素子分離領域とを備えたＳＯＩ（Silicon On Insulator）基板を有する半導体装置が開示されている。なお、ＳＯＩ領域は、支持基板、支持基板上に形成された絶縁層、および絶縁層上に形成された半導体層を有している。一方で、バルク領域においては、ＳＯＩ基板の絶縁層および半導体層は、除去されている。また、素子分離領域には、素子分離絶縁膜が形成されている。素子分離絶縁膜は、ＳＯＩ領域側に位置する部分（第１部分）と、バルク領域側に位置する部分（第２部分）とを有している。素子分離絶縁膜の第１部分の上面は、素子分離絶縁膜の第２部分の上面よりも高くなっている。さらに、バルク領域上には、ＭＩＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に含まれるゲート電極が形成されている。ゲート電極は、ポリシリコンをＳＯＩ基板上に成膜するとともに、成膜されたポリシリコンをエッチングでパターンニングすることにより形成される。ゲート電極の両脇には、ＭＩＳＦＥＴのソースおよびドレインが形成されている。

特開２０１７−２１２２６７号公報

素子分離絶縁膜の一部は、バルク領域上の絶縁層を除去する際のエッチングにより、バルク領域の上方に位置することがある。そのため、ゲート電極がバルク領域と素子分離領域との境界を横切るように形成される場合、バルク領域の上方に位置する素子分離絶縁膜の一部がゲート電極を構成する材料（ポリシリコン）をエッチングの際の庇となり、バルク領域と素子分離領域との境界に、ゲート電極を構成する材料が残存するおそれがある。このようなエッチング残渣は、互いに隣り合って配置されるゲート電極を短絡させる原因となる。

その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態に係る半導体装置の製造方法は、以下の（ａ）工程ないし（ｄ）工程を有している。

（ａ）半導体基材、半導体基材上に形成された絶縁層、および絶縁層上に形成された半導体層を有する基板を準備する工程。ここで、基板は、後に半導体チップとして取得されるチップ形成領域、および後に除去されるスクライブ領域を有している。

（ｂ）（ａ）工程の後、チップ形成領域およびスクライブ領域のそれぞれの第１領域内に位置する半導体層と、チップ形成領域およびスクライブ領域のそれぞれの第１領域内に位置する絶縁層とが除去されないよう、チップ形成領域およびスクライブ領域のそれぞれの第２領域内に位置する半導体層と、チップ形成領域およびスクライブ領域のそれぞれの第２領域内に位置する絶縁層とを除去する工程。ここで、第２領域内に位置する半導体層は、等方性のエッチング処理により除去され、第２領域内に位置する絶縁層は、ウェットエッチングにより除去される。

（ｃ）（ｂ）工程の後、チップ形成領域およびスクライブ領域のそれぞれにおいて、第１ゲート配線および第２ゲート配線を形成する工程。ここで、チップ形成領域では、第１ゲート配線および第２ゲート配線のそれぞれが、第２領域と、第１領域と第２領域との間に位置する素子分離領域との境界を横切るように、第１ゲート配線および第２ゲート配線のそれぞれを形成する。また、スクライブ領域では、第１ゲート配線および第２ゲート配線のそれぞれが第２領域と素子分離領域との境界を横切るように、第１ゲート配線および第２ゲート配線のそれぞれを形成する。

（ｄ）（ｃ）工程の後、チップ形成領域の第２領域内において、第１ゲート配線および第２ゲート配線のそれぞれの両脇に不純物を注入することで、第１ゲート配線を含む第１ＭＩＳＦＥＴのドレインとなる第１半導体領域、第１ＭＩＳＦＥＴのソースおよび第２ゲート配線を含む第２ＭＩＳＦＥＴのドレインとなる第２半導体領域、および第２ＭＩＳＦＥＴのソースとなる第３半導体領域を形成する工程。

一実施形態に係る半導体装置の製造方法によると、第２領域と素子分離領域との境界に沿ってエッチング残渣が生じていないかを検知することができる。

第１実施形態に係る半導体ウェハの基板ＳＵＢの上面図である。 第１実施形態に係る半導体ウェハの基板ＳＵＢのチップ形成領域ＣＨＲにおける模式的な上面図である。 図２のＩＩＩ−ＩＩＩにおける断面図である。 図２のＩＶ−ＩＶにおける断面図である。 第１実施形態に係る半導体ウェハの基板ＳＵＢのスクライブ領域ＳＣＲにおける模式的な上面図である。 図５のＶＩ−ＶＩにおける断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 基板準備工程Ｓ１ａでの第１実施形態に係る半導体ウェハの断面図である。 素子分離部形成工程Ｓ１ｂでの第１実施形態に係る半導体ウェハの断面図である。 除去工程Ｓ１ｃでの第１実施形態に係る半導体ウェハの断面図である。 第１イオン注入工程Ｓ１ｄでの第１実施形態に係る半導体ウェハの断面図である。 ゲート絶縁膜形成工程Ｓ１ｅでの第１実施形態に係る半導体ウェハの断面図である。 ゲート配線形成工程Ｓ１ｆでの第１実施形態に係る半導体ウェハの断面図である。 第２イオン注入工程Ｓ１ｇでの第１実施形態に係る半導体ウェハの断面図である。 サイドウォールスペーサ形成工程Ｓ１ｈでの第１実施形態に係る半導体ウェハの断面図である。 第３イオン注入工程Ｓ１ｉでの第１実施形態に係る半導体ウェハの断面図である。 第１層間絶縁膜形成工程Ｓ１ｊでの第１実施形態に係る半導体ウェハの断面図である。 コンタクトプラグ形成工程Ｓ１ｋでの第１実施形態に係る半導体ウェハの断面図である。 第２層間絶縁膜形成工程Ｓ１ｌでの第１実施形態に係る半導体ウェハの断面図である。 第２実施形態に係る半導体ウェハの基板ＳＵＢのチップ形成領域ＣＨＲにおける模式的な上面図である。 図２０のＸＸＩ−ＸＸＩにおける断面図である。 第２実施形態に係る半導体ウェハの基板ＳＵＢのスクライブ領域ＳＣＲにおける模式的な上面図である。 図２２のＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。 第３実施形態に係る半導体ウェハの基板ＳＵＢのスクライブ領域ＳＣＲにおける模式的な上面図である。 図２４のＸＸＶ−ＸＸＶにおける断面図である。

実施形態の詳細を、図面を参照しながら説明する。以下の図面においては、同一または相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。

（第１実施形態）
以下に、第１実施形態を説明する。

＜第１実施形態に係る半導体ウェハの構成＞
第１実施形態に係る半導体ウェハは、基板ＳＵＢを有している。基板ＳＵＢは、図１に示されるように、チップ形成領域ＣＨＲおよびスクライブ領域ＳＣＲを有している。

チップ形成領域ＣＨＲは、後述するダイシング工程Ｓ３を経ることにより半導体チップとして取得される領域である。第１実施形態に係る半導体ウェハは、複数のチップ形成領域ＣＨＲを有していてもよい。

スクライブ領域ＳＣＲは、後述するダイシング工程Ｓ３を経ることにより除去される領域である。スクライブ領域ＳＣＲは、互いに隣り合う２つのチップ形成領域ＣＨＲの間に位置している。

基板ＳＵＢは、半導体基材ＳＳＵＢ、絶縁層ＢＯＸ、および半導体層ＳＯＩを有している。絶縁層ＢＯＸは、半導体基材ＳＳＵＢ上に形成されている。半導体層ＳＯＩは、絶縁層ＢＯＸ上に形成されている。

半導体基材ＳＳＵＢは、例えば、単結晶シリコン（Ｓｉ）で構成されている。絶縁層ＢＯＸは、例えば、酸化シリコン（ＳｉＯ_２）膜で構成されている。半導体層ＳＯＩは、例えば、単結晶シリコン膜で構成されている。つまり、基板ＳＵＢは、ＳＯＩ基板である。

図２および図３に示されるように、基板ＳＵＢは、チップ形成領域ＣＨＲにおいて、ＳＯＩ領域Ｒ１ａと、バルク領域Ｒ２ａと、素子分離領域Ｒ３ａとを有している。ＳＯＩ領域Ｒ１ａは、半導体基材ＳＳＵＢ、絶縁層ＢＯＸ、および半導体層ＳＯＩで構成されている。バルク領域Ｒ２ａは、半導体基材ＳＳＵＢで構成されている。このことを別の観点からいえば、バルク領域Ｒ２ａにおいては、半導体基材ＳＳＵＢ上の絶縁層ＢＯＸおよび半導体層ＳＯＩは、除去されている。素子分離領域Ｒ３ａは、ＳＯＩ領域Ｒ１ａとバルク領域Ｒ２ａとの間に位置している。

バルク領域Ｒ２ａに位置する半導体基材ＳＳＵＢには、第１半導体領域ＤＩＦ１、第２半導体領域ＤＩＦ２、第３半導体領域ＤＩＦ３、および第４半導体領域ＤＩＦ４が形成されている。

第１半導体領域ＤＩＦ１〜第３半導体領域ＤＩＦ３は、バルク領域Ｒ２ａに位置する半導体基材ＳＳＵＢの表面に形成されている。第１半導体領域ＤＩＦ１は第２半導体領域ＤＩＦ２と離間して配置されており、第３半導体領域ＤＩＦ３は第２半導体領域ＤＩＦ２と離間して配置されている。第２半導体領域ＤＩＦ２は、第１半導体領域ＤＩＦ１と第３半導体領域ＤＩＦ３との間に位置している。

第４半導体領域ＤＩＦ４は、第１半導体領域ＤＩＦ１〜第３半導体領域ＤＩＦ３を取り囲むように、半導体基材ＳＳＵＢの表面に形成されている。以下においては、第１半導体領域ＤＩＦ１と第２半導体領域ＤＩＦ２との間にある第４半導体領域ＤＩＦ４を第１チャネル領域ということがあり、第２半導体領域ＤＩＦ２と第３半導体領域ＤＩＦ３との間にある第４半導体領域ＤＩＦ４を第２チャネル領域ということがある。

第１半導体領域ＤＩＦ１〜第３半導体領域ＤＩＦ３の導電型は第１導電型であり、第４半導体領域ＤＩＦ４の導電型は第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。

第１半導体領域ＤＩＦ１は、第１部分ＤＩＦ１ａおよび第２部分ＤＩＦ１ｂを有している。第１部分ＤＩＦ１ａは、第２部分ＤＩＦ１ｂよりも第２半導体領域ＤＩＦ２側に位置している。第１部分ＤＩＦ１ａにおける不純物濃度は、第２部分ＤＩＦ１ｂにおける不純物濃度よりも低い。すなわち、第１半導体領域ＤＩＦ１は、ＬＤＤ（Lightly Doped Diffusion）構造を有している。

第２半導体領域ＤＩＦ２は、第１部分ＤＩＦ２ａ、第２部分ＤＩＦ２ｂ、および第３部分ＤＩＦ２ｃを有している。第１部分ＤＩＦ２ａは第３部分ＤＩＦ２ｃよりも第１半導体領域ＤＩＦ１側に位置しており、第２部分ＤＩＦ２ｂは第３部分ＤＩＦ２ｃよりも第３半導体領域ＤＩＦ３側に位置している。第１部分ＤＩＦ２ａおよび第２部分ＤＩＦ２ｂにおける不純物濃度は、第３部分ＤＩＦ２ｃにおける不純物濃度よりも低い。すなわち、第２半導体領域ＤＩＦ２は、ＬＤＤ構造を有している。

第３半導体領域ＤＩＦ３は、第１部分ＤＩＦ３ａおよび第２部分ＤＩＦ３ｂを有している。第１部分ＤＩＦ３ａは、第２部分ＤＩＦ３ｂよりも第２半導体領域ＤＩＦ２側に位置している。第１部分ＤＩＦ３ａにおける不純物濃度は、第２部分ＤＩＦ３ｂにおける不純物濃度よりも低い。すなわち、第３半導体領域ＤＩＦ３は、ＬＤＤ構造を有している。

第１チャネル領域上および第２チャネル領域上には、ゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜で構成されている。

チップ形成領域ＣＨＲにおいては、第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａが形成されている。より具体的には、第１チャネル領域上に形成されたゲート絶縁膜ＧＩ上には、第１ゲート配線ＧＴ１ａが形成されており、第２チャネル領域上に形成されたゲート絶縁膜ＧＩ上には、第２ゲート配線ＧＴ２ａが形成されている。

このことを別の観点からいえば、第１半導体領域ＤＩＦ１および第２半導体領域ＤＩＦ２は、第１ゲート配線ＧＴ１ａの両脇に形成されており、第２半導体領域ＤＩＦ２および第３半導体領域ＤＩＦ３は、第２ゲート配線ＧＴ２ａの両脇に形成されている。

なお、「第１半導体領域ＤＩＦ１および第２半導体領域ＤＩＦ２（第２半導体領域ＤＩＦ２および第３半導体領域ＤＩＦ３）が第１ゲート配線ＧＴ１ａ（第２ゲート配線ＧＴ２ａ）の両脇に形成されている」とは、第１半導体領域ＤＩＦ１および第２半導体領域ＤＩＦ２（第２半導体領域ＤＩＦ２および第３半導体領域ＤＩＦ３）が、第１ゲート配線ＧＴ１ａ（第２ゲート配線ＧＴ２ａ）の延在方向と直交する方向において、第１ゲート配線ＧＴ１ａ（第２ゲート配線ＧＴ２ａ）の隣りに形成されていることをいう。

第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａは、バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界を横切るように、バルク領域Ｒ２ａから延びている。すなわち、第１実施形態に係る半導体ウェハにおいては、１つの活性領域（バルク領域Ｒ２ａ）に、２つ以上のゲート配線（第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａ）が形成されている。１つの活性領域を横切るように２つのゲート配線が形成される回路構成は、例えば、レベルシフタ回路である。第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａは、バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界と交差する方向において、互いに離間している。

第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａは、例えば、不純物がドープされたポリシリコンで構成されている。

図４に示されるように、第１トランジスタＴｒ１は、第１半導体領域ＤＩＦ１、第２半導体領域ＤＩＦ２、第４半導体領域ＤＩＦ４、ゲート絶縁膜ＧＩ、および第１ゲート配線ＧＴ１ａで構成されている。第２トランジスタＴｒ２は、第２半導体領域ＤＩＦ２、第３半導体領域ＤＩＦ３、第４半導体領域ＤＩＦ４、ゲート絶縁膜ＧＩ、および第２ゲート配線ＧＴ２ａで構成されている。第１トランジスタＴｒ１および第２トランジスタＴｒ２はＭＩＳＦＥＴである。第１半導体領域ＤＩＦ１は第１トランジスタＴｒ１のドレインであり、第２半導体領域ＤＩＦ２は、第１トランジスタＴｒ１のソースおよび第２トランジスタＴｒ２のドレインであり、第３半導体領域ＤＩＦ３は、第２トランジスタＴｒ２のソースである。

第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａの側壁には（第１部分ＤＩＦ１ａ、第１部分ＤＩＦ２ａ、第２部分ＤＩＦ２ｂ、および第１部分ＤＩＦ３ａ上には）、サイドウォールスペーサＳＷＳが形成されている。サイドウォールスペーサＳＷＳは、例えば、酸化シリコン膜および窒化シリコン（Ｓｉ_３Ｎ_４）膜の積層膜で構成されている。

ゲート配線ＧＴ０は、平面視において、ＳＯＩ領域Ｒ１ａに位置する半導体層ＳＯＩを横切るように形成されている。ゲート配線ＧＴ０は、ＳＯＩ領域Ｒ１ａに形成されるトランジスタ（ＭＩＳＦＥＴ）のゲート配線となる。ゲート配線ＧＴ０の両脇には、当該トランジスタのソースおよびドレインが形成され、ＳＯＩ領域Ｒ１ａ上には当該トランジスタに接続される配線が形成されるが、その図示は省略してある。

素子分離領域Ｒ３ａには、素子分離部ＩＳＬ１が形成されている。素子分離部ＩＳＬ１は、ＳＴＩ（Shallow Trench Isolation）である。素子分離部ＩＳＬ１は、例えば、酸化シリコンで構成されている。

素子分離部ＩＳＬ１は、底面が半導体基材ＳＳＵＢに達するように形成されている。素子分離部ＩＳＬ１の側壁は、素子分離部ＩＳＬ１の底面に対して鈍角をなすように傾斜していることが好ましい。

素子分離部ＩＳＬ１は、第１部分ＩＳＬ１ａおよび第２部分ＩＳＬ１ｂを有している。第１部分ＩＳＬ１ａはＳＯＩ領域Ｒ１ａ側に位置する素子分離部ＩＳＬ１の部分である。第２部分ＩＳＬ１ｂはバルク領域Ｒ２ａ側に位置する素子分離部ＩＳＬ１の部分である。第１部分ＩＳＬ１ａの上面は、第２部分ＩＳＬ１ｂの上面よりも高い位置にある。第２部分ＩＳＬ１ｂの上面は、バルク領域Ｒ２ａに位置する半導体基材ＳＳＵＢの表面よりも高い位置にある。第１部分ＩＳＬ１ａの上面は、ＳＯＩ領域Ｒ１ａに位置する半導体層ＳＯＩの表面よりも高い位置にある。

このことを別の観点からいえば、バルク領域Ｒ２ａに位置する半導体基材ＳＳＵＢの表面と第２部分ＩＳＬ１ｂの上面との境界には、段差が形成されている。また、素子分離部ＩＳＬ１の表面には、第１部分ＩＳＬ１ａと第２部分ＩＳＬ１ｂとの境界において、段差が形成されている。さらに、ＳＯＩ領域Ｒ１ａに位置する半導体層ＳＯＩと第１部分ＩＳＬ１ａの上面との境界には、段差が形成されている。

基板ＳＵＢ上には、層間絶縁膜ＩＬＤ１が形成されている。層間絶縁膜ＩＬＤ１は、例えば酸化シリコン膜で形成されている。

層間絶縁膜ＩＬＤ１中には、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２、コンタクトプラグＣＰ３、およびコンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ１〜コンタクトプラグＣＰ３は、第１半導体領域ＤＩＦ１〜第３半導体領域ＤＩＦ３に、それぞれ電気的に接続されている。コンタクトプラグＣＰ４は、第１ゲート配線ＧＴ１ａに電気的に接続されている。例えば、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ４は、タングステン（Ｗ）で構成されている。

層間絶縁膜ＩＬＤ１上には、層間絶縁膜ＩＬＤ２が形成されている。層間絶縁膜ＩＬＤ２は、例えば酸化シリコン膜で形成されている。

層間絶縁膜ＩＬＤ２中には、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３、および配線ＷＬ４が形成されている。配線ＷＬ１〜配線ＷＬ３は、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ３にそれぞれ電気的に接続されている。配線ＷＬ４は、コンタクトプラグＣＰ４に電気的に接続されている。配線ＷＬ１〜配線ＷＬ３は、例えば、銅（Ｃｕ）、銅合金で構成されている。

図５および図６に示されるように、基板ＳＵＢは、スクライブ領域ＳＣＲにおいて、ＳＯＩ領域Ｒ１ｂ、バルク領域Ｒ２ｂ、および素子分離領域Ｒ３ｂを有している。ＳＯＩ領域Ｒ１ｂは、半導体基材ＳＳＵＢ、絶縁層ＢＯＸ、および半導体層ＳＯＩで構成されている。バルク領域Ｒ２ｂは、半導体基材ＳＳＵＢで構成されている。すなわち、バルク領域Ｒ２ｂにおいて、半導体基材ＳＳＵＢ上の絶縁層ＢＯＸおよび半導体層ＳＯＩは、除去されている。素子分離領域Ｒ３ｂは、ＳＯＩ領域Ｒ１ｂとバルク領域Ｒ２ｂとの間に位置している。

スクライブ領域ＳＣＲには第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂが形成されている。第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂは、バルク領域Ｒ２ｂと素子分離領域Ｒ３ｂとの境界を横切るように、バルク領域Ｒ２ｂから延びている。第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂは、バルク領域Ｒ２ｂと素子分離領域Ｒ３ｂとの境界と交差する方向において、互いに離間している。なお、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂとバルク領域Ｒ２ｂに位置する半導体基材ＳＳＵＢとの間には、ゲート絶縁膜ＧＩが形成されている。

素子分離領域Ｒ３ｂには、素子分離部ＩＳＬ２が形成されている。素子分離部ＩＳＬ２は、ＳＴＩである。素子分離部ＩＳＬ２は、例えば、酸化シリコンで構成されている。

素子分離部ＩＳＬ２は、底面が半導体基材ＳＳＵＢに達するように形成されている。素子分離部ＩＳＬ２の側壁は、素子分離部ＩＳＬ１の底面に対して鈍角をなすように傾斜していることが好ましい。

素子分離部ＩＳＬ２は、第１部分ＩＳＬ２ａおよび第２部分ＩＳＬ２ｂを有している。第１部分ＩＳＬ２ａはＳＯＩ領域Ｒ１ａ側に位置する素子分離部ＩＳＬ２の部分である。第２部分ＩＳＬ２ｂはバルク領域Ｒ２ａ側に位置する素子分離部ＩＳＬ２の部分である。第１部分ＩＳＬ２ａの上面は、第２部分ＩＳＬ２ｂの上面よりも高い位置にある。第２部分ＩＳＬ２ｂの上面は、バルク領域Ｒ２ａに位置する半導体基材ＳＳＵＢの表面よりも高い位置にある。第１部分ＩＳＬ２ａの上面は、ＳＯＩ領域Ｒ１ａに位置する半導体層ＳＯＩの表面よりも高い位置にある。

このことを別の観点からいえば、バルク領域Ｒ２ｂに位置する半導体基材ＳＳＵＢの表面と第２部分ＩＳＬ２ｂの上面との境界には、段差が形成されている。また、素子分離部ＩＳＬ１の表面には、第１部分ＩＳＬ２ａと第２部分ＩＳＬ２ｂとの境界において、段差が形成されている。さらに、ＳＯＩ領域Ｒ１ｂに位置する半導体層ＳＯＩと第１部分ＩＳＬ２ａの上面との境界には、段差が形成されている。

層間絶縁膜ＩＬＤ１中には、コンタクトプラグＣＰ５およびコンタクトプラグＣＰ６が形成されている。コンタクトプラグＣＰ５およびコンタクトプラグＣＰ６は、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂに、それぞれ電気的に接続されている。コンタクトプラグＣＰ５およびコンタクトプラグＣＰ６は、例えば、タングステンで構成されている。

層間絶縁膜ＩＬＤ２中には、配線ＷＬ５および配線ＷＬ６が形成されている。配線ＷＬ５および配線ＷＬ６は、コンタクトプラグＣＰ５およびコンタクトプラグＣＰ６に、それぞれ電気的に接続されている。配線ＷＬ５および配線ＷＬ６は、例えば、銅、銅合金で構成されている。

第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂは、第１テスト端子および第２テスト端子に、それぞれ電気的に接続されている。なお、第１テスト端子および第２テスト端子は、最上層に位置する層間絶縁膜上に形成されている。

第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂは、第１トランジスタＴｒ１および第２トランジスタＴｒ２の形成不良を検知するためのテストパターンである。より具体的には、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂは、バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界に沿って第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａを構成する材料が残存しているか否かを検知するためのテストパターンである。

上記においては、このテストパターンがスクライブ領域ＳＣＲに形成される例を示したが、このテストパターンは、チップ形成領域ＣＨＲに形成されてもよい。

＜第１実施形態に係る半導体装置の製造方法＞
以下に、第１実施形態に係る半導体装置の製造方法を説明する。

図７に示されるように、第１実施形態に係る半導体装置の製造方法は、ウェハ処理工程Ｓ１、検査工程Ｓ２、およびダイシング工程Ｓ３を有している。検査工程Ｓ２は、ウェハ処理工程Ｓ１の次に行われ、ダイシング工程Ｓ３は、検査工程Ｓ２の次に行われる。

ウェハ処理工程Ｓ１は、基板準備工程Ｓ１ａ、素子分離部形成工程Ｓ１ｂ、除去工程Ｓ１ｃ、第１イオン注入工程Ｓ１ｄ、ゲート絶縁膜形成工程Ｓ１ｅ、ゲート配線形成工程Ｓ１ｆ、第２イオン注入工程Ｓ１ｇ、サイドウォールスペーサ形成工程Ｓ１ｈ、および第３イオン注入工程Ｓ１ｉを有している。

ウェハ処理工程Ｓ１は、さらに第１層間絶縁膜形成工程Ｓ１ｊ、コンタクトプラグ形成工程Ｓ１ｋ、第２層間絶縁膜形成工程Ｓ１ｌ、および配線形成工程Ｓ１ｍを有している。

図８に示されるように、基板準備工程Ｓ１ａにおいては、基板ＳＵＢが準備される。素子分離部形成工程Ｓ１ｂは、基板準備工程Ｓ１ａの次に行われる。

図９に示されるように、素子分離部形成工程Ｓ１ｂにおいては、素子分離部ＩＳＬ１および素子分離部ＩＳＬ２の形成が行われる。素子分離部形成工程Ｓ１ｂにおいては、第１に、溝の形成が行われる。溝の形成は、例えば、基板ＳＵＢ上に形成された酸化シリコン膜および窒化シリコン膜をマスクとして、異方性のエッチング処理を行うことで形成される。

素子分離部形成工程Ｓ１ｂにおいては、第２に、当該溝に対する素子分離部ＩＳＬ１および素子分離部ＩＳＬ２を構成する材料の埋め込みが行われる。素子分離部ＩＳＬ１および素子分離部ＩＳＬ２を構成する材料の埋め込みは、例えば、ＣＶＤ（Chemical Vapor Deposition）で行われる。

素子分離部形成工程Ｓ１ｂにおいては、第３に、当該溝からはみ出た素子分離部ＩＳＬ１および素子分離部ＩＳＬ２を構成する材料が、除去される。この除去は、例えば、ＣＭＰ（Chemical Mechanical Polishing）で行われる。

除去工程Ｓ１ｃは、素子分離部形成工程Ｓ１ｂの次に行われる。図１０に示されるように、除去工程Ｓ１ｃにおいては、バルク領域Ｒ２ａ内およびバルク領域Ｒ２ｂ内に位置する絶縁層ＢＯＸおよび半導体層ＳＯＩの除去が行われる。これにより、バルク領域Ｒ２ａ内およびバルク領域Ｒ２ｂ内のそれぞれに位置する半導体基材ＳＳＵＢが露出する。半導体層ＳＯＩは、等方性のエッチング処理で除去される。半導体層ＳＯＩを除去するための等方性のエッチング処理は、ドライエッチングまたはウェットエッチングである。絶縁層ＢＯＸは、ウェットエッチングで除去される。絶縁層ＢＯＸを除去するためのウェットエッチングは、例えば、フッ酸溶液を用いて行われる。上記のエッチング処理により、素子分離部ＩＳＬ１（素子分離部ＩＳＬ２）の表面には、第１部分ＩＳＬ１ａの上面が第２部分ＩＳＬ１ｂの上面よりも高くなるように（第１部分ＩＳＬ２ａの上面が第２部分ＩＳＬ２ｂの上面よりも高くなるように）、段差が形成される。

除去工程Ｓ１ｃにおいては、ＳＯＩ領域Ｒ１ａおよびＳＯＩ領域Ｒ１ｂ内に位置する絶縁層ＢＯＸおよび半導体層ＳＯＩが除去されないように、ＳＯＩ領域Ｒ１ａおよびＳＯＩ領域Ｒ１ｂは、上記のエッチングの際、フォトレジスト等で覆われている。

第１イオン注入工程Ｓ１ｄは、除去工程Ｓ１ｃの次に行われる。図１１に示されるように、第１イオン注入工程Ｓ１ｄにおいては、チップ形成領域ＣＨＲに、第４半導体領域ＤＩＦ４が形成される。第４半導体領域ＤＩＦ４は、その導電型がｐ型である場合は、例えばホウ素（Ｂ）のイオンを注入することで形成され、その導電型がｎ型である場合は、リン（Ｐ）、ヒ素（Ａｓ）等のイオンを注入することで形成される。

ゲート絶縁膜形成工程Ｓ１ｅは、第１イオン注入工程Ｓ１ｄの次に行われる。図１２に示されるように、ゲート絶縁膜形成工程Ｓ１ｅにおいては、ゲート絶縁膜ＧＩの形成が行われる。ゲート絶縁膜ＧＩは、例えば基板ＳＵＢを熱酸化することで行われる。

ゲート配線形成工程Ｓ１ｆは、ゲート絶縁膜形成工程Ｓ１ｅの次に行われる。図１３に示されるように、ゲート配線形成工程Ｓ１ｆにおいては、チップ形成領域ＣＨＲに第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａが形成され、スクライブ領域ＳＣＲに第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂが形成される。

ゲート配線形成工程Ｓ１ｆにおいては、第１に、第１ゲート配線ＧＴ１ａ、第２ゲート配線ＧＴ２ａ、第１ゲート配線ＧＴ１ｂ、および第２ゲート配線ＧＴ２ｂを構成する材料が、基板ＳＵＢ上に、例えばＣＶＤにより成膜される。ゲート配線形成工程Ｓ１ｆにおいては、第２に、成膜された第１ゲート配線ＧＴ１ａ、第２ゲート配線ＧＴ２ａ、第１ゲート配線ＧＴ１ｂ、および第２ゲート配線ＧＴ２ｂを構成する材料のパターンニングが行われる。このパターンニングは、フォトリソグラフィおよび異方性のエッチング処理で行われる。

第２イオン注入工程Ｓ１ｇは、ゲート配線形成工程Ｓ１ｆの次に行われる。図１４に示されるように、第２イオン注入工程Ｓ１ｇにおいては、チップ形成領域ＣＨＲに、第１部分ＤＩＦ１ａ、第１部分ＤＩＦ２ａ、第２部分ＤＩＦ２ｂ、および第１部分ＤＩＦ３ａが形成される。第１部分ＤＩＦ１ａ、第１部分ＤＩＦ２ａ、第２部分ＤＩＦ２ｂ、および第１部分ＤＩＦ３ａは、その導電型がｐ型である場合は、例えばホウ素のイオンを注入することで形成され、その導電型がｎ型である場合は、リン、ヒ素等のイオンを注入することで形成される。このイオン注入は、第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａをマスクとして行われる。

第２イオン注入工程Ｓ１ｇの次には、サイドウォールスペーサ形成工程Ｓ１ｈが行われる。図１５に示されるように、サイドウォールスペーサ形成工程Ｓ１ｈにおいては、サイドウォールスペーサＳＷＳが形成される。サイドウォールスペーサ形成工程Ｓ１ｈにおいては、第１に、サイドウォールスペーサＳＷＳを構成する材料が基板ＳＵＢ上にＣＶＤ等で成膜される。サイドウォールスペーサ形成工程Ｓ１ｈにおいては、成膜されたサイドウォールスペーサＳＷＳを構成する材料が、エッチバックされる。

サイドウォールスペーサ形成工程Ｓ１ｈの次には、第３イオン注入工程Ｓ１ｉが行われる。図１６に示されるように、第３イオン注入工程Ｓ１ｉにおいては、チップ形成領域ＣＨＲに、第２部分ＤＩＦ１ｂ、第３部分ＤＩＦ２ｃ、および第２部分ＤＩＦ３ｂが形成される。

第２部分ＤＩＦ１ｂ、第３部分ＤＩＦ２ｃ、および第２部分ＤＩＦ３ｂは、その導電型がｐ型である場合、例えばホウ素のイオンを注入することで形成され、その導電型がｎ型である場合、リン、ヒ素等のイオンを注入することで形成される。このイオン注入は、第１ゲート配線ＧＴ１ａ、第２ゲート配線ＧＴ２ａ、およびサイドウォールスペーサＳＷＳをマスクとして行われる。

図示されていないが、第３イオン注入工程Ｓ１ｉが行われた後であって第１層間絶縁膜形成工程Ｓ１ｊが行われる前には、シリサイド工程が行われる。シリサイド工程においては、第２部分ＤＩＦ１ｂ、第３部分ＤＩＦ２ｃ、第２部分ＤＩＦ３ｂ、第１ゲート配線ＧＴ１ａ、第２ゲート配線ＧＴ２ａ、第１ゲート配線ＧＴ１ｂ、および第２ゲート配線ＧＴ２ｂの表面がシリサイド化される。

シリサイド工程においては、第１に、チタン（Ｔｉ）、コバルト（Ｃｏ）等が基板ＳＵＢ上にスパッタリング等で成膜される。シリサイド工程においては、第２に、成膜されたチタン、コバルトに対して、熱処理が行われる。これにより、チタン、コバルト等と半導体基材ＳＳＵＢ中のシリコンが反応し、第２部分ＤＩＦ１ｂ、第３部分ＤＩＦ２ｃ、第２部分ＤＩＦ３ｂ、第１ゲート配線ＧＴ１ａ、第２ゲート配線ＧＴ２ａ、第１ゲート配線ＧＴ１ｂ、および第２ゲート配線ＧＴ２ｂの表面がシリサイド化される。なお、未反応のチタン、コバルト等は、エッチングで除去される。

第１層間絶縁膜形成工程Ｓ１ｊは、シリサイド工程の次に行われる。第１層間絶縁膜形成工程Ｓ１ｊにおいては、図１７に示されるように、層間絶縁膜ＩＬＤ１が形成される。第１層間絶縁膜形成工程Ｓ１ｊにおいては、第１に、層間絶縁膜ＩＬＤ１を構成する材料が、ＣＶＤ等で基板ＳＵＢ上に成膜される。第１層間絶縁膜形成工程Ｓ１ｊにおいては、第２に、成膜された層間絶縁膜ＩＬＤ１を構成する材料が、ＣＭＰ等で平坦化される。

コンタクトプラグ形成工程Ｓ１ｋは、第１層間絶縁膜形成工程Ｓ１ｊの次に行われる。図１８に示されるように、コンタクトプラグ形成工程Ｓ１ｋにおいては、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ６の形成が行われる。コンタクトプラグ形成工程Ｓ１ｋにおいては、第１に、層間絶縁膜ＩＬＤ１中に、コンタクトホールが異方性のエッチング処理で形成される。

コンタクトプラグ形成工程Ｓ１ｋにおいては、第２に、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ６を構成する材料が、コンタクトホール中に埋め込まれる。コンタクトホール中へのコンタクトプラグＣＰ１〜コンタクトプラグＣＰ６を構成する材料の埋め込みは、ＣＶＤ等で行われる。コンタクトプラグ形成工程Ｓ１ｋにおいては、第３に、コンタクトホールからはみ出したコンタクトプラグＣＰ１〜コンタクトプラグＣＰ６がＣＭＰ等で除去される。

第２層間絶縁膜形成工程Ｓ１ｌは、コンタクトプラグ形成工程Ｓ１ｋの次に行われる。図１９に示されるように、第２層間絶縁膜形成工程Ｓ１ｌにおいては、層間絶縁膜ＩＬＤ２が形成される。層間絶縁膜ＩＬＤ２は、層間絶縁膜ＩＬＤ１上に層間絶縁膜ＩＬＤ２を構成する材料をＣＶＤ等で成膜することにより形成される。

配線形成工程Ｓ１ｍは、第２層間絶縁膜形成工程Ｓ１ｌの次に行われる。配線形成工程Ｓ１ｍにおいては、配線ＷＬ１〜配線ＷＬ６の形成が行われる。配線ＷＬ１〜配線ＷＬ６の形成は、例えば、シングルダマシン法で行われる。すなわち、配線形成工程Ｓ１ｍにおいては、第１に、異方性のエッチング処理により、層間絶縁膜ＩＬＤ２中に配線溝が形成される。配線形成工程Ｓ１ｍにおいては、第２に、配線ＷＬ１〜配線ＷＬ６を構成する材料が、ＣＶＤ等で配線溝に埋め込まれる。配線形成工程Ｓ１ｍにおいては、第３に、配線溝からはみ出した配線ＷＬ１〜配線ＷＬ６を構成する材料が、ＣＭＰ等で除去される。以上により、図１〜図６に示される構造の第１実施形態に係る半導体ウェハが形成される。

検査工程Ｓ２においては、第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａが正常に形成されているかの検査が行われる。より具体的には、検査工程Ｓ２においては、バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界に沿って第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａを構成する材料が残存していないかの検査が行われる。

検査工程Ｓ２においては、第１に、第１テスト端子から、第１ゲート配線ＧＴ１ａに電流が供給される。検査工程Ｓ２においては、第２に、第１テスト端子から第１ゲート配線ＧＴ１ｂに供給された電流が、第２ゲート配線ＧＴ２ｂを介して第２テスト端子まで流れるかが検知される。この電流が検知された場合、バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存していると判定される。

ダイシング工程Ｓ３においては、スクライブ領域ＳＣＲに沿って、第１実施形態に係る半導体ウェハの切断が行われる。この切断は、ダイシングブレードまたはレーザを用いて行われる。この切断により、チップ形成領域ＣＨＲに位置する第１実施形態に係る半導体ウェハの部分が、半導体チップ（第１実施形態に係る半導体装置）として取得される。

＜第１実施形態に係る半導体ウェハおよび半導体装置の製造方法の効果＞
上記のとおり、バルク領域Ｒ２ａに位置する半導体基材ＳＳＵＢ上の絶縁層ＢＯＸは、ウェットエッチングで除去される。このウェットエッチングの結果、素子分離部ＩＳＬ１の一部が、バルク領域Ｒ２ａの上方に位置することになる。

上記のとおり、第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａは、第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａを構成する材料を成膜するとともに、成膜された第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａを構成する材料をエッチングでパターンニングすることにより形成される。バルク領域Ｒ２ａの上方に位置する素子分離部ＩＳＬ１の部分は、このエッチングの際に庇となる。その結果、当該部分の下方には、ゲート配線形成工程Ｓ１ｆにおいて成膜された材料が、エッチングされずに残存するおそれがある。

そのため、第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａがバルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界を横切るように形成されることにより、当該境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料のエッチング残渣に起因して短絡してしまうおそれがある。

上記のとおり、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂも、バルク領域Ｒ２ｂと素子分離領域Ｒ３ｂとの境界を横切るように形成されている。すなわち、第１実施形態に係る半導体ウェハでは、第１ゲート配線ＧＴ１ａおよび第２ゲート配線ＧＴ２ａに関して、スクライブ領域ＳＣＲにおいて、チップ形成領域ＣＨＲと同様の構造が形成されている。

バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している場合、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂがバルク領域Ｒ２ｂと素子分離領域Ｒ３ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している可能性が高い。

バルク領域Ｒ２ｂと素子分離領域Ｒ３ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している場合には、第１ゲート配線ＧＴ１ｂに電流が供給されると、当該電流は、第２ゲート配線ＧＴ２ｂまで流れる。

そのため、第１実施形態に係る半導体ウェハによると、第１ゲート配線ＧＴ１ｂと第２ゲート配線ＧＴ２ｂとの間に電流が流れるか否かを検知することにより、バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存しているか否かを検知することができる。

（第２実施形態）
以下に、第２実施形態を説明する。なお、第１実施形態と異なる点を主に説明し、重複する説明は繰り返さない。

＜第２実施形態に係る半導体ウェハの構成＞
第２実施形態に係る半導体ウェハは、基板ＳＵＢ、素子分離部ＩＳＬ１、素子分離部ＩＳＬ２、第１ゲート配線ＧＴ１ａ、第２ゲート配線ＧＴ２ａ、第１ゲート配線ＧＴ１ｂ、第２ゲート配線ＧＴ２ｂ、ゲート絶縁膜ＧＩ、サイドウォールスペーサＳＷＳ、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ６、配線ＷＬ１〜配線ＷＬ６、層間絶縁膜ＩＬＤ１、および層間絶縁膜ＩＬＤ２を有している。

基板ＳＵＢは、チップ形成領域ＣＨＲおよびスクライブ領域ＳＣＲを有している。基板ＳＵＢは、チップ領域ＣＨＲ内において、ＳＯＩ領域Ｒ１ａ、バルク領域Ｒ２ａ、および素子分離領域Ｒ３ａを有しており、スクライブ領域ＳＣＲ内において、ＳＯＩ領域Ｒ１ｂ、バルク領域Ｒ２ｂ、および素子分離領域Ｒ３ｂを有している。基板ＳＵＢは、半導体基材ＳＳＵＢ、絶縁層ＢＯＸ、および半導体層ＳＯＩを有している。

素子分離部ＩＳＬ１は、第１部分ＩＳＬ１ａおよび第２部分ＩＳＬ１ｂを有している。素子分離部ＩＳＬ２は、第１部分ＩＳＬ２ａおよび第２部分ＩＳＬ２ｂを有している。これらの点に関して、第２実施形態に係る半導体ウェハの構成は、第１実施形態に係る半導体ウェハの構成と共通している。

図２０および図２１に示されるように、第２実施形態に係る半導体ウェハにおいては、チップ形成領域ＣＨＲ内に、第３ゲート配線ＧＴ３ａがさらに形成されている。第３ゲート配線ＧＴ３ａは、第１部分ＩＳＬ１ａと第２部分ＩＳＬ１ｂとの境界を横切るように延びている。

また、図２２および図２３に示されるように、第２実施形態に係る半導体ウェハにおいては、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂが、第１部分ＩＳＬ２ａと第２部分ＩＳＬ２ｂとの境界をさらに横切るように延びている。これらの点に関して、第２実施形態に係る半導体ウェハの構成は、第１実施形態に係る半導体ウェハの構成と異なっている。

＜第２実施形態に係る半導体装置の製造方法＞
第２実施形態に係る半導体装置の製造方法は、ウェハ処理工程Ｓ１、検査工程Ｓ２、およびダイシング工程Ｓ３を有している。ウェハ処理工程Ｓ１は、基板準備工程Ｓ１ａ、素子分離部形成工程Ｓ１ｂ、除去工程Ｓ１ｃ、第１イオン注入工程Ｓ１ｄ、ゲート絶縁膜形成工程Ｓ１ｅ、ゲート配線形成工程Ｓ１ｆ、第２イオン注入工程Ｓ１ｇ、サイドウォールスペーサ形成工程Ｓ１ｈ、および第３イオン注入工程Ｓ１ｉを有している。

ウェハ処理工程Ｓ１は、さらに第１層間絶縁膜形成工程Ｓ１ｊ、コンタクトプラグ形成工程Ｓ１ｋ、第２層間絶縁膜形成工程Ｓ１ｌ、および配線形成工程Ｓ１ｍを有している。これらの点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。

第２実施形態に係る半導体装置の製造方法では、ゲート配線形成工程Ｓ１ｆにおいて、第３ゲート配線ＧＴ３ａも形成される。また、第２実施形態に係る半導体装置の製造方法では、ゲート配線形成工程Ｓ１ｆにおいて、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂが、第１部分ＩＳＬ２ａと第２部分ＩＳＬ２ｂとの境界も横切るような形状にパターンニングされる。

さらに、第２実施形態に係る半導体装置の製造方法では、検査工程Ｓ２において第１テスト端子から第１ゲート配線ＧＴ１ｂに供給された電流が、第２ゲート配線ＧＴ２ｂを介して第２テスト端子まで流れることが検知された場合には、バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している、または第１部分ＩＳＬ１ａと第２部分ＩＳＬ１ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存していると判断される。これらの点に関し、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。

＜第２実施形態に係る半導体ウェハおよび半導体装置の製造方法の効果＞
上記のとおり、素子分離部ＩＳＬ１の表面には、第２部分ＩＳＬ１ｂの上面が第１部分ＩＳＬ１ａの上面よりも高くなるように段差が形成されている。そのため、ゲート配線形成工程Ｓ１ｆにおけるエッチングの際に、第１部分ＩＳＬ１ａと第２部分ＩＳＬ１ｂとの境界に沿って、ゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存しやすい。

第２実施形態に係る半導体ウェハにおいては、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂが、第１部分ＩＳＬ２ａと第２部分ＩＳＬ２ｂとの境界を横切るように形成されている。すなわち、第２実施形態に係る半導体ウェハでは、第３ゲート配線ＧＴ３ａに関して、スクライブ領域ＳＣＲにおいて、チップ形成領域ＣＨＲと同様の構造が形成されている。

第１部分ＩＳＬ１ａと第２部分ＩＳＬ１ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している場合には、第１部分ＩＳＬ２ａと第２部分ＩＳＬ２ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している可能性が高い。

第１部分ＩＳＬ２ａと第２部分ＩＳＬ２ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している場合には、第１ゲート配線ＧＴ１ｂに電流が供給されると、当該電流は、第２ゲート配線ＧＴ２ｂまで流れる。

そのため、第２実施形態に係る半導体ウェハによると、第１ゲート配線ＧＴ１ｂと第２ゲート配線ＧＴ２ｂとの間に電流が流れるか否かを検知することにより、第１部分ＩＳＬ１ａと第２部分ＩＳＬ１ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存しているか否かを検知することができる。

（第３実施形態）
以下に、第３実施形態を説明する。なお、第１実施形態と異なる点を主に説明し、重複する説明は繰り返さない。

＜第３実施形態に係る半導体ウェハの構成＞
第３実施形態に係る半導体ウェハは、基板ＳＵＢ、素子分離部ＩＳＬ１、素子分離部ＩＳＬ２、第１ゲート配線ＧＴ１ａ、第２ゲート配線ＧＴ２ａ、第１ゲート配線ＧＴ１ｂ、第２ゲート配線ＧＴ２ｂ、ゲート絶縁膜ＧＩ、サイドウォールスペーサＳＷＳ、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ６、配線ＷＬ１〜配線ＷＬ６、層間絶縁膜ＩＬＤ１、および層間絶縁膜ＩＬＤ２を有している。

基板ＳＵＢは、チップ形成領域ＣＨＲおよびスクライブ領域ＳＣＲを有している。基板ＳＵＢは、チップ領域ＣＨＲ内において、ＳＯＩ領域Ｒ１ａ、バルク領域Ｒ２ａ、および素子分離領域Ｒ３ａを有しており、スクライブ領域ＳＣＲ内において、ＳＯＩ領域Ｒ１ｂ、バルク領域Ｒ２ｂ、および素子分離領域Ｒ３ｂを有している。基板ＳＵＢは、半導体基材ＳＳＵＢ、絶縁層ＢＯＸ、および半導体層ＳＯＩを有している。

素子分離部ＩＳＬ１は、第１部分ＩＳＬ１ａおよび第２部分ＩＳＬ１ｂを有している。素子分離部ＩＳＬ２は、第１部分ＩＳＬ２ａおよび第２部分ＩＳＬ２ｂを有している。これらの点に関して、第３実施形態に係る半導体ウェハの構成は、第１実施形態に係る半導体ウェハの構成と共通している。

図２４および図２５に示されるように、第３実施形態に係る半導体ウェハにおいては、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂが、素子分離領域Ｒ３ｂとＳＯＩ領域Ｒ１ｂとの境界をさらに横切るように形成されている。これらの点に関して、第３実施形態に係る半導体ウェハの構成は、第１実施形態に係る半導体ウェハの構成と異なっている。

＜第３実施形態に係る半導体装置の製造方法＞
第３実施形態に係る半導体装置の製造方法は、ウェハ処理工程Ｓ１、検査工程Ｓ２、およびダイシング工程Ｓ３を有している。ウェハ処理工程Ｓ１は、基板準備工程Ｓ１ａ、素子分離部形成工程Ｓ１ｂ、除去工程Ｓ１ｃ、第１イオン注入工程Ｓ１ｄ、ゲート絶縁膜形成工程Ｓ１ｅ、ゲート配線形成工程Ｓ１ｆ、第２イオン注入工程Ｓ１ｇ、サイドウォールスペーサ形成工程Ｓ１ｈ、および第３イオン注入工程Ｓ１ｉを有している。

ウェハ処理工程Ｓ１は、さらに第１層間絶縁膜形成工程Ｓ１ｊ、コンタクトプラグ形成工程Ｓ１ｋ、第２層間絶縁膜形成工程Ｓ１ｌ、および配線形成工程Ｓ１ｍを有している。これらの点に関して、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。

第３実施形態に係る半導体装置の製造方法では、ゲート配線形成工程Ｓ１ｆにおいて、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂが、素子分離領域Ｒ３ｂとＳＯＩ領域Ｒ１ｂとの境界も横切るような形状にパターンニングされる。

さらに、第３実施形態に係る半導体装置の製造方法では、検査工程Ｓ２において第１テスト端子から第１ゲート配線ＧＴ１ｂに供給された電流が、第２ゲート配線ＧＴ２ｂを介して第２テスト端子まで流れることが検知された場合には、バルク領域Ｒ２ａと素子分離領域Ｒ３ａとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している、第１部分ＩＳＬ１ａと第２部分ＩＳＬ１ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している、または、素子分離領域Ｒ３ａとＳＯＩ領域Ｒ１ａとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存していると判断される。これらの点に関して、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。

＜第３実施形態に係る半導体ウェハおよび半導体装置の製造方法の効果＞
上記のとおり、ＳＯＩ領域Ｒ１ａに位置する半導体層ＳＯＩの表面は、第１部分ＩＳＬ１ａの上面よりも低くなっている。そのため、ゲート配線形成工程Ｓ１ｆにおけるエッチングの際に、素子分離領域Ｒ３ａとＳＯＩ領域Ｒ１ａとの境界に沿って、ゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存しやすい。

第３実施形態に係る半導体ウェハにおいては、第１ゲート配線ＧＴ１ｂおよび第２ゲート配線ＧＴ２ｂが、素子分離領域Ｒ３ｂとＳＯＩ領域Ｒ１ｂとの境界を横切るように形成されている。

素子分離領域Ｒ３ａとＳＯＩ領域Ｒ１ａとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している場合には、素子分離領域Ｒ３ｂとＳＯＩ領域Ｒ１ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している可能性が高い。

素子分離領域Ｒ３ｂとＳＯＩ領域Ｒ１ｂとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存している場合には、第１ゲート配線ＧＴ１ｂに電流が供給されると、当該電流は、第２ゲート配線ＧＴ２ｂまで流れる。

そのため、第３実施形態に係る半導体ウェハによると、第１ゲート配線ＧＴ１ｂと第２ゲート配線ＧＴ２ｂとの間に電流が流れるか否かを検知することにより、素子分離領域Ｒ３ａとＳＯＩ領域Ｒ１ａとの境界に沿ってゲート配線形成工程Ｓ１ｆにおいて成膜された材料が残存しているか否かを検知することができる。

その他、上記の実施形態に記載された内容の一部を、以下に記載する。
［付記１］
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基材、半導体基材上に形成された絶縁層、および絶縁層上に形成された半導体層を有する基板を準備する工程。ここで、基板は、後に半導体チップとして取得されるチップ形成領域、および後に除去されるスクライブ領域を有している。

（ｂ）（ａ）工程の後、チップ形成領域およびスクライブ領域のそれぞれの第１領域内に位置する半導体層と、チップ形成領域およびスクライブ領域のそれぞれの第１領域内に位置する絶縁層とが除去されないよう、チップ形成領域およびスクライブ領域のそれぞれの第２領域内に位置する半導体層と、チップ形成領域およびスクライブ領域のそれぞれの第２領域内に位置する絶縁層とを除去する工程。ここで、第２領域内に位置する半導体層は、等方性のエッチング処理により除去され、第２領域内に位置する絶縁層は、ウェットエッチングにより除去される。

（ｃ）（ｂ）工程の後、チップ形成領域およびスクライブ領域のそれぞれにおいて、第１ゲート配線および第２ゲート配線を形成する工程。ここで、チップ形成領域では、第１ゲート配線および第２ゲート配線のそれぞれが、第２領域と、第１領域と第２領域との間に位置する素子分離領域との境界を横切るように、第１ゲート配線および第２ゲート配線のそれぞれを形成する。また、スクライブ領域では、第１ゲート配線および第２ゲート配線のそれぞれが第２領域と素子分離領域との境界を横切るように、第１ゲート配線および第２ゲート配線のそれぞれを形成する。

（ｄ）（ｃ）工程の後、チップ形成領域の第２領域内において、第１ゲート配線および第２ゲート配線のそれぞれの両脇に不純物を注入することで、第１ゲート配線を含む第１ＭＩＳＦＥＴのドレインとなる第１半導体領域、第１ＭＩＳＦＥＴのソースおよび第２ゲート配線を含む第２ＭＩＳＦＥＴのドレインとなる第２半導体領域、および第２ＭＩＳＦＥＴのソースとなる第３半導体領域を形成する工程。

［付記２］
（ｂ）工程では、チップ形成領域およびスクライブ領域のそれぞれにおいて、チップ形成領域およびスクライブ領域のそれぞれにおいて、素子分離領域内に形成された素子分離部の表面に、素子分離部のうちの第１領域側に位置する第１部分の上面が素子分離部のうちの第２領域側に位置する第２部分の上面よりも高くなるように段差が形成され、
（ｃ）工程では、チップ形成領域において、第３ゲート配線をさらに形成し、
第３ゲート配線は、素子分離部の第１部分と素子分離部の第２部分との境界を横切るように形成され、
（ｃ）工程では、スクライブ領域において、第１ゲート配線および第２ゲート配線のそれぞれが、第１部分と第２部分との境界をさらに横切るように形成される、付記１に記載の半導体装置の製造方法。

［付記３］
（ｃ）工程では、スクライブ領域において、第１ゲート配線および第２ゲート配線のそれぞれが、素子分離領域と第１領域との境界をさらに横切るように形成される、付記２に記載の半導体装置の製造方法。

［付記４］
（ｃ）工程では、スクライブ領域において、第１ゲート配線および第２ゲート配線のそれぞれが、素子分離領域と第１領域との境界をさらに横切るように形成される、付記１に記載の半導体装置の製造方法。

［付記５］
（ｃ）工程では、基板上にポリシリコンを成膜するとともに、ポリシリコンをパターンニングすることで、チップ形成領域およびスクライブ領域のそれぞれにおいて、第１ゲート配線および第２ゲート配線が形成される、付記１に記載の半導体装置の製造方法。

［付記６］
半導体基材は単結晶シリコンからなり、
絶縁層は酸化シリコン膜からなり、
半導体層は単結晶シリコン膜からなる、付記１に記載の半導体装置の製造方法。

［付記７］
チップ形成領域の数は複数であり、
スクライブ領域は、平面視において、互いに隣り合う２つのチップ形成領域の間に位置する、付記１に記載の半導体装置の製造方法。

［付記８］
以下の工程をさらに有する付記１に記載の半導体装置の製造方法：
（ｅ）（ｄ）工程の後、スクライブ領域に形成された第１ゲート配線に第１テスト端子を電気的に接続し、スクライブ領域に形成された第２ゲート配線に第２テスト端子を電気的に接続する工程。

（ｆ）（ｅ）工程の後、第１テスト端子に電流を供給する工程。
［付記９］
（ｆ）工程では、電流が第２テスト端子まで流れた場合は、チップ形成領域の第２領域内において第２領域と素子分離領域の境界に沿って第１ゲート配線および第２ゲート配線のそれぞれを構成する材料が残存していると判断される、付記８に記載の半導体装置の製造方法。

［付記１０］
後に半導体チップとして取得されるチップ形成領域、および後に除去されるスクライブ領域を有する半導体基材を備えた半導体ウェハであって、
チップ形成領域およびスクライブ領域のそれぞれは、第１領域、第２領域、および第１領域と第２領域との間に位置する素子分離領域を有しており、
第１領域は、半導体基材、半導体基材上に形成された絶縁層、および絶縁層上に形成された半導体層を有しており、
第２領域は、半導体基材を有しており、
チップ形成領域およびスクライブ領域のそれぞれには、第１ゲート配線および第２ゲート配線が形成されており、
チップ形成領域に位置する第１ゲート配線および第２ゲート配線のそれぞれは、第２領域と素子分離領域との境界を横切るように第２領域から素子分離領域に向かって延びており、
スクライブ領域に位置する第１ゲート配線および第２ゲート配線のそれぞれは、第２領域と素子分離領域との境界を横切るように第２領域から素子分離領域に向かって延びており、
チップ形成領域の第２領域内において、第１ゲート配線および第２ゲート配線のそれぞれの両脇には、第１ゲート配線を含んでいる第１ＭＩＳＦＥＴのドレインとなる第１半導体領域、第１ＭＩＳＦＥＴのソースおよび第２ゲート配線を含んでいる第２ＭＩＳＦＥＴのドレインとなる第２半導体領域、および第２ＭＩＳＦＥＴのソースとなる第３半導体領域がそれぞれ形成されている、半導体ウェハ。

［付記１１］
チップ形成領域には、第３ゲート配線がさらに形成されており、
素子分離領域は、その表面に段差が形成された素子分離部を有しており、
段差は、第１領域側に位置する第１部分、および第２領域側に位置し、かつ、その上面が第１部分の上面よりも低い第２部分を有しており、
第３ゲート配線は、素子分離部の第１部分と素子分離部の第２部分との境界を横切るように形成されており、
スクライブ領域において、第１ゲート配線および第２ゲート配線のそれぞれは、第１部分と第２部分との境界をさらに横切るように形成されている、付記１０に記載の半導体ウェハ。

［付記１２］
スクライブ領域において、第１ゲート配線および第２ゲート配線のそれぞれは、素子分離領域と第１領域との境界をさらに横切るように形成されている、付記１０に記載の半導体ウェハ。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＣＨＲ チップ形成領域、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６ コンタクトプラグ、ＤＩＦ１ 第１半導体領域、ＤＩＦ２ 第２半導体領域、ＤＩＦ３ 第３半導体領域、ＤＩＦ４ 第４半導体領域、ＤＩＦ１ａ 第１部分、ＤＩＦ１ｂ 第２部分、ＤＩＦ２ａ 第１部分、ＤＩＦ２ｂ 第２部分、ＤＩＦ２ｃ 第３部分、ＤＩＦ３ａ 第１部分、ＤＩＦ３ｂ 第２部分、ＧＩ ゲート絶縁膜、ＧＴ０ ゲート配線、ＧＴ１ｂ，ＧＴ１ａ 第１ゲート配線、ＧＴ２ｂ，ＧＴ２ａ 第２ゲート配線、ＧＴ３ａ 第３ゲート配線、ＩＬＤ１，ＩＬＤ２ 層間絶縁膜、ＩＳＬ１，ＩＳＬ２ 素子分離部、ＩＳＬ１ａ 第１部分、ＩＳＬ１ｂ 第２部分、ＩＳＬ２ａ 第１部分、ＩＳＬ２ｂ 第２部分、Ｒ１ｂ，Ｒ１ａ ＳＯＩ領域、Ｒ２ａ，Ｒ２ｂ バルク領域、Ｒ３ａ，Ｒ３ｂ 素子分離領域、Ｓ１ ウェハ処理工程、Ｓ１ａ 基板準備工程、Ｓ１ｂ 素子分離部形成工程、Ｓ１ｃ 除去工程、Ｓ１ｄ 第１イオン注入工程、Ｓ１ｅ ゲート絶縁膜形成工程、Ｓ１ｆ ゲート配線形成工程、Ｓ１ｇ 第２イオン注入工程、Ｓ１ｈ サイドウォールスペーサ形成工程、Ｓ１ｉ 第３イオン注入工程、Ｓ１ｊ 第１層間絶縁膜形成工程、Ｓ１ｋ コンタクトプラグ形成工程、Ｓ１ｌ 第２層間絶縁膜形成工程、Ｓ１ｍ 配線形成工程、Ｓ２ 検査工程、Ｓ３ ダイシング工程、ＳＣＲ スクライブ領域、ＳＯＩ 半導体層、ＳＳＵＢ 半導体基材、ＳＵＢ 基板、ＳＷＳ サイドウォールスペーサ、Ｔｒ１ 第１トランジスタ、Ｔｒ２ 第２トランジスタ、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６ 配線。

Claims (12)

1. （ａ）半導体基材、前記半導体基材上に形成された絶縁層、および前記絶縁層上に形成された半導体層を有する基板を準備する工程、
   ここで、
   前記基板は、後に半導体チップとして取得されるチップ形成領域、および後に除去されるスクライブ領域を有しており；
   （ｂ）前記（ａ）工程の後、前記チップ形成領域および前記スクライブ領域のそれぞれの第１領域内に位置する前記半導体層と、前記チップ形成領域および前記スクライブ領域のそれぞれの前記第１領域内に位置する前記絶縁層とが除去されないよう、前記チップ形成領域および前記スクライブ領域のそれぞれの第２領域内に位置する前記半導体層と、前記チップ形成領域および前記スクライブ領域のそれぞれの前記第２領域内に位置する前記絶縁層とを除去する工程、
   ここで、
   前記第２領域内に位置する前記半導体層は、等方性のエッチング処理により除去され、
   前記第２領域内に位置する前記絶縁層は、ウェットエッチングにより除去され；
   （ｃ）前記（ｂ）工程の後、前記チップ形成領域および前記スクライブ領域のそれぞれにおいて、第１ゲート配線および第２ゲート配線を形成する工程、
   ここで、
   前記チップ形成領域では、前記第１ゲート配線および前記第２ゲート配線のそれぞれが、前記第２領域と、前記第１領域と前記第２領域との間に位置する素子分離領域との境界を横切るように、前記第１ゲート配線および前記第２ゲート配線のそれぞれを形成し、
   前記スクライブ領域では、前記第１ゲート配線および前記第２ゲート配線のそれぞれが前記第２領域と前記素子分離領域との境界を横切るように、前記第１ゲート配線および前記第２ゲート配線のそれぞれを形成し；
   （ｄ）前記（ｃ）工程の後、前記チップ形成領域の前記第２領域内において、前記第１ゲート配線および前記第２ゲート配線のそれぞれの両脇に不純物を注入することで、前記第１ゲート配線を含む第１ＭＩＳＦＥＴのドレインとなる第１半導体領域、前記第１ＭＩＳＦＥＴのソースおよび前記第２ゲート配線を含む第２ＭＩＳＦＥＴのドレインとなる第２半導体領域、および前記第２ＭＩＳＦＥＴのソースとなる第３半導体領域を形成する工程、
   を有する、半導体装置の製造方法。
2. 前記（ｂ）工程では、前記チップ形成領域および前記スクライブ領域のそれぞれにおいて、前記素子分離領域内に形成された素子分離部の表面に、前記素子分離部のうちの前記第１領域側に位置する第１部分の上面が前記素子分離部のうちの前記第２領域側に位置する第２部分の上面よりも高くなるように段差が形成され、
   前記（ｃ）工程では、前記チップ形成領域において、第３ゲート配線をさらに形成し、
   前記第３ゲート配線は、前記素子分離部の前記第１部分と前記素子分離部の前記第２部分との境界を横切るように形成され、
   前記（ｃ）工程では、前記スクライブ領域において、前記第１ゲート配線および前記第２ゲート配線のそれぞれが、前記第１部分と前記第２部分との境界をさらに横切るように形成される、請求項１に記載の半導体装置の製造方法。
3. 前記（ｃ）工程では、前記スクライブ領域において、前記第１ゲート配線および前記第２ゲート配線のそれぞれが、前記素子分離領域と前記第１領域との境界をさらに横切るように形成される、請求項２に記載の半導体装置の製造方法。
4. 前記（ｃ）工程では、前記スクライブ領域において、前記第１ゲート配線および前記第２ゲート配線のそれぞれが、前記素子分離領域と前記第１領域との境界をさらに横切るように形成される、請求項１に記載の半導体装置の製造方法。
5. 前記（ｃ）工程では、前記基板上にポリシリコンを成膜するとともに、前記ポリシリコンをパターンニングすることで、前記チップ形成領域および前記スクライブ領域のそれぞれにおいて、前記第１ゲート配線および前記第２ゲート配線が形成される、請求項１に記載の半導体装置の製造方法。
6. 前記半導体基材は単結晶シリコンからなり、
   前記絶縁層は酸化シリコン膜からなり、
   前記半導体層は単結晶シリコン膜からなる、請求項１に記載の半導体装置の製造方法。
7. 前記チップ形成領域の数は複数であり、
   前記スクライブ領域は、平面視において、互いに隣り合う２つの前記チップ形成領域の間に位置する、請求項１に記載の半導体装置の製造方法。
8. （ｅ）前記（ｄ）工程の後、前記スクライブ領域に形成された前記第１ゲート配線に第１テスト端子を電気的に接続し、前記スクライブ領域に形成された前記第２ゲート配線に第２テスト端子を電気的に接続する工程；
   （ｆ）前記（ｅ）工程の後、前記第１テスト端子に電流を供給する工程、
   をさらに有する、請求項１に記載の半導体装置の製造方法。
9. 前記（ｆ）工程では、前記電流が前記第２テスト端子まで流れた場合は、前記チップ形成領域の前記第２領域内において前記第２領域と前記素子分離領域の境界に沿って前記第１ゲート配線および前記第２ゲート配線のそれぞれを構成する材料が残存していると判断される、請求項８に記載の半導体装置の製造方法。
10. 後に半導体チップとして取得されるチップ形成領域、および後に除去されるスクライブ領域を有する半導体基材を備えた半導体ウェハであって、
    前記チップ形成領域および前記スクライブ領域のそれぞれは、第１領域、第２領域、および前記第１領域と前記第２領域との間に位置する素子分離領域を有しており、
    前記第１領域は、前記半導体基材、前記半導体基材上に形成された絶縁層、および前記絶縁層上に形成された半導体層を有しており、
    前記第２領域は、前記半導体基材を有しており、
    前記チップ形成領域および前記スクライブ領域のそれぞれには、第１ゲート配線および第２ゲート配線が形成されており、
    前記チップ形成領域に位置する前記第１ゲート配線および前記第２ゲート配線のそれぞれは、前記第２領域と前記素子分離領域との境界を横切るように前記第２領域から前記素子分離領域に向かって延びており、
    前記スクライブ領域に位置する前記第１ゲート配線および前記第２ゲート配線のそれぞれは、前記第２領域と前記素子分離領域との境界を横切るように前記第２領域から前記素子分離領域に向かって延びており、
    前記チップ形成領域の前記第２領域内において、前記第１ゲート配線および前記第２ゲート配線のそれぞれの両脇には、前記第１ゲート配線を含む第１ＭＩＳＦＥＴのドレインとなる第１半導体領域、前記第１ＭＩＳＦＥＴのソースおよび前記第２ゲート配線を含む第２ＭＩＳＦＥＴのドレインとなる第２半導体領域、および前記第２ＭＩＳＦＥＴのソースとなる第３半導体領域がそれぞれ形成されている、半導体ウェハ。
11. 前記チップ形成領域には、第３ゲート配線がさらに形成されており、
    前記素子分離領域は、その表面に段差が形成された素子分離部を有しており、
    前記段差は、前記第１領域側に位置する第１部分、および前記第２領域側に位置し、かつ、その上面が前記第１部分の上面よりも低い第２部分を有しており、
    前記第３ゲート配線は、前記素子分離部の前記第１部分と前記素子分離部の前記第２部分との境界を横切るように形成されており、
    前記スクライブ領域において、前記第１ゲート配線および前記第２ゲート配線のそれぞれは、前記第１部分と前記第２部分との境界をさらに横切るように形成されている、請求項１０に記載の半導体ウェハ。
12. 前記スクライブ領域において、前記第１ゲート配線および前記第２ゲート配線のそれぞれは、前記素子分離領域と前記第１領域との境界をさらに横切るように形成されている、請求項１０に記載の半導体ウェハ。