CN109994489A - 制造半导体装置的方法 - Google Patents

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Abstract

本公开的实施例涉及制造半导体装置的方法。提供一种具有提高的可靠性的半导体装置。首先，提供包括绝缘层、半导体层和绝缘膜的衬底，该绝缘膜堆叠在半导体衬底上、并且具有填充有元件隔离部分的沟槽。在通过第一干法蚀刻来从体区域去除绝缘膜之后，通过第二干法蚀刻来从体区域去除半导体层。然后，通过蚀刻来去除SOI区域中的绝缘膜和体区域中的绝缘层。含有碳氟化合物气体的气体被用于第一干法蚀刻。通过第一干法蚀刻的元件隔离部分的蚀刻厚度至少等于紧接在开始第一干法蚀刻之前的绝缘膜的厚度与紧接在开始第一干法蚀刻之前的半导体层的厚度的总和。在第一干法蚀刻之后并且在第二干法蚀刻之前，执行氧等离子体处理。

Description

制造半导体装置的方法
相关申请的交叉引用
包括说明书、附图和摘要的于2017年12月28日提交的日本专利申请号2017-253643的公开内容通过引用整体并入本文。
技术领域
本发明涉及一种制造半导体装置的方法，例如，一种在应用于使用SOI衬底来制造半导体装置的技术时有效的技术。
背景技术
半导体装置通过以下来制造：在半导体衬底中形成元件隔离部分，在由元件隔离部分限定的半导体衬底的有源区域中形成诸如MISFET(金属绝缘体半导体场效应晶体管)的半导体元件，并且在半导体衬底上形成多层布线结构。另外，存在使用SOI衬底作为半导体衬底的技术。
公开号为2017-22250的日本未审查专利申请(专利文献1)描述了一种半导体装置，其通过以下来获得：在半导体层上形成薄膜MISFET、该半导体层经由掩埋绝缘层而选择性地形成在半导体衬底的表面上，以及在半导体衬底的表面上的其它区域中形成另一MISFET。
公开号为2001-203185的日本未审查专利申请(专利文献2)描述了一种涉及蚀刻的技术。
[专利文献]
[专利文献1]公开号为2017-22250的日本未审查专利申请
[专利文献2]公开号为2001-203185的日本未审查专利申请
发明内容
期望一种将要使用SOI衬底来制造的半导体装置，以具有提高的可靠性。
从本文的描述和附图中，另一目的和新颖特征将显而易见。
根据一个实施例，一种制造半导体装置的方法具有：(a)提供衬底的步骤，该衬底包括：半导体衬底，半导体衬底上的绝缘层，绝缘层上的半导体层，半导体上的第一绝缘膜，穿透第一绝缘膜、半导体层和绝缘层并且到达半导体衬底的沟槽，以及掩埋在沟槽中的元件隔离部分。绝缘层、第一绝缘膜和元件隔离部分由彼此相同的材料制成。制造半导体装置的方法进一步具有：(b)形成第一掩模层以便覆盖衬底的第一区域中的第一绝缘膜、并且以便暴露衬底的第二区域中的第一绝缘膜的步骤，第二区域不同于第一区域；以及(c)利用第一掩模层作为蚀刻掩模来去除第二区域中的第一绝缘膜、以暴露第二区域中的半导体层的步骤。第一干法蚀刻使用含有碳氟化合物气体的第一气体，并且通过第一干法蚀刻的未覆盖有第一掩模层的元件隔离部分的蚀刻厚度至少是紧接在开始第一干法蚀刻之前的第一绝缘膜的第一厚度与紧接在开始第一干法蚀刻之前的半导体层的第二厚度的总和。制造半导体装置的方法进一步具有：(d)在步骤(c)之后，对衬底进行氧等离子体处理；(e)在步骤(d)之后，利用第一掩模层作为蚀刻掩模，通过第二干法蚀刻来去除第二区域中的半导体层，以暴露第二区域中的绝缘层；以及(f)在步骤(e)之后，去除第一掩模层。制造半导体装置的方法进一步具有：(g)通过蚀刻来去除第一区域中的第一绝缘膜和第二区域中的绝缘层、以暴露第一区域中的半导体层和第二区域中的半导体衬底的步骤；以及(h)在步骤(g)之后，在第一区域中的半导体层上形成第一晶体管，并且在第二区域中的半导体衬底上形成第二晶体管。
根据一个实施例，可以提供一种具有提高的可靠性的半导体装置。
附图说明
图1是示出第一实施例的制造半导体装置的步骤的过程流程图；
图2是示出按照图1的过程流程图制造半导体装置的步骤的过程流程图；
图3是在制造步骤期间的第一实施例的半导体装置的局部横截面图；
图4是在图3之后的制造步骤期间的半导体装置的局部横截面图；
图5是在图4之后的制造步骤期间的半导体装置的局部横截面图；
图6是在图5之后的制造步骤期间的半导体装置的局部横截面图；
图7是在图6之后的制造步骤期间的半导体装置的局部横截面图；
图8是在图7之后的制造步骤期间的半导体装置的局部横截面图；
图9是在图8之后的制造步骤期间的半导体装置的局部横截面图；
图10是在图9之后的制造步骤期间的半导体装置的局部横截面图；
图11是在图10之后的制造步骤期间的半导体装置的局部横截面图；
图12是在图11之后的制造步骤期间的半导体装置的局部横截面图；
图13是在图12之后的制造步骤期间的半导体装置的局部横截面图；
图14是在图13之后的制造步骤期间的半导体装置的局部横截面图；
图15是在图14之后的制造步骤期间的半导体装置的局部横截面图；
图16是在图15之后的制造步骤期间的半导体装置的局部横截面图；
图17是在图16之后的制造步骤期间的半导体装置的局部横截面图；
图18是在图17之后的制造步骤期间的半导体装置的局部横截面图；
图19是在图18之后的制造步骤期间的半导体装置的局部横截面图；
图20是在图19之后的制造步骤期间的半导体装置的局部横截面图；
图21是在图20之后的制造步骤期间的半导体装置的局部横截面图；
图22是在图21之后的制造步骤期间的半导体装置的局部横截面图；
图23是在图22之后的制造步骤期间的半导体装置的局部横截面图；
图24是在图22之后的制造步骤期间的半导体装置的局部横截面图；
图25是在图22之后的制造步骤期间的半导体装置的局部横截面图；
图26是在图25之后的制造步骤期间的半导体装置的局部横截面图；
图27是在图26之后的制造步骤期间的半导体装置的局部横截面图；
图28是在图27之后的制造步骤期间的半导体装置的局部横截面图；
图29是在图28之后的制造步骤期间的半导体装置的局部横截面图；
图30是在图29之后的制造步骤期间的半导体装置的局部横截面图；
图31是在图30之后的制造步骤期间的半导体装置的局部横截面图；
图32是在图31之后的制造步骤期间的半导体装置的局部横截面图；
图33是在图32之后的制造步骤期间的半导体装置的局部横截面图；
图34是在图33之后的制造步骤期间的半导体装置的局部横截面图；
图35是示出研究示例的制造半导体装置的步骤的过程流程图；
图36是在制造步骤期间的研究示例的半导体装置的局部横截面图；
图37是在图36之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图38是在图37之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图39是在图38之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图40是在图39之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图41是在图40之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图42是在图41之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图43是在图42之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图44是在图43之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图45是在图44之后的制造步骤期间的研究示例的半导体装置的局部横截面图；
图46是在制造步骤期间的研究示例的半导体装置的局部平面图；
图47是示出第二实施例的制造半导体装置的步骤的过程流程图；以及
图48是示出第三实施例的制造半导体装置的步骤的过程流程图。
具体实施方式
在下面描述的实施例中，为了方便起见，将在按需分成多个部分或实施例之后进行描述。除非另外特别指出，否则这些部分或实施例不是彼此独立的，而是它们中的一个部分或实施例可以是另一个部分或实施例的一部分或全部的修改示例、详细描述、补充描述等。在下面描述的实施例中，当引用部件的数目(包括数目、值、量、范围等)时，该数目不限于特定数目，而是可以多于或少于该特定数目，除非另有特别说明、或者该数目限于该特定数目本质上显而易见。此外，在下面描述的实施方案中，构成部件(包括部件步骤等)不总是必需的，除非另有特别说明、或者在本质上显而易见是必需的。类似地，在下面描述的实施例中，当引用构成部件的形状、位置关系等时，除非另外特别指定、或者在本质上显而易见地予以否定，否则也包括基本上近似或类似形状等的部件。这也适用于上述数目和范围。
在下文中将基于一些附图来详细描述本发明的实施例。在用于描述实施例的所有附图中，具有相同功能的元件将由相同的附图标记来标识，并且将省略重复的描述。在下面描述的实施例中，除非另外特别需要，否则原则上不重复对相同或相似部分的描述。
即使在实施例中使用的附图是横截面图时，也可以省略阴影以便于观看。另一方面，甚至平面图也可以加上剖阴影以便于观看。
(第一实施例)<制造半导体装置的步骤>
将参照一些附图来描述制造本实施例的半导体装置的步骤。图1和图2分别是示出本发明的第一实施例的制造半导体装置的步骤的过程流程图。图3至图34分别是本发明的第一实施例的半导体装置在其制造步骤期间的局部横截面图或局部平面图。图3至图34中的图3至图22和图25至图34分别是局部横截面图，而图23和图24分别是局部平面图。
首先，如图3所示，提供(制备)SOI(绝缘体上硅)衬底1(图1的步骤S1)。
SOI衬底1具有作为支撑衬底的半导体衬底SB、形成在半导体衬底SB的主表面上的绝缘层(掩埋绝缘膜)BX、以及形成在绝缘层BX的上表面上的半导体层SM。
半导体衬底SB是用于支撑绝缘层BX和绝缘层BX上方的结构的支撑衬底，但它也是半导体衬底。半导体衬底SB优选是单晶硅衬底，并且由例如p型单晶硅制成。半导体衬底SB可以由例如具有约1至10Ωcm的电阻率的单晶硅制成。半导体衬底SB可以具有例如约250至800μm的厚度。绝缘层BX优选为氧化硅膜，并且绝缘层BX的厚度可以是例如约10至20nm。当绝缘层BX是氧化硅膜时，绝缘层BX也可以被认为是BOX(掩埋氧化物)层。半导体层SM由单晶硅等制成。半导体层SM可以由例如具有约1至10Ωcm的电阻率的单晶硅制成。半导体层SM比用作支撑衬底的半导体衬底SB薄，并且半导体层SM可以具有例如约10至30nm的厚度。半导体衬底SB、绝缘层BX和半导体层SM配置SOI衬底1。
SOI衬底1具有SOI区域(第一区域)1A和体区域(第二区域)1B，该SOI区域(第一区域)1A是继续具有SOI结构直到半导体装置完成的区域(平面区域)，体区域(第二区域)1B是通过去除半导体层SM和绝缘层BX而失去其SOI结构的区域(平面区域)。SOI区域1A和体区域1B是彼此不同的区域(平面区域)。在“SOI结构”中，硅层(单晶硅层)可以优选用作绝缘层上的半导体层。然而，半导体层不限于此，并且可以代替使用除单晶硅之外的半导体层。
在SOI衬底1中，在与绝缘层BX邻接的一侧上的半导体衬底SB的主表面被称为“半导体衬底SB的上表面”，并且在与该上表面相对的一侧上的半导体衬底SB的主表面被称为“半导体衬底SB的后表面”。在SOI衬底1中，在与半导体衬底SB邻接的一侧上的绝缘层BX的主表面被称为“绝缘层BX的下表面”，并且在与半导体层SM邻接的一侧上的主表面被称为“绝缘层BX的上表面”，并且绝缘层的上表面和下表面彼此相对。在与绝缘层BX邻接的一侧上的半导体层SM的主表面被称为“半导体层SM的下表面”，并且在与半导体层SM的下表面相对的一侧上的主表面被称为“半导体层SM的上表面”。
制造SOI衬底1的方法不受限制，而是SOI衬底1可以使用例如SIMOX(通过注入氧气而分离)、层压方法或智能切割工艺来制造。
接下来，如图4所示，在SOI衬底1的主表面上、即在半导体层SM的上表面上形成绝缘膜(焊盘绝缘膜)ZM1(图1的步骤S2)。绝缘膜ZM1由与绝缘层BX的材料相同的材料制成。当绝缘层BX由氧化硅制成时，绝缘膜ZM1也由氧化硅制成。可以使用例如CVD(化学气相沉积)来形成绝缘膜ZM1。绝缘膜ZM1可以形成为具有例如约5至20nm的厚度的膜。
接下来，在绝缘膜ZM1上形成绝缘膜ZM2(图1的步骤S3)。绝缘膜ZM2由与绝缘膜ZM1的材料不同的材料制成。当绝缘层BX和绝缘膜ZM1各自由氧化硅制成时，绝缘膜ZM2优选地由氮化硅制成。绝缘膜ZM2也由与稍后描述的绝缘膜ZM3不同的材料制成。可以使用例如CVD来形成绝缘膜ZM2。绝缘膜ZM2可以形成为具有例如约30至200nm的厚度的膜。尽管必要的是绝缘膜ZM2由与绝缘膜ZM1和ZM3不同的材料制成，但是原则上也可以使用除绝缘材料之外的材料膜(例如，硅膜)来代替绝缘膜ZM2。
通过这些步骤(步骤S1至S3)，提供了衬底，该衬底包括半导体衬底SB、半导体衬底SB上的绝缘层BX、绝缘层BX上的半导体层SM、半导体层SM上的绝缘膜ZM1、以及绝缘膜ZM1上的绝缘膜ZM2。
接下来，如图5所示，形成沟槽TR(图1的步骤S4)。沟槽TR是用于形成稍后描述的元件隔离部分ST的沟槽。
可以如下所述形成沟槽TR。首先，通过光刻，在绝缘膜ZM2上形成光致抗蚀剂图案(未示出)。这种光致抗蚀剂图案具有在将要形成沟槽TR的区域中暴露绝缘膜ZM2、并且在其他区域中覆盖绝缘膜ZM2的图案(平面形状)。然后，利用这种光致抗蚀剂图案作为蚀刻掩模，通过蚀刻(优选地，干法蚀刻)来使绝缘膜ZM2图案化。通过这种蚀刻，从将要形成沟槽TR的区域中选择性地去除绝缘膜ZM2。在去除光致抗蚀剂图案之后，利用绝缘膜ZM2作为蚀刻掩模(硬掩模)来蚀刻(优选地，干法蚀刻)绝缘膜ZM1、半导体层SM、绝缘层BX和半导体衬底SB。因此，可以形成沟槽TR。
沟槽TR穿透绝缘膜ZM2、绝缘膜ZM1、半导体层SM和绝缘层BX，并且沟槽TR的底表面(底部分)到达半导体衬底SB。这意指沟槽TR的底表面在半导体衬底SB的厚度内。沟槽TR的底表面位于绝缘层BX的下表面下方，并且半导体衬底SB从沟槽TR的底表面暴露。沟槽TR可以具有例如约200至400nm的厚度。
接下来，如图6所示，在绝缘膜ZM2上形成绝缘膜ZM3，以填充沟槽TR(图1的步骤S5)。绝缘膜ZM3是用于形成元件隔离部分ST的绝缘膜。绝缘膜ZM3、绝缘膜ZM1和绝缘层BX由彼此相同的材料制成，优选地由氧化硅制成。可以使用CVD等来形成绝缘膜ZM3。将要形成的绝缘膜ZM3的厚度优选足以利用绝缘膜ZM3来填充沟槽TR。
接下来，如图7所示，使用CMP(化学机械抛光)等来抛光绝缘膜ZM3，以去除沟槽TR外部的绝缘膜ZM3、并且将绝缘膜ZM3留在沟槽TR中(图1的步骤S6)。通过该步骤，可以如图7所示形成由掩埋在沟槽TR中的绝缘膜ZM3组成的元件隔离部分(元件隔离区域)ST。元件隔离部分ST形成在沟槽TR中。
在步骤S6的抛光处理中，绝缘膜ZM2可以用作抛光阻挡膜。具体地说，在步骤S6中，在绝缘膜ZM2比绝缘膜ZM3更耐抛光(抛光速率比绝缘膜ZM3小)的条件下执行抛光处理，绝缘膜ZM2可以用作抛光阻挡膜。因此，需要从分别不同的材料中形成绝缘膜ZM2和绝缘膜ZM3。当绝缘膜ZM3由氧化硅制成时，绝缘膜ZM2优选地由氮化硅制成。在完成步骤S6中的抛光处理之后，绝缘膜ZM2的上表面被暴露，并且沟槽TR填充有元件隔离部分ST。如图7所示，元件隔离部分ST的上表面几乎与绝缘膜ZM2的上表面处于相同的高度位置。
接下来，如图8所示，元件隔离部分ST的上表面被湿法蚀刻，以降低元件隔离部分ST的上表面的高度位置(图1的步骤S7)。通过该步骤，元件隔离部分ST的上表面的高度变得比绝缘膜ZM2的上表面低预定距离(高度方向距离)。对于这种湿法蚀刻，可以优选使用氢氟酸。在完成这种湿法蚀刻之后，元件隔离部分ST的上表面的高度位置变得比绝缘膜ZM2的上表面低，但是变得与绝缘膜ZM1的上表面高度相等或比绝缘膜ZM1的上表面高。更优选地，比绝缘膜ZM1的上表面高。本文所用的术语“氢氟酸”还意指稀释的氢氟酸(稀氢氟酸)。
接下来，如图9所示，通过蚀刻来去除绝缘膜ZM2(图1的步骤S8)。在该蚀刻中，绝缘膜ZM1可以用作蚀刻阻挡膜。在步骤S8中，在绝缘膜ZM1或元件隔离部分ST比绝缘膜ZM2更耐蚀刻的条件下、优选通过蚀刻来去除绝缘膜ZM2。这使得可以通过蚀刻来选择性地去除绝缘膜ZM2，同时抑制或防止绝缘膜ZM1和元件隔离部分ST被蚀刻。
术语“元件B比元件A更耐蚀刻的条件”具有与“元件B的蚀刻速率比构件A的蚀刻速率小(慢、低)的条件”相同的含义。当元件被容易地蚀刻时，蚀刻速率变大，而当元件变得耐蚀刻时，蚀刻速率变小。
在步骤S8的蚀刻中，优选使用湿法蚀刻。当绝缘膜ZM2由氮化硅制成、并且绝缘膜ZM1和元件隔离部分ST由氧化硅制成时，热磷酸(加热的磷酸)可以优选地用作步骤S8中的湿法蚀刻的蚀刻剂。在步骤S8中，在SOI区域1A和体区域1B二者中，绝缘膜ZM2被去除，并且绝缘膜ZM1的上表面被暴露。
以这种方式，通过STI(浅沟槽隔离)来形成具有STI结构的元件隔离部分ST。紧接在提供SOI衬底1之后，半导体衬底SB在其整个上表面上经由绝缘层BX而具有半导体层SM。另一方面，在形成元件隔离部分ST之后，半导体层SM被划分成多个区域(有源区域)，每个区域被元件隔离部分ST围绕。
沟槽TR和其中的元件隔离部分ST穿透绝缘膜ZM1、半导体层SM和绝缘层BX，并且到达半导体衬底SB。元件隔离部分ST的下部分位于半导体衬底SB中。这表示形成在绝缘膜ZM1、半导体层SM、绝缘层BX和半导体衬底SB中的沟槽TR填充有元件隔离部分ST。因此，元件隔离部分ST的一部分位于绝缘层BX的下表面下方。这意指元件隔离部分ST的底表面(下表面)位于比绝缘层BX的下表面更深的位置，并且元件隔离部分ST的一部分(下部分)从绝缘层BX的下表面向下突出。
在该阶段，SOI区域1A和体区域1B具有相同的结构。具体地说，SOI区域1A和体区域1B各自具有通过按照从底部、绝缘层BX、半导体层SM和绝缘膜ZM1的顺序而在半导体衬底SB上堆叠来获得的结构。在平面图中，元件隔离部分ST(放置)在SOI区域1A与体区域1B之间。换言之，在平面图中，SOI区域1A和体区域1B在其间的边界处具有元件隔离部分ST。在该阶段中，元件隔离部分ST的上表面的高度位置与绝缘膜ZM1的上表面的高度位置几乎相等、或比绝缘膜ZM1的上表面的高度位置高。高度位置优选高于绝缘膜ZM1的上表面。
接下来，如图10所示，通过光刻，在绝缘膜ZM1上形成覆盖SOI区域1A并暴露体区域1B的光致抗蚀剂图案(抗蚀剂图案、掩模层)，以作为掩模层。SOI区域1A中的绝缘膜ZM1覆盖有光致抗蚀剂图案PR1，而体区域1B中的绝缘膜ZM1未覆盖有光致抗蚀剂图案PR1并且被暴露。
光致抗蚀剂图案PR1的侧表面(端部分)位于设置在SOI区域1A与体区域1B之间的元件隔离部分ST上。这表示在平面图中，SOI区域1A和体区域1B在其间的边界处具有元件隔离部分ST，并且该元件隔离部分ST在其上具有光致抗蚀剂图案PR1的侧表面(端部分)。在平面图中位于SOI区域1A与体区域1B之间的边界处的元件隔离部分ST具有覆盖有光致抗蚀剂图案PR1覆盖的区域、以及未覆盖有被光致抗蚀剂图案PR1覆盖而是从该处被暴露的区域。因此，光致抗蚀剂图案PR1形成在元件隔离部分ST和SOI区域1A的绝缘膜ZM1上。
光刻是用于通过涂敷方法而在衬底的整个主表面上形成光致抗蚀剂膜、并且然后通过曝光和显影而使光致抗蚀剂膜图案化来获得所需的光致抗蚀剂图案的技术。
接下来，如图11所示，利用光致抗蚀剂图案PR1作为蚀刻掩模，通过干法蚀刻来从体区域1B去除绝缘膜ZM1(图2的步骤S9)。
在步骤S9中，使用碳氟化合物气体作为蚀刻气体(反应气体)。因此，对于步骤S9的干法蚀刻，使用含有碳氟化合物气体的气体。步骤S9的干法蚀刻中使用的气体含有碳氟化合物气体，但该气体可以进一步含有另一气体(例如，诸如惰性气体的稀释气体)。碳氟化合物气体在其气体分子中含有氟(F)原子和碳(C)原子。
在步骤S9中，从体区域1B去除绝缘膜ZM1，并暴露半导体层SM的上表面。另一方面，在SOI区域1A中，绝缘膜ZM1保持原样而未被蚀刻，因为覆盖有光致抗蚀剂图案PR1。在步骤S9中，覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的区域(部分)不被蚀刻，但是未覆盖有光致抗蚀剂图案PR1而暴露的元件隔离区域ST的区域(部分)被蚀刻。
因此，当执行步骤S9中的蚀刻时，在SOI区域1A和体区域1B之间的边界处存在的元件隔离部分ST的上表面处形成阶梯差DS。该阶梯差DS形成在覆盖有光致抗蚀剂图案PR1的区域与未覆盖有光致抗蚀剂图案PR1的区域之间的边界处，每个区域位于元件隔离部分ST的上表面处。简而言之，该阶梯差DS形成在与光致抗蚀剂图案PR1的侧表面对准的位置处。紧接在步骤S9的蚀刻之前，在元件隔离部分ST的上表面处还不存在这种阶梯差DS。
在本实施例中，步骤S9不仅被执行用于从体区域1B蚀刻绝缘膜ZM1，而且还被执行用于降低未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的上表面的高度位置。降低未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的上表面的高度位置与未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的蚀刻厚度(蚀刻量)的增加相对应。
在本实施例中，在步骤S9中，为了增加在未覆盖有光致抗蚀剂图案PR1的情况下暴露的元件隔离部分ST的蚀刻厚度(蚀刻量)，即使在从体区域1B去除绝缘膜ZM1以暴露体区域1B中的半导体层SM的上表面之后，蚀刻持续预定时间(这意指，过蚀刻时间被延长)。更具体地，将步骤S9中的元件隔离部分ST的蚀刻厚度(蚀刻量)T3调节成至少为紧接在步骤S9之前的绝缘膜ZM1的厚度(第一厚度)T1和半导体层SM的厚度(第二厚度)的总和，第一厚度和第二厚度中的每个厚度都在体区域1B中(简而言之，T3≥T1+T2)。
这里，蚀刻厚度T3与未覆盖有光致抗蚀剂图案PR1而暴露的元件隔离部分ST在步骤S9中蚀刻的厚度相对应。紧接在完成步骤S9的蚀刻之后的阶梯差DS的大小与蚀刻厚度T3相对应。具体地说，紧接在步骤S9的蚀刻完成之后，在覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的上表面与未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的上表面之间的高度差与阶梯差DS的大小相对应、并且因此与蚀刻厚度T3相对应，每个该上表面在光致抗蚀剂图案PR1的侧表面附近的元件隔离部分ST处。
然而，在步骤S9中，需要防止整个半导体层SM从体区域1B去除，并且防止绝缘层BX暴露。在步骤S9中，因此在绝缘层BX从体区域1B暴露之前完成蚀刻。当执行步骤S9时，体区域1B中的半导体层SM可以通过蚀刻半导体层SM而变薄，但是即使其变薄，体区域1B中的半导体层SM在绝缘层BX上也保持层的形式、并且体区域1B中的绝缘层BX也不被暴露。
在步骤S9中，在半导体层SM比绝缘膜ZM1和元件隔离部分ST更耐蚀刻的条件下执行蚀刻。换言之，在步骤S9中，在半导体层SM的蚀刻速率变得比绝缘膜ZM1和元件隔离部分ST的蚀刻速率小的条件下执行蚀刻。通过这种蚀刻，在步骤S9中，通过蚀刻来去除体区域1B中的绝缘膜ZM1，并且与此同时，半导体层SM可以用作蚀刻阻挡层，使得可以防止体区域1B中的绝缘层BX的暴露。
当与本实施例不同时，体区域1B中的绝缘层BX在步骤S9中被暴露，担心的是体区域1B中的绝缘层BX在步骤S9中被蚀刻以暴露半导体衬底SB。在稍后将描述的步骤S14中，体区域1B中的绝缘层BX与SOI区域1A中的绝缘膜ZM1一起被去除。如果在步骤S14之前体区域1B中的绝缘层BX被去除、并且半导体衬底SB被暴露，担心的是在稍后执行的蚀刻步骤中体区域1B中的半导体衬底SB被损坏。因此，需要将绝缘层BX以层的形式保留在体区域1B中的半导体衬底SB上直到紧接在步骤S14之前，以便不从体区域1B暴露半导体衬底SB。
在步骤S9中，通过设置蚀刻条件以阻止半导体层SM被蚀刻，半导体层SM以层的形式保留在层区域1B中，以防止绝缘层BX的暴露。
当步骤S9结束时，未覆盖有光致抗蚀剂图案PR1的区域中的元件隔离部分ST的上表面的高度位置可以比体区域1B中的半导体上SM的上表面的高度位置高、与体区域1B中的半导体上SM的上表面的高度位置相等、或者比体区域1B中的半导体上SM的上表面的高度位置低，尽管其取决于半导体层SM的厚度。然而，紧接在完成步骤S9之后，优选调节在未覆盖有光致抗蚀剂图案PR1的区域中的元件隔离部分ST的上表面的高度位置，以便不低于体区域1B中的绝缘层BX的上表面的高度位置。换言之，紧接在完成步骤S9之后，未覆盖有光致抗蚀剂图案PR1的区域中的元件隔离部分ST的上表面的高度位置优选地与体区域1B中的绝缘层BX的上表面的高度位置几乎相等、或者比体区域1B中的绝缘层BX的上表面的高度位置高。此外，紧接在完成步骤S9之后，未覆盖有光致抗蚀剂图案PR1的区域中的元件隔离部分ST的上表面的高度位置更优选地比体区域1B中的绝缘层BX的上表面的高度位置高。这对于在稍后描述的步骤S14中体区域1B中的绝缘层B被去除时防止体区域1B中的半导体衬底SB的上表面从元件隔离部分ST的上表面突出、以及防止体区域1B中的半导体衬底SB的侧表面暴露是有用的。
接下来，执行氧等离子体处理(图2的步骤S10)。执行步骤S10中的氧等离子体处理，以去除在步骤S9的干法蚀刻期间产生的沉积物(蚀刻沉积物、反应产物)。
步骤S10可以通过将SOI衬底1暴露于由将氧气转换成等离子体而形成的氧等离子体环境来执行。通过执行步骤S10，体区域1B中的半导体层SM的表面和未覆盖有光致抗蚀剂图案PR1的区域中的元件隔离部分ST的表面暴露于氧等离子体环境。由于附接到半导体层SM的表面或元件隔离部分ST的表面的沉积物(在步骤S9的干法蚀刻期间形成的沉积物)也暴露于氧等离子体环境，因此可以通过使该沉积物与氧等离子体反应而去除该沉积物。步骤S10中使用的气体不含氟基气体(在其分子中含有氟原子的气体)，诸如碳氟化合物气体或SF6气体。
在步骤S9的干法蚀刻期间形成的沉积物是在干法蚀刻期间产生的反应产物，并且由例如在步骤S9中使用的蚀刻气体中含有的含碳(C)和氟(F)的聚合物来制成。即使在步骤S9的干法蚀刻期间形成沉积物，也可以通过在步骤S10中执行氧等离子体处理来去除该沉积物。换言之，在使用基于碳氟化合物气体的等离子体蚀刻期间形成的沉积物含有碳(C)和氟(F)，并且可以通过氧等离子体处理来适当地去除这种沉积物，使得在步骤S9的蚀刻之后执行步骤S10的氧等离子体处理。
接下来，如图12所示，利用光致抗蚀剂图案PR1作为蚀刻掩模，通过干法蚀刻来去除体区域1B中的半导体层SM(图2的步骤S11)。步骤S11的干法蚀刻优选为各向同性干法蚀刻，更优选为主要由氟自由基构成的气体的各向同性蚀刻。作为步骤S11中的蚀刻气体，优选SF6(六氟化硫)气体等。对于步骤S11的干法蚀刻，可以优选使用含有SF6气体的气体。
作为另一模式，在步骤S11中可以使用NF3(三氟化氮)气体或ClF3(三氟化氯)气体作为蚀刻气体。因此，对于步骤S11的干法蚀刻，可以使用含有SF6气体、NF3气体或ClF3气体的气体。
步骤S11中的各向同性蚀刻可以优选地例如通过使用CDE(化学干法蚀刻)装置来执行，该装置在将等离子体形成区域与衬底(SOI衬底)之间放置带电粒子的遮蔽板的同时执行蚀刻。备选地，可以在使用具有两个RF电源(即等离子体形成RF电源和带电粒子加速RF电源)的等离子体蚀刻装置、并且设置将要在零(0)处施加到阶段(衬底放置阶段)的电源(带电粒子加速RF电源)的输出的同时，执行步骤S11中的各向同性蚀刻。
在步骤S11中，在体区域1B中，通过蚀刻来去除半导体层SM，并且暴露绝缘层BX的上表面。另一方面，在SOI区域1A中，绝缘膜ZM1和半导体层SM保持不被蚀刻，因为它们覆盖有光致抗蚀剂图案PR1。
在步骤S11中，优选在绝缘层BX和元件隔离部分ST比半导体层SM更耐蚀刻的条件下，通过蚀刻来从体区域1B去除半导体层SM。换言之，在步骤S11中，优选在绝缘层BX和元件隔离部分ST中的每一个的蚀刻速率变得比半导体层SM的蚀刻速率小的条件下执行蚀刻。因此，在步骤S11中，可以通过蚀刻来从体区域1B选择性地去除半导体层SM；体区域1B中的绝缘层BX可以用作蚀刻阻挡层；并且可以抑制或防止元件隔离部分ST被蚀刻。
由于步骤S9和步骤S11关于将要蚀刻的对象不同，因此步骤S11中使用的蚀刻气体与步骤S9中使用的蚀刻气体不同。具体地说，步骤S9是积极地(有意地)蚀刻体区域1B中的绝缘膜ZM1和未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的一部分的步骤，而步骤S11是积极的(有意地)蚀刻体区域1B中的半导体层SM的步骤。
即使在步骤S9、S10和S11中的每一个步骤之后，SOI区域1A中的绝缘膜ZM1也不被蚀刻，因为其覆盖有光致抗蚀剂图案PR1。
步骤S9中的蚀刻步骤、步骤S10中的氧等离子体处理和步骤S11中的蚀刻步骤优选在不将SOI衬底1暴露在空气中的情况下连续地执行。
在步骤S11中的蚀刻步骤之后，如图13所示，通过灰化等来去除光致抗蚀剂图案PR1。在这个阶段，如图13所示，绝缘膜ZM1保持，并且绝缘膜ZM1的上表面暴露在SOI区域1A中、而绝缘层BX的上表面暴露在体区域1B中。
在该阶段，与体区域1B中的半导体衬底SB相邻的元件隔离部分ST的上表面的高度位置优选地不低于体区域1B中的绝缘层BX的上表面。因此，在该阶段，与体区域1B中的半导体衬底SB相邻的元件隔离部分ST的上表面的高度位置优选地与体区域1B中的绝缘层BX的上表面的高度位置几乎相同、或者比体区域1B中的绝缘层BX的上表面的高度位置高，更优选地，比体区域1B中的绝缘层BX的上表面高。
接下来，如图14所示，通过光刻，在SOI衬底1上形成覆盖体区域1B并暴露SOI区域1A的光致抗蚀剂图案(抗蚀图案、掩模层)以作为掩模层。体区域1B中的绝缘层BX覆盖有光致抗蚀剂图案PR2，但是SOI区域1A中的绝缘膜ZM1被暴露而未覆盖有光致抗蚀剂图案PR2。
接下来，利用光致抗蚀剂图案PR2作为掩模(离子注入抑制掩模)，对SOI区域1A的半导体衬底SB执行离子注入(图2的步骤S12)。在下文中将这种离子注入称为“步骤S12的离子注入”。在图14中，通过步骤S12的离子注入而已经引入杂质的区域附有附图标记GP，并示出为半导体区域(杂质扩散层)GP。通过步骤S12的离子注入，在SOI区域1A中的半导体衬底SB中引入杂质(p型杂质或n型杂质)，并形成半导体区域GP。半导体区域GP是p型半导体区域或n型半导体区域，并且与绝缘层BX相邻。步骤S12的离子注入将杂质离子引入SOI区域1A中的半导体衬底SB中，但是期望不将杂质离子引入半导体层SM中。步骤S12的离子注入不将杂质引入SOI衬底1的体区域1B，因为光致抗蚀剂图案PR2用作离子注入抑制掩模。在步骤S12的离子注入之后，光致抗蚀剂图案PR2被去除。
形成半导体区域GP以控制将要在SOI区域1A中形成的MISFET的阈值电压。在如此制造的半导体装置中，可以通过将预定电压施加到形成在SOI区域1A中的半导体衬底SB中的半导体区域GP，来控制在SOI区域1A中形成的MISFET的阈值电压。
不期望直接在半导体层SM的表面(硅表面)上或在半导体衬底SB的表面(硅表面)上形成光致抗蚀剂图案。在本实施例中，形成光致抗蚀剂图案PR1和PR2或稍后描述的光致抗蚀剂图案PR3，而不暴露半导体层SM或半导体衬底SB，使得这些光致抗蚀剂图案PR1、PR2和PR3均不与半导体衬底SB的表面(硅表面)或半导体层SM的表面(硅表面)接触。
接下来，如图15所示，通过光刻，在SOI衬底1上形成覆盖SOI区域1A并暴露体区域1B的光致抗蚀剂图案(抗蚀图案、掩模层)PR3以作为掩模层。SOI区域1A中的绝缘膜ZM1覆盖有光致抗蚀剂图案PR3，但是体区域1B中的绝缘层BX被暴露出来而未覆盖有光致抗蚀剂图案PR3。
接下来，利用光致抗蚀剂图案PR3作为掩模(离子注入抑制掩模)，将p型杂质(例如，硼)离子注入到体区域1B中的半导体衬底SB中以形成p阱(p型半导体区域)PW(图2的步骤S13)。在下文中将该离子注入称为“步骤S13的离子注入”。p阱PW是p型半导体区域，在该p型半导体区域中引入了p型杂质。
在步骤S13的离子注入中，光致抗蚀剂图案PR3用作离子注入抑制掩模，使得杂质不被引入SOI衬底1的SOI区域1A中。p阱PW形成在体区域1B中的半导体衬底SB中。在步骤S13的离子注入之后，光致抗蚀剂图案PR3被去除，如图16所示。
在用于形成p阱PW的离子注入之前或之后，可以利用光致抗蚀剂图案PR3作为掩模，将沟道掺杂离子注入执行到体区域1B中的半导体衬底SB中。在以上描述中，步骤S12之后是步骤S13，但是步骤S12和步骤S13的顺序可以颠倒为另一模式。
即使在完成步骤S12和S13之后，绝缘膜ZM1也以层的形式保持在SOI区域1A中，并且绝缘膜ZM1的上表面仍然暴露。在体区域1B中，绝缘层BX以层的形式保持，并且绝缘层BX的上表面仍然暴露。在SOI区域1A中，半导体层SM不暴露，而在体区域1B中，半导体衬底SB不暴露。
接下来，如图17所示，绝缘膜ZM1从SOI区域1A被去除，并且绝缘层BX从体区域1B被去除，二者均通过蚀刻来去除(图2的步骤S14)。在步骤S14的蚀刻时，湿法蚀刻是优选的。
在步骤S14中，优选的是在半导体层SM和半导体衬底SB比绝缘膜ZM1和绝缘层BX更耐蚀刻的条件下，通过蚀刻来去除SOI区域1A中的绝缘膜ZM1和体区域1B中的绝缘层BX。换言之，在步骤S14中，优选的是在半导体层SM的蚀刻速率和半导体衬底SB的蚀刻速率变得比绝缘膜ZM1的蚀刻速率和绝缘层BX的蚀刻速率小的条件下执行蚀刻。这使得可以通过蚀刻来去除SOI区域1A中的绝缘膜ZM1和体区域1B中的绝缘层BX，并且与此同时，允许SOI区域1A中的半导体层SM和体区域1B中的半导体衬底SB作为蚀刻阻挡，以抑制或防止SOI区域1A中的半导体层SM和体区域1B中的半导体衬底SB被蚀刻。当绝缘膜ZM1和绝缘层BX均由氧化硅制成时，在步骤S14中优选使用氢氟酸作为蚀刻剂。
由于在暴露元件隔离部分ST的上表面、SOI区域1A中的绝缘膜ZM1的上表面、以及体区域1B中的绝缘层BX的上表面的同时执行步骤S14的蚀刻，所以元件隔离部分ST的表面层部分、SOI区域1A中的绝缘膜ZM1、以及体区域1B中的绝缘层BX在步骤S14中通过蚀刻被去除。在SOI区域1A中的绝缘膜ZM1被去除以暴露半导体层SM的上表面时的阶段完成步骤S14的蚀刻，并且与此同时，从体区域1B去除绝缘层BX以暴露半导体衬底SB的上表面。在步骤S14中，还蚀刻元件隔离部分ST，并且其蚀刻厚度(蚀刻量)与SOI区域1A中的绝缘膜ZM1或体区域1B中的绝缘层BX的蚀刻厚度(蚀刻量)处于相同的水平。
紧接在完成步骤S14之后，如图17所示，去除绝缘膜ZM1并且在SOI区域1A中暴露半导体层SM的上表面，同时去除绝缘层BX并且在体区域1B中暴露半导体衬底SB(p阱PW)的上表面。在步骤S14中，优选的是不使用干法蚀刻而是使用湿法蚀刻。当使用湿法蚀刻时，即使在执行这种蚀刻直到半导体层SM和半导体衬底SB的暴露的情况下，也可以防止半导体层SM和半导体衬底SB被损坏。
以这种方式，元件隔离部分ST形成在SOI衬底1中；半导体层SM和绝缘层BX被去除，以暴露体区域1B中的半导体衬底SB的上表面(失去SOI结构)；半导体层SM和绝缘层BX保持，并且SOI结构维持在SOI区域1A中。此阶段的SOI衬底1在下文中将称为“衬底1C”。在下面的描述中，术语“衬底1C的主表面”具有与SOI区域1A中的半导体层SM的主表面和体区域1B中的半导体衬底SB的主表面相同的含义。
衬底1C具有SOI区域1A和体区域1B。SOI区域1A可以被认为是具有掩埋在其中的绝缘层BX的SOI结构的区域，体区域1B可以被认为是不具有SOI结构的区域，因为该体区域1B没有掩埋在其中的绝缘层BX。更具体地，衬底1C的SOI区域1A包括具有半导体衬底SB的堆叠结构(SOI结构)、堆叠在半导体衬底SB上的绝缘层BX、以及堆叠在绝缘层BX上的半导体层SM的区域。衬底1C的体区域1B是总厚度由半导体衬底SB组成的区域。SOI区域1A和体区域1B还包括其中具有元件隔离部分ST的区域。在体区域1B中，元件隔离部分ST的一部分(存在于绝缘层BX的下表面下方的部分)在去除半导体层SM和绝缘层BX之后保持的同时被掩埋在半导体衬底SB中，并且该部分成为体区域1B中的元件隔离部分ST。
在该阶段，与SOI区域1A中的半导体层SM相邻的元件隔离部分ST的上表面的高度位置优选被调节为使得不比SOI区域1A中的半导体层SM的上表面低。与体区域1B中的半导体衬底SB相邻的元件隔离部分ST的上表面的高度位置优选被调节，以便不低于体区域1B中的绝缘层BX的上表面。因此，在该阶段，与SOI区域1A中的半导体层SM相邻的元件隔离部分ST的上表面的高度位置与SOI区域1A中的半导体层SM的上表面的高度位置几乎相等、或者比SOI区域1A中的半导体层SM的上表面的高度位置高。更优选地，比半导体层SM的上表面高。与体区域1B中的半导体衬底SB相邻的元件隔离部分ST的上表面的高度位置与体区域1B中的半导体衬底SB的上表面的高度位置几乎相等、或者比体区域1B的半导体衬底SB的上表面的高度位置高。更优选地，比体区域1B中的半导体衬底SB的上表面高。然而，在本实施例中，由于步骤S9中的元件隔离部分ST的蚀刻厚度增加，所以在元件隔离部分ST相邻于半导体衬底SB的上表面与体区域1B的半导体衬底SB的上表面之间的高度差(意指隔离部分阶梯差TD2)紧接在完成步骤S14之后可以减小。
接下来，在SOI区域1A和体区域1B二者中形成诸如MISFET(晶体管)的半导体元件(图2的步骤S15)。
在衬底1C的SOI区域1A中，在平面图中，半导体层SM被划分成由元件隔离部分ST围绕的多个区域(有源区域)，并且在每个有源区域中的半导体层SM上形成MISFET。在衬底1C的SOI区域1A中，在平面图中，每个有源区域中的半导体层SM在其外围被元件隔离部分ST围绕，并且下表面与绝缘层BX相邻。每个有源区域中的半导体层SM被元件隔离部分ST和绝缘层BX围绕。在衬底1C的体区域1B中，在平面图中，半导体衬底SB被划分成由元件隔离部分ST围绕的多个区域(有源区域)，并且在每个有源区域中的半导体衬底SB上形成MISFET。在衬底1C的体区域1B中，在平面图中，每个有源区域在其外围被元件隔离部分ST围绕。
以下将在下文中描述步骤S15的一个示例。
首先，如图18所示，栅极绝缘膜GF1形成在SOI区域1A中的半导体层SM的上表面上以及体区域1B中的半导体衬底SB的上表面上。栅极绝缘膜GF1由氧化硅膜等制成，并且可以通过热氧化等来形成。
接下来如图19所示，通过光刻，在SOI衬底1上形成覆盖体区域1B中的栅极绝缘膜GF1并暴露SOI区域1A中的栅极绝缘膜GF1的光致抗蚀剂图案PR4。然后，利用该光致抗蚀剂图案PR4作为蚀刻掩模，通过蚀刻来去除SOI区域1A中的栅极绝缘膜GF1。此时，体区域1B中的栅极绝缘膜GF1保持而不被蚀刻，因为该栅极绝缘膜GF1覆盖有光致抗蚀剂图案PR4。图19示出了该阶段。然后，光致抗蚀剂图案PR4被去除。
接下来，如图20所示，在SOI区域1A中的半导体层SM的上表面上形成栅极绝缘膜GF2。栅极绝缘膜GF2由氧化硅膜等制成，并且可以通过热氧化等来形成。在用于形成栅极绝缘膜GF2的热氧化处理期间，体区域1B中的栅极绝缘膜GF1可以变厚。
以这种方式，SOI区域1A中的半导体层SM在其上表面上具有栅极绝缘膜GF2，并且体区域1B中的半导体衬底SB在其上表面上具有栅极绝缘膜GF1。在该阶段，栅极绝缘膜GF1比栅极绝缘膜GF2厚。栅极绝缘膜GF1和GF2不形成在元件隔离部分ST上。形成在SOI区域1A中的半导体层SM上的栅极绝缘膜GF2是用于在SOI区域1A中形成的MISFET(第一晶体管)的栅极绝缘膜的绝缘膜，形成在体区域1B中的半导体衬底SB上的栅极绝缘膜GF1是用于在体区域1B中形成的MISFET(第二晶体管)的栅极绝缘膜的绝缘膜。
接下来，如图21所示，在形成用于在衬底1C的主表面上(即，栅极绝缘膜GF1和GF2和元件隔离部分ST上)的栅电极形成的、诸如掺杂多晶硅膜的硅膜PS作为导电膜之后，在硅膜PS上形成诸如氮化硅膜的绝缘膜CPZ。然后，如图22所示，通过光刻和干法蚀刻来使绝缘膜CPZ图案化，并且利用图案化的绝缘膜CPZ作为蚀刻掩模，通过干法蚀刻来使硅膜PS图案化。
如图22所示，使用图案化的硅膜PS来形成栅电极GE1和GE2。栅电极GE1经由栅极绝缘膜GF2而形成在SOI区域1A中的半导体层SM上。栅电极GE2经由栅极绝缘膜GF1而形成在体区域1B中的半导体衬底SB(p阱PW)上。由图案化的绝缘膜CPZ制成的盖绝缘膜CP1形成在栅电极GE1上，并且由图案化的绝缘膜CPZ制成的盖绝缘膜CP2形成在栅电极GE2上。盖绝缘膜CP1具有与栅电极GE1几乎相似的平面形状，并且盖绝缘膜CP2具有与栅电极GE2几乎相似的平面形状。可以通过在使硅膜PS图案化时执行的干法蚀刻、或之后执行的湿法蚀刻，来蚀刻未覆盖有栅电极GE1和GE2的栅极绝缘膜GF1和GF2的相应部分。
在SOI区域1A中形成的栅极绝缘膜GF2、栅电极GE1和盖绝缘膜CP1的堆叠结构在下文中将称为“堆叠体LT1”。在体区域1B中形成的栅极绝缘膜GF1、栅电极GE2和盖绝缘膜CP2的堆叠结构在下文中将称为“堆叠体LT2”。
图23和图24分别是示出与图22的步骤阶段相同的步骤阶段的局部平面图，并且图22示出了SOI区域1A，而图23示出了体区域1B。从图22和图23中明显的是，堆叠体LT1和LT2(栅电极GE1和GE2)中的每一个在栅极宽度方向上的其两个端部分处位于元件隔离部分ST上，但是堆叠体LT1和堆叠体LT2(栅电极GE1和栅电极GE2)都未到达阶梯差DS。在体区域1B中，多个(例如，两个)栅电极GE2(堆叠体LT2)可以并排布置在相同的有源区域上，如稍后在图46中所示。在SOI区域1A中，多个(例如，两个)栅电极GE1(堆叠体LT1)可以并排布置在相同的有源区域上。
然后，在堆叠体LT1的侧表面上形成侧壁间隔物SW1作为侧壁绝缘膜。侧壁间隔物SW1形成步骤可以如下执行。
如图25所示，由其上的绝缘膜IL1和绝缘膜IL2组成的堆叠膜LM形成在衬底1C的整个主表面上，以覆盖堆叠体LT1和LT2。绝缘膜IL1由例如氧化硅膜制成，并且绝缘膜IL2由例如氮化硅膜制成。然后，覆盖体区域1B中的堆叠膜LM并且暴露SOI区域1A中的堆叠膜LM的光致抗蚀剂图案PR5形成在堆叠膜LM上。通过各向异性蚀刻，堆叠膜LM被回蚀，以在堆叠体LT1的每个侧表面上形成侧壁间隔物SW1。该阶段示出在图26中。体区域1B中的堆叠膜LM保持而不被蚀刻，因为其覆盖有光致抗蚀剂图案PR5。保持在体区域1B中的堆叠膜LM在下文中将称为“堆叠膜LM1”。光致抗蚀剂图案PR5然后被去除。侧壁间隔物SW1由在半导体层SM上延伸并且然后在堆叠体LT1的侧表面上连续地具有几乎均匀的厚度的绝缘膜IL1、以及经由绝缘膜IL1而与半导体层SM和堆叠体LT1分离的绝缘膜IL2组成。
接下来，如图27所示，半导体层EP通过外延生长来形成在SOI区域1A中的半导体层SM上。半导体层EP由例如单晶硅制成。
为了通过外延生长来形成半导体层EP，外延层(半导体层EP)选择性地生长在半导体层SM的暴露表面上，并且在绝缘膜上没有外延层生长。因此，半导体层EP选择性地生长在未覆盖有堆叠体LT1和侧壁间隔物SW1的SOI区域1A中的半导体层SM的表面的区域(暴露表面)上。在SOI区域1A中，半导体层EP形成在由堆叠体LT1和侧壁间隔物SW1组成的结构的两侧上。由于半导体衬底SB覆盖有堆叠膜LM1，所以外延层(半导体层EP)未形成在体区域1B中。
在SOI区域1A中的半导体层SM上形成的半导体层SM和半导体层EP在下文中将统称为“半导体层SM1”。
接下来，如图28所示，在形成覆盖SOI区域1A并暴露体区域1B的光致抗蚀剂图案(未示出)之后，体区域1B中的堆叠膜LM1通过各向异性蚀刻而被回蚀，以在堆叠体LT2的两个侧表面上形成侧壁间隔物SW2。SOI区域1A中的堆叠体LT1和侧壁间隔物SW1保持而不被蚀刻，因为它们覆盖有光致抗蚀剂图案。然后，光致抗蚀剂图案被去除。图28示出了去除光致抗蚀剂图案之后的阶段。侧壁间隔物SW2具有与侧壁间隔物SW1的配置基本相同的配置。
接下来，如图29所示，配置侧壁间隔物SW1和SW2的绝缘膜IL2通过蚀刻被去除。此时，由于在绝缘膜IL1比绝缘膜IL2更耐蚀刻的条件下、通过蚀刻来去除绝缘膜IL2，所以配置侧壁间隔物SW1和SW2的绝缘膜IL1几乎保持而不被蚀刻。绝缘膜IL2由与盖绝缘膜CP1和CP2的材料相同的材料制成。因此，通过该蚀刻，也可以去除盖绝缘膜CP1和CP2。
如图30所示，通过将诸如磷(P)或砷(As)的n型杂质离子注入到SOI区域1A中的半导体层SM1的栅电极GE1两侧上的区域中，来形成n-型半导体区域(扩展区域)EX1。另外，通过将诸如磷(P)或砷(As)的n型杂质离子注入到体区域1B中的半导体衬底SB(p阱PW)的栅电极GE2两侧上的区域中，来形成n-型半导体区域(扩展区域)EX2。图30将通过离子注入而在其中已经注入杂质的区域示出为点线区域。
在用于形成n-型半导体区域EX1的离子注入期间，栅电极GE1和在栅电极的侧表面上延伸的绝缘膜IL1的一部分可以用作离子注入抑制掩模。在用于形成n-型半导体区域EX2的离子注入期间，栅电极GE2和在栅电极GE2的侧表面上延伸的绝缘膜IL1的一部分可以用作离子注入抑制掩模。n-型半导体区域EX1和n-型半导体区域EX2可以通过相同的离子注入步骤或不同的离子注入步骤来形成。
接下来，如图31所示，在栅电极GE1和GE2中的每个栅电极的侧表面上形成侧壁间隔物SW3作为侧壁绝缘膜。侧壁间隔物SW3形成步骤可以如下执行。
具体地说，在形成用于在衬底1C的主表面上形成侧壁间隔物SW3的绝缘膜(例如，氮化硅膜)以便覆盖栅电极GE1和GE2以及绝缘膜IL1之后，获得的绝缘膜通过各向异性蚀刻而被回蚀，以在栅电极GE1和GE2中的每个栅电极的侧表面上形成侧壁间隔物SW3。在SOI区域1A中，侧壁间隔物SW3经由绝缘膜IL1而形成在栅电极GE1的侧表面上，而在体区域1B中，侧壁间隔物SW3经由绝缘膜IL1而形成在栅电极GE2的侧表面上。
接下来，如图32所示，通过将诸如磷(P)或砷(As)的n型杂质离子注入到SOI区域1A中的半导体层SM1的栅电极GE1和侧壁间隔物SW3的两侧上的区域中，来形成n+型半导体区域(源极/漏极区域)SD1。另外，通过将诸如磷(P)或砷(As)的n型杂质离子注入到体区域1B中的半导体衬底SB(p阱PW)的栅电极GE2和侧壁间隔物SW2的两侧上的区域中，来形成n+型半导体区域(源极/漏极区域)SD2。图32将通过上述离子注入而在其中注入杂质的区域示出为点线区域。
在用于形成n+型半导体区域SD1的离子注入期间，其两侧上的栅电极GE1和侧壁间隔物SW3可以用作离子注入抑制掩模。在用于形成n+型半导体区域SD2的离子注入期间，其两侧上的栅电极GE2和侧壁间隔物SW3可以用作离子注入抑制掩模。n+型半导体区域SD1的杂质浓度比n-型半导体区域EX1的杂质浓度高，并且n+型半导体区域SD2的杂质浓度比n-型半导体区域EX2的杂质浓度高。n+型半导体区域SD1和n+型半导体区域SD2可以通过相同的离子注入步骤或不同的离子注入步骤来形成。
在SOI区域1A中的半导体层SM1中，n-型半导体区域EX1和n+型半导体区域SD1配置具有LDD结构的源极/漏极区域(用于源极或漏极的半导体区域)，而在体区域1B中的半导体衬底SB(p阱PW)中，n-型半导体区域EX2和n+型半导体区域SD2配置具有LDD结构的源极/漏极区域。
接下来，执行活化退火，作为用于激活引入n+型半导体区域SD1和SD2以及n-型半导体区域EX1和EX2中的杂质的热处理。当离子注入区域为非晶态时，其可以在该活化退火期间结晶。
接下来，如图33所示，通过salicide(自对准硅化物)工艺，在n+型半导体区域SD1和SD2的上部分(表面层部分)和栅电极GE1和GE2上形成低电阻金属硅化物层SL。
金属硅化物层SL可以如以下具体描述而形成。用于形成金属硅化物层SL的金属膜形成在衬底1C的主表面上，以覆盖栅电极GE1和GE2以及侧壁间隔物SW3。然后，获得的衬底1C被热处理，以使金属膜与n+型半导体区域SD1和SD2以及栅电极GE1和GE2中的每一个的上部分之间发生反应。因此，可以形成金属硅化物层SL。然后，金属膜的未反应部分被去除。图33示出了紧接在去除之后的阶段。
以这种方式执行步骤S15，并且可以在SOI区域1A和体区域1B中的每一个中形成诸如MISFET(晶体管)的半导体元件。
接下来，如图34所示，在衬底1C的主表面上形成绝缘膜SZ1作为层间绝缘膜，以覆盖栅电极GE1和GE2以及侧壁间隔物SW3。作为绝缘膜SZ1，可以使用仅由其上的氧化硅膜制成的膜、或者由其上的氮化硅膜和厚氧化硅膜的堆叠膜制成的膜。在形成绝缘膜SZ1之后，可以根据需要通过CMP来抛光绝缘膜SZ1的上表面。
接下来，利用在绝缘膜SZ1上形成的光致抗蚀剂图案(未示出)作为蚀刻掩模，绝缘膜SZ1被干法蚀刻，以在绝缘膜SZ1中形成接触孔(通孔)。
接下来，在接触孔中形成由钨(W)等制成的导电插塞PG。插塞PG可以例如通过在包括接触孔内部的绝缘膜SZ1上依次形成阻挡导体膜和钨膜、并且然后通过CMP或回蚀来去除接触孔外部的主导电膜和阻挡导体膜的不需要部分来形成。
接下来，在其中掩埋有插塞PG的绝缘膜SZ1上形成绝缘膜SZ2之后，在绝缘膜SZ2的预定区域中形成布线沟槽，并且布线沟槽通过单镶嵌技术而填充有布线M1。布线M1例如是主要由铜组成的铜布线(掩埋铜布线)。布线M1经由插塞PG而与n+型半导体区域SD1、n+型半导体区域SD2、栅电极GE1或栅电极GE2电连接。
然后，通过双镶嵌技术来形成第二层布线和其上方的布线，但是这里省略了对它们的说明和描述。布线M1和其上方的布线不限于镶嵌布线。备选地，它们可以通过使布线导体膜图案化而形成，并且它们可以是例如钨布线或铝布线。
如上所述制造本实施例的半导体装置。
在本实施例中，n沟道MISFET形成为MISFET，但是p沟道MISFET也可以通过反转导电类型来形成。还可以在SOI区域1A中形成n沟道MISFET和p沟道MISFET中的任一者或两者。而且，n沟道MISFET和p沟道MISFET中的任一者或两者可以形成在体区域1B中。
<研究示例>
将参照图35至图46来描述本发明人的研究示例。图35是示出制造研究示例的半导体装置的步骤的过程流程图，并且对应于图2。图35至图45是在制造步骤期间的研究示例的半导体装置的局部横截面图，并且图46是在制造步骤期间的研究示例的半导体装置的局部平面图。
在执行步骤S1至S8的步骤以获得图9的结构之后，在如对应于图10的图36所示的研究示例中，也形成覆盖SOI区域1A并暴露体区域1B的光致抗蚀剂图案PR1。
接下来，如图37所示，利用光致抗蚀剂图案PR1作为蚀刻掩模，通过干法蚀刻来去除体区域1B中的绝缘膜ZM1(图35的步骤S109)。碳氟化合物气体用作蚀刻气体。
在体区域1B中，绝缘膜ZM1在步骤S109中被去除，并且半导体层SM的上表面被暴露。另一方面，在SOI区域1A中，绝缘膜ZM1在不被蚀刻的情况下而保持。在步骤S109中，在未覆盖有光致抗蚀剂图案PR1的情况下被暴露的元件隔离部分ST的区域也被蚀刻。因此，通过步骤S109的蚀刻，阶梯差DS101在与光致抗蚀剂图案PR1的侧表面对准的位置处、形成在SOI区域1A与体区域1B之间的边界处存在的元件隔离部分ST的上表面上。
在研究示例中，在与上述步骤S9不同的步骤S109中，在从体区域1B去除绝缘膜ZM1并且暴露体区域1B中的半导体层SM的上表面的阶段完成蚀刻。步骤S109中的元件隔离部分ST的蚀刻厚度T103几乎等于紧接在执行步骤S109之前的体区域1B中的绝缘膜ZM1的厚度T1(意指T103＝T1)。在步骤S109中的蚀刻完成的阶段的阶梯差DS101的大小几乎等于紧接在执行步骤S109之前的体区域1B中的绝缘膜ZM1的厚度T1。
接下来，在研究示例中，如图38所示，在不进行步骤S10的氧等离子体处理的情况下，利用光致抗蚀剂图案PR1作为蚀刻掩模，通过干法蚀刻来选择性地去除体区域1B中的半导体层SM(图35的步骤S111)。通过这种去除，绝缘层BX的上表面暴露在体区域1B中。使用各向同性干法蚀刻作为步骤S111的蚀刻，并且使用SF6气体等作为蚀刻气体。在执行步骤S111的蚀刻步骤之后，如图39所示，通过灰化等来去除光致抗蚀剂图案PR1。
在该阶段，绝缘膜ZM1保持，并且绝缘膜ZM1的上表面在SOI区域1A中暴露，而绝缘层BX的上表面在体区域1B中暴露。
接下来，在形成光致抗蚀剂图案PR2(这里未示出)之后，如图35所示，通过执行离子注入，在SOI区域1A中的半导体衬底SB中形成半导体区域GP(图35的步骤S112)。然后，在形成光致抗蚀剂图案PR3(这里未示出)之后，执行离子注入以在体区域1B中的半导体衬底SB中形成p阱PW(图35的步骤S113)。
接下来，如图40所示，通过湿法蚀刻来去除SOI区域1A中的绝缘膜ZM1和体区域1B中的绝缘层BX(图35的步骤S114)。通过这种去除，半导体层SM的上表面在SOI区域1A中暴露，而半导体衬底SB的上表面(p阱PW)在体区域1B中暴露。氢氟酸被用作蚀刻剂。
接下来，如图41所示，通过热氧化等，在SOI区域1A中的半导体层SM的上表面和体区域1B中的半导体衬底SB的上表面上形成栅极绝缘膜GF1。然后，如图42所示，在形成光致抗蚀剂图案PR4之后，通过利用光致抗蚀剂图案PR4作为蚀刻掩模进行蚀刻，来去除SOI区域1A中的栅极绝缘膜GF1。在去除光致抗蚀剂图案PR4之后，如图43所示，通过热氧化等，在SOI区域中的半导体层SM的上表面上形成栅极绝缘膜GF2。以这种方式，SOI区域1A中的半导体层SM在上表面上具有栅极绝缘膜GF2，并且体区域1B中的半导体衬底SB在上表面上具有栅极绝缘膜GF1。
接下来，如图44所示，硅膜PS形成在栅极绝缘膜GF1和GF2以及元件隔离部分ST上，并且然后绝缘膜CPZ形成在硅膜PS上。然后，通过干法蚀刻来使绝缘膜CPZ和硅膜PS图案化。因此，如图45所示，由栅极绝缘膜GF2、栅电极GE1和盖绝缘膜CP1组成的堆叠体LT1形成在SOI区域1A中，并且由栅极绝缘膜GF1、栅电极GE2、盖绝缘膜CP2构成的堆叠体LT2形成在体区域1B中。
此后的研究示例的步骤类似于参照图25至和图34的描述，因此这里省略了对其说明和描述。
本发明人的研究表明，图35至图44所示的研究示例的制造步骤具有以下问题。
具体地说，在研究示例中，体区域1B中的隔离部分阶梯差TD2变得远大于在步骤S114完成的阶段(图40的阶段)时的SOI区域1A中的隔离部分阶梯差TD1。
这里，SOI区域1A中的隔离部分阶梯差TD1由SOI区域1A中的半导体层SM的上表面和与SOI区域1A中的半导体层SM相邻的元件隔离部分ST组成。SOI区域1A中的隔离部分阶梯差TD1的大小对应于SOI区域1A中的半导体层SM的上表面和与SOI区域1A中的半导体层SM相邻的元件隔离部分ST的上表面之间的高度差。另外，体区域1B中的隔离部分阶梯差TD2由体区域1B中的半导体衬底SB的上表面和与体区域1B中的半导体衬底SB相邻的元件隔离部分ST组成。体区域1B中的隔离部分阶梯差TD2的大小对应于体区域1B中的半导体衬底SB的上表面和与体区域1B中的半导体衬底SB相邻的元件隔离部分ST的上表面之间的高度差。
以下是体区域1B中的隔离部分阶梯差TD2变得远大于SOI区域1A中的隔离部分阶梯差TD1的原因。
当在步骤S109中去除体区域1B中的绝缘膜ZM1时，在未覆盖有光致抗蚀剂图案PR1的情况下暴露的元件隔离部分ST的蚀刻厚度几乎等于绝缘膜ZM1的厚度。当在步骤S114中去除SOI区域1A中的绝缘膜ZM1和体区域1B中的绝缘层BX时，暴露的元件隔离部分ST的蚀刻厚度在其与SOI区域1A中的半导体层SM相邻的位置和其与在体区域1B中的半导体衬底SB相邻的位置之间大致相等。尽管隔离部分阶梯差TD2变得远大于隔离部分阶梯差TD1，但是步骤S109中的蚀刻步骤和步骤S114中的蚀刻步骤因此几乎没有贡献。
另一方面，当在步骤S111中从体区域1B去除半导体层SM时，几乎不蚀刻在未覆盖有光致抗蚀剂图案PR1的情况下暴露的元件隔离部分ST。与紧接在步骤S111(图37)之前的体区域1B中的绝缘膜ZM1的上表面和与其相邻的元件隔离部分ST的上表面之间的高度差H101相比，体区域1B中的半导体层SM的上表面和与其相邻的元件隔离部分ST的上表面之间的高度差H102在完成步骤S111(图38)时变得大于步骤S111中去除的半导体层SM的厚度T101。这由下式表示：H102＝H101+T101。因此，在步骤S114完成的阶段(图40)，体区域1B中的隔离部分阶梯差TD2变得远大于SOI区域1A中的隔离部分阶梯差TD1。
如图41所示，在SOI区域1A中的半导体层SM的上表面上和体区域1B中的半导体衬底SB的上表面上形成栅极绝缘膜GF1之后，通过如图42所示的蚀刻来去除SOI区域1A中的栅极绝缘膜GF1。这种蚀刻包括蚀刻与SOI区域1A中的半导体层SM相邻的元件隔离部分ST的上表面。通过该蚀刻，SOI区域1A中的隔离部分阶梯差TD1变小。由于在该蚀刻期间体区域1B覆盖有光致抗蚀剂图案PR4，所以也防止了与体区域1B中的半导体衬底SB相邻的元件隔离部分ST的上表面被蚀刻，并且因此，体区域1B中的隔离部分阶梯差TD2不会变小。与SOI区域1A中的非常小的隔离部分阶梯差TD1相比，体区域1B中的隔离部分阶梯差TD2变得非常大。
由于SOI区域1A中的较小的隔离部分阶梯差TD1，不会发生由SOI区域1A中的隔离部分阶梯差TD1引起的不便。另一方面，体区域1B中的相当大的隔离部分阶梯差TD2可能导致由体区域1B中的隔离部分阶梯差TD2引起的不便。
由体区域1B中的隔离部分阶梯差TD2引起的不便的示例包括：当例如硅膜PS被形成为用于形成栅电极GE1和GE2的导电膜并且该硅膜PS通过蚀刻而图案化时、产生在与体区域1B中的隔离部分阶梯差TD2相邻的位置处的硅膜PS的蚀刻残留物(蚀刻残余物)PS1。换言之，如图45所示，从体区域1B中的半导体衬底SB的上表面突出的元件隔离部分ST的一部分的侧壁上不可避免地产生硅膜PS的蚀刻残留物PS1。在具有该蚀刻残留物PS1的同时获得的半导体装置可能具有劣化的可靠性，因为该蚀刻残留物PS1具有导电性。例如，如图46所示，在两个或更多个(在该图中为两个)栅电极GE2(堆叠体LT2)并排布置在相同的有源区域上的情况下，这些(两个)栅电极GE2可以经由已经沿着隔离部分阶梯差TD2保持的硅膜PS的蚀刻残留物PS1而彼此连接。因此，需要防止在与体区域1B中的隔离部分阶梯差TD2相邻的位置处产生硅膜PS的蚀刻残留物PS1。图46是平面图，但为了便于观看该图，硅膜PS的蚀刻残留物PS1被阴影化。
隔离部分阶梯差TD2的尺寸的减小对于防止在与体区域1B中的隔离部分阶梯差TD2相邻的位置处产生硅膜PS的蚀刻残留物PS1是有效的。当隔离部分阶梯差TD2较小时，在与隔离部分阶梯差TD2相邻的位置处不容易产生硅膜PS的蚀刻残留物PS1。
步骤S114中的过蚀刻量或时间的增加被认为是用于减小隔离部分阶梯差TD2的尺寸的解决方案。然而，在这种情况下，与体区域1B中的半导体衬底SB相邻的位置处的元件隔离部分ST的蚀刻厚度的增加可以减小隔离部分阶梯差TD2，但是与SOI区域1A中的半导体层SM相邻的位置处的元件隔离部分ST的蚀刻厚度也增加。SOI区域1A中的半导体层SM的上表面的高度位置不可避免地变得高于元件隔离部分ST的上表面。这可能导致SOI区域1A中的半导体层SM的侧表面暴露，并且因此，在用于栅电极的硅膜PS的图案化期间可能不期望地导致在SOI区域1A中产生硅膜PS的蚀刻残留物。
<本实施例的主要特性>
在本实施例中，在步骤S9中，通过利用光致抗蚀剂图案PR1(第一掩模层)作为蚀刻掩模的干法蚀刻(第一干法蚀刻)来去除体区域1B(第二区域)中的绝缘膜ZM1(第一绝缘膜)，使体区域1B中的半导体层SM暴露。步骤S9中的该干法蚀刻(第一干法蚀刻)使用含有碳氟化合物气体的气体(第一气体)。
本实施例的主要特性之一在于，在步骤S9的干法蚀刻中，未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的蚀刻厚度T3至少是SOI区域1A中的绝缘膜ZM1的厚度T1和紧接在开始步骤S9的干法蚀刻之前的半导体层SM的厚度T2的总和(T3≥T1+T2)。执行步骤S9的干法蚀刻以满足T3≥T1+T2，以便减小体区域1B中的隔离部分阶梯差TD2。
在上述研究示例中，在步骤S109中，当去除体区域1B中的绝缘膜ZM1并且暴露体区域1B中的半导体层SM的上表面时，蚀刻完成。因此，步骤S109中的元件隔离部分ST的蚀刻厚度T103几乎等于紧接在开始执行步骤S109之前的体区域1B中的绝缘膜ZM1的厚度T1(意指T103＝T1)。在步骤S114完成的阶段(图40)，体区域1B中的隔离部分阶梯差TD2变得相当大。
另一方面，在本实施例中，在步骤S9中，即使在去除体区域1B中的绝缘膜ZM1、暴露在体区域1B中的半导体层SM的上表面、并且未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST的干法蚀刻持续一定时间之后，干法蚀刻持续一段时间。这意指在步骤S9中，过蚀刻时间被确定，以在暴露体区域1B中的半导体层SM之后，通过过蚀刻来调节元件隔离部分ST的蚀刻厚度等于或大于半导体层SM的厚度T2。换言之，由于稍后执行的步骤S11几乎不蚀刻元件隔离部分ST，因此根据预期在步骤S9中暴露半导体SM之后的过蚀刻量或时间增加，并且元件隔离部分ST的蚀刻厚度被调节为等于或大于半导体层SM的厚度T2。这使得可以在步骤S14完成的阶段(图17)减小体区域1B中的隔离部分阶梯差TD2。
在研究示例中，步骤S109和步骤S111中的元件隔离部分ST的总蚀刻厚度比步骤S109和S111中从体区域1B去除的绝缘膜ZM1和半导体层SM的总厚度小半导体层SM的厚度，并且这导致在步骤S114完成的阶段中体区域1B中的隔离部分阶梯差TD2增加。另一方面，在本实施例中，步骤S9和步骤S11中的元件隔离部分ST的总蚀刻厚度近似于步骤S9和步骤S11中从体区域1B去除的绝缘膜ZM1和半导体层SM的总厚度(意指T1+T2)。因此，可以使体区域1B中的隔离部分阶梯差TD2在步骤S14完成的阶段变小。
在本实施例中，在步骤S14完成的阶段(图17的阶段)或在形成栅极绝缘膜GF1和GF2的阶段(图20的阶段)，不仅SOI区域1A中的隔离部分阶梯差TD1可以变小、而且体区域1B中的隔离部分阶梯差TD2也可以变小。例如，可以使SOI区域1A中的隔离部分阶梯差TD1基本上等于体区域1B中的隔离部分阶梯差TD2。
在本实施例中，通过在步骤S9中增加元件隔离部分ST的蚀刻厚度T3并由此减小体区域1B中的隔离部分阶梯差TD2，可以防止由体区域1B中的隔离部分阶梯差TD2引起的不便。例如，当硅膜PS被形成为用于形成栅电极GE1和GE2的导电膜、并且通过蚀刻使该硅膜PS图案化时，可以防止在与体区域1B中的隔离部分阶梯差TD2相邻的位置处产生硅膜PS的蚀刻残留物(蚀刻残余物)。这使得可以提供具有提高的可靠性的半导体装置，以提高的产量制造半导体装置，并且由于易于管理制造步骤而容易地制造半导体装置。
本实施例的另一主要特性(第二特性)在于，在步骤S9的干法蚀刻之后，在步骤S10中执行衬底(SOI衬底1)的氧等离子体处理。在步骤S10的氧等离子体处理之后，在步骤S11中通过利用光致抗蚀剂图案PR1作为蚀刻掩模的干法蚀刻、去除体区域1B中的半导体层SM，来暴露体区域1B中的绝缘层BX。
由于以下原因，在步骤S9与步骤S11之间插入步骤S10的氧等离子体处理。
随着干法蚀刻量的增加，在干法蚀刻期间容易产生沉积物，导致沉积物的量增加。在干法蚀刻期间形成的沉积物是在干法蚀刻期间产生的反应产物，并且其含有在干法蚀刻中使用的气体分子中含有的原子。在步骤S9中，使用含有碳氟化合物气体的气体，使得在步骤S9的干法蚀刻期间形成的沉积物含有碳(C)原子和氟(F)原子，更具体地，其由含碳(C)和氟(F)的聚合物组成。
在本实施例的步骤S9中的过蚀刻量或时间比在研究示例的步骤S109中的过蚀刻量或时间大，使得在步骤S9中干法蚀刻期间形成的沉积物的量可能变大。当步骤S11的蚀刻步骤被执行、同时保留步骤S9的干法蚀刻期间形成的沉积物时，在步骤S9的干法蚀刻期间形成的沉积物变成障碍物、并且利用沉积物遮蔽的半导体层SM被部分地保持并且可能变为半导体层SM的蚀刻残留物(蚀刻残余物)。例如，在体区域1B中、元件隔离部分ST的上表面高于在步骤S9的干法蚀刻完成的阶段的半导体层SM的上表面的情况下，沉积物可能不可避免地附着到从半导体层SM的上表面突出的元件隔离部分ST的一部分的侧壁上，并且半导体层SM的蚀刻残留物受到沉积物的干扰而可能在步骤S11中产生。在体区域1B中、元件隔离部分ST的上表面位于比半导体层SM的上表面低的位置的情况下，沉积物可能不可避免地附着到从元件隔离部分ST的上表面突出的半导体层SM的一部分的侧壁上，并且半导体层SM的蚀刻残留物受到沉积物的干扰而可能在步骤S11中产生。在任一情况下，在执行步骤S11的蚀刻步骤而不去除在步骤S9的干法蚀刻期间形成的沉积物时，可能产生半导体层SM的蚀刻残留物。半导体层SM不是绝缘体，从而为了使半导体装置具有增强的可靠性，期望尽可能地防止半导体层SM的这种蚀刻残留物。
在本实施例中，在步骤S9中利用含有碳氟化合物气体的气体进行干法蚀刻之后，在步骤S10中进行氧等离子体处理。氧等离子体处理适合于去除在利用碳氟化合物气体干法蚀刻期间产生的沉积物(含有碳原子和氟原子的聚合物)。因此，在步骤S9的干法蚀刻期间形成的沉积物可以通过步骤S10的氧等离子体处理而去除。在没有步骤S9的干法蚀刻期间形成的沉积物的情况下来执行步骤S11。这使得当在步骤S11中通过蚀刻来去除体区域1B中的半导体层SM时，可以适当地防止半导体层SM的蚀刻残留物(蚀刻残余物)的产生。这使得可以提供具有提高的可靠性的半导体装置，以提高的产量制造半导体装置，并且由于易于管理制造步骤而容易地制造半导体装置。
在研究示例中，由于步骤S109中的过蚀刻量或时间较小，因此在步骤S109的干法蚀刻期间形成的沉积量较小，从而与本实施例不同的是，即使不在步骤S10中进行氧等离子体处理，半导体层SM的蚀刻残留物在步骤S114中也几乎不产生。本发明人已经发现，在本实施例中，另一方面，步骤S9中的过蚀刻量或时间增加以减小体区域1B中的隔离部分阶梯差TD2，并且这增加了在步骤S9的干法蚀刻期间形成的沉积物的量。为了防止由于沉积物而在步骤S11中发生不便，在步骤S10中引入氧等离子体处理。因此，组合使用第一特性和第二特性是非常重要的。这种组合使得可以防止由于体区域1B中的隔离部分阶梯差TD2而引起的不便，并且防止由于在步骤S9的干法蚀刻期间形成的沉积物而引起的不便。在本实施例中，可以通过在步骤S9中增加元件隔离部分ST的蚀刻厚度T3来实现隔离部分阶梯差TD2的减小，并且同时可以通过添加步骤S10的氧等离子体处理来克服由于步骤S9的元件隔离部分ST的蚀刻厚度T3的增加而导致的不便。因此，由此获得的半导体装置可以具有提高的可靠性。
接下来将描述本实施例的另一特性。
在步骤S9中，应该防止从体区域1B去除整个半导体层SM以暴露绝缘层BX。在步骤S9中的干法蚀刻完成的阶段和步骤10中的氧等离子体处理完成的阶段，必要的是体区域1B中的半导体层SM以层的形式保持在绝缘层BX上、并且体区域1B中的绝缘层BX不暴露。然而，在步骤S9中，在体区域1B中的半导体层SM暴露之后的过蚀刻量或时间变大，使得在步骤S9可以过多地蚀刻体区域1B中的半导体层SM，并且体区域1B中的半导体层SM可以消失，除非将元件隔离部分ST和半导体层SM上的绝缘膜ZM1的蚀刻选择性设置得较高。因此，在半导体层SM比绝缘膜ZM1和元件隔离部分ST更耐蚀刻的条件下，执行步骤S9的干法蚀刻。期望设置蚀刻条件，使得绝缘层BX和半导体层SM上的元件隔离部分ST的蚀刻选择性变得尽可能高。绝缘膜ZM1和半导体层SM上的元件隔离部分ST的蚀刻选择性与绝缘膜ZM1和元件隔离部分ST的蚀刻速率和半导体层SM的蚀刻速率的比率相对应。
在步骤S9中，碳氟化合物气体被用作蚀刻气体。步骤S9中使用的碳氟化合物气体优选在其气体分子中含有气体分子中的两个或更多个碳(C)原子或者一个或多个氢(H)原子。这使得可以使绝缘膜ZM1和半导体层SM上的元件隔离部分ST的蚀刻选择性较高，使得可以以较高的蚀刻选择性来蚀刻绝缘膜ZM1和元件隔离部分ST，同时抑制蚀刻半导体层SM。
在其气体分子中含有两个或更多个碳(C)原子的碳氟化合物气体的示例包括C2F6气体、C4F8气体和C4F6气体。在其气体分子中含有一个或多个氢(H)原子的碳氟化合物气体的示例包括CHF3气体和CH2F2气体。这些气体中的一个或多个可以优选用于步骤S9的干法蚀刻。
在步骤S9中，优选不是CF4气体、而是在其气体分子中含有两个或更多个碳(C)原子或者在气体分子中含有一个或多个氢(H)原子的碳氟化合物气体。然而，利用这种气体的干法蚀刻可能在干法蚀刻期间产生沉积物(反应产物)。然而，在本实施例中，步骤S9之后是步骤S10的氧等离子体处理。即使使用这种气体来进行步骤S9、并且在干法蚀刻期间形成的沉积物的量增加，也可以通过步骤S10的氧等离子体处理适当地去除沉积物。因此，在其气体分子中含有两个或更多个碳(C)原子或者在分子中含有一个或多个氢(H)原子的碳氟化合物气体可以用于步骤S9的干法蚀刻而不会造成任何不便。
步骤S9的蚀刻步骤优选为各向异性干法蚀刻。步骤S11的蚀刻步骤优选为各向同性干法蚀刻。以下是其原因。
具体地说，在步骤S11中将要蚀刻的对象是半导体层SM，因此，当使用各向异性干法蚀刻时，半导体层SM的蚀刻残留物可以保持在体区域1B中的元件隔离部分ST的侧壁上。然而，半导体层SM不是绝缘体，从而期望尽可能地防止半导体层SM的这种蚀刻残留物。沟槽TR(其横截面形状)很可能具有锥形形状，因此，元件隔离部分ST(其横截面形状)也很可能具有锥形形状。当元件隔离部分ST具有锥形形状时，即使半导体层SM通过各向异性干法蚀刻被去除，由锥形元件隔离部分ST遮蔽的半导体层SM的一部分也很可能保持为元件隔离部分ST的侧壁上的蚀刻残留物。因此，通过各向同性干法蚀刻来实现步骤S11的蚀刻步骤，其中通过各向同性干法蚀刻，可以更适当地防止在体区域1B中的元件隔离部分ST的侧壁上留下半导体层SM的蚀刻残留物。
当通过各向同性干法蚀刻来执行步骤S9的蚀刻步骤时，元件隔离部分ST不可避免地在光致抗蚀剂图案PR1的侧表面下方被侧蚀刻。因此，优选通过各向异性干法来蚀刻进行步骤S9的蚀刻步骤。这可以防止元件隔离部分ST在光致抗蚀剂图案PR1的侧表面下方的不可避免的侧蚀刻。即使当元件隔离部分ST的平面尺寸变小时，也可以容易地应用本实施例的制造步骤。这有利于减小半导体装置的尺寸。对于绝缘膜ZM1和元件隔离部分ST的各向异性干法蚀刻，优选利用碳氟化合物气体的干法蚀刻。通过在步骤S9中使用含有碳氟化合物气体的气体，绝缘膜ZM1和元件隔离部分ST可以被适当地各向异性地干法蚀刻。
在步骤S11中，执行利用主要由氟自由基组成的气体的各向同性干法蚀刻(例如，利用SF6气体的各向同性干法蚀刻)。在步骤S9中利用碳氟化合物气体干法蚀刻期间形成的沉积物不能通过这种各向同性干法蚀刻而容易地去除。然而，在本实施例中，在步骤S9的干法蚀刻形成的沉积物通过执行在步骤S9之后、并且其随后是步骤S11的步骤S10的氧等离子体处理来去除。步骤S11的各向同性干法蚀刻可以适当地进行，而不受在步骤S9的干法蚀刻期间形成的沉积物的不利影响。
(第二实施例)
图47是示出制造第二实施例的半导体装置的步骤的过程流程图，并且对应于图2。
第二实施例的制造步骤与第一实施例的制造步骤的不同之处在于，在步骤S10(氧等离子体处理)与步骤S11(半导体层SM的干法蚀刻)之间具有步骤S10a(参照图47)。
并且在第二实施例中，如在第一实施例中那样，通过执行直到步骤S9(绝缘膜ZM1的干法蚀刻)的步骤来获得图11中所示的结构。在第二实施例中执行如在第一实施例中的步骤S10的氧等离子体处理之后，利用含有碳氟化合物气体和氧气的气体(混合气体)对SOI衬底1进行等离子体处理(图47的步骤S10a)，这与第一实施例不同。在步骤S10a中的等离子体处理之后，同样在第二实施例中通过执行如在第一实施例中的步骤S11(半导体层SM的干法蚀刻)来获得图12中所示的结构。优选地，连续地执行步骤S9、步骤S10、步骤S10a和步骤S11，而不使SOI衬底1暴露于空气中。在第二实施例中之后的步骤与在第一实施例的步骤类似，因此这里省略重复的描述。
接下来将描述第二实施例与第一实施例之间的差异的步骤S10a的等离子体处理。
可以通过步骤S10的氧等离子体处理来去除在步骤S9的干法蚀刻期间形成的沉积物，但是体区域1B中的半导体层SM的表面可能通过步骤S10的氧等离子体处理而被略微氧化。在氧化硅(绝缘层BX和元件隔离部分ST)比半导体层SM(硅层)更耐蚀刻的条件下，执行步骤S11的蚀刻步骤。因此，与利用体区域1B中被氧化的半导体层SM的表面来执行半导体层SM的蚀刻步骤(S11)相比，更期望利用体区域1B中被暴露的半导体层SM的表面来执行半导体层SM的蚀刻步骤(步骤S11)。
因此，在第二实施例中，在步骤S10(氧等离子体处理)之后、但在步骤S11(干法蚀刻步骤)之前，执行能够去除体区域1B中的半导体层SM的表面上的氧化物膜(氧化硅膜)的步骤S10a。当在步骤S10中在体区域1B中的半导体层SM的表面上形成氧化物膜时，步骤S10a对于通过蚀刻来去除该氧化物膜是有效的。因此，步骤S10a可以被认为是干法蚀刻步骤。在步骤S10a中，还蚀刻在未覆盖有光致抗蚀剂图案PR1的情况下而暴露的元件隔离部分ST的表面层部分。
步骤S10a中使用的气体含有碳氟化合物气体，以便能够从体区域1B中的半导体层SM的表面去除氧化物膜。在步骤S9中，重要的是提高氧化硅(绝缘膜ZM1和元件隔离部分ST)的蚀刻选择性，而在步骤S10a中，不必如此提高氧化硅的蚀刻选择性。这是因为在步骤S9中，如上所述，蚀刻量较大，使得体区域1B中的半导体层SM可能消失而不增加氧化硅的蚀刻选择性，而在步骤S10a中，仅从半导体层SM的表面去除氧化物膜所需的蚀刻量较小，从而即使氧化硅的蚀刻选择性没有如此增强，也不会出现问题。换言之，由于在步骤S10a中氧化硅的蚀刻厚度比步骤S9中的小，因此在步骤S10a中的半导体层SM上的元件隔离部分ST的蚀刻选择性可以比步骤S9中的小。此外，在步骤S10a中的元件隔离部分ST的蚀刻速率可以比步骤S9中的小。
虽然步骤S9和步骤S10a对于元件隔离部分ST的蚀刻都是有效的，但是在步骤S10a中的元件隔离部分ST(未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST)的蚀刻厚度变得小于在步骤S9中的元件隔离部分ST(未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST)的蚀刻厚度。例如，步骤S10a中的元件隔离部分ST的蚀刻厚度等于或小于步骤S9中的元件隔离部分ST的蚀刻厚度的30％，并且例如为约2至6nm。执行步骤S10a以去除步骤S10中形成的氧化物膜，使得步骤S10a的干法蚀刻可以是各向同性的或各向异性的。
另一方面，即使在步骤S10中去除在步骤S9中形成的沉积物之后，如果在步骤S10a中形成沉积物并且在具有步骤S10a中形成沉积物的同时执行步骤S11，则半导体层SM的蚀刻残留物由于步骤S10a中形成的沉积物而在步骤S11中可能保持。因此，在步骤S10a中，需要从体区域1B中的半导体层SM的表面去除氧化物膜，同时防止在步骤S10a期间形成沉积物(反应产物)。
使用碳氟化合物气体对于去除氧化物膜是有效的。为了防止在利用碳氟化合物气体进行干法蚀刻期间形成沉积物，使用含有氧气的蚀刻气体并且含有增加比率的氧气是有效的。因此，在步骤S10a中，执行利用含有碳氟化合物气体和氧气的混合气体的等离子体处理(干法蚀刻)，由此去除体区域1B中的半导体层SM的表面上的氧化物膜，同时防止形成沉积物(反应产物)。
步骤S9中使用的气体含有碳氟化合物气体，并且其可以进一步含有氧气。该气体中的氧气和碳氟化合物气体的比率的增加可以导致蚀刻速率降低以及蚀刻选择性降低。在步骤S9中，需要增加元件隔离部分ST的蚀刻厚度和元件隔离部分ST的蚀刻选择性，使得步骤S9中使用的气体优选不含氧气，或者即使含有氧气、但氧气的含有比率被降低至一定程度。即使步骤S9中使用的气体不含氧气或者如果含有氧气而仅含有较小比率的氧气、并且因此在步骤S9中沉积物的形成量增加的情况下，因为在步骤S10中去除了该沉积物，所以也不会出现问题。
另一方面，在步骤10a中，氧化硅的蚀刻厚度较小，并且因此不需要如此大地增加氧化硅的蚀刻速率，并且不需要如此大地增加氧化硅的蚀刻选择性。然而，必须在步骤S10a中的蚀刻期间抑制沉积物的形成，以防止该沉积物对步骤S11产生不利影响。在步骤S10a中要使用的气体中的氧气与碳氟化合物气体的比率优选增加到一定程度。
在第二实施例中，在步骤S9中使用含碳氟化合物的气体，并且在步骤S10a中使用含有碳氟化合物气体和氧气的气体。在步骤S9中使用不含氧气的气体，或者如果在步骤S9中使用含有氧气的气体，则将步骤S9中使用的氧气和碳氟化合物气体的比率调节为小于步骤S10a中使用的氧气和碳氟化合物气体的比率。换言之，在步骤S9中要使用的气体含有氧气，使得步骤S9中使用的氧气和碳氟化合物气体的比率变得小于步骤S10a中使用的氧气和碳氟化合物气体的比率，或者在步骤S9中要使用的气体不含氧气。步骤S9中使用的气体可以含有氧气或不含氧气，当步骤S9中使用的气体含有氧气时，步骤S10a中的氧气和碳氟化合物气体的比率比步骤S9中的大。
在步骤S9中要使用的气体不含氧气，或者如果有氧气则含有具有较小氧气比率的氧气，从而可以以高选择性地来蚀刻绝缘膜ZM1和元件隔离部分ST，同时抑制蚀刻体区域1B中的半导体层SM。在步骤S9中，沉积物在干法蚀刻期间容易地形成，但是在步骤S10中可以去除该沉积物。在步骤S10a中，由于在该步骤中使用的气体含有碳氟化合物气体和氧气二者，并且该气体含有较高比率的氧气，因此在体区域1B中的半导体层SM的表面上形成的氧化物膜可以在步骤S10a中去除，同时抑制或防止在步骤S10a中形成沉积物。因此，可以在适当地暴露体区域1B中的半导体层SM的表面的同时执行步骤S11，因此，可以更适当地执行步骤S11中的蚀刻步骤。这使得可以提供具有提高的可靠性的半导体装置，以提高的产量制造半导体装置，并且由于易于管理制造步骤而容易地制造半导体装置。
在步骤S9中，要使用的碳氟化合物气体优选在其气体分子中含有气体分子中的两个或更多个碳原子或者至少一个氢原子，以增强对绝缘膜ZM1和元件隔离部分ST的蚀刻作用，从而增加蚀刻选择性。在步骤S10a中，另一方面，步骤S10a中使用的碳氟化合物气体优选为CF4气体，因为对半导体层SM的表面上的氧化物膜或元件隔离部分ST的蚀刻作用的增强除了防止蚀刻期间形成沉积物之外不需要如此大地增强。通过在步骤S10a中使用CF4气体作为碳氟化合物气体，可以更适当地抑制或防止在蚀刻期间形成沉积物，并且可以更适当地防止在步骤S10a期间形成的沉积物对步骤S11的不利影响。
含有碳氟化合物气体和氧气的气体(混合气体)中的氧气与碳氟化合物气体的比率被限定为，它们引入到等离子体设备时的氧气流量与碳氟化合物气体流量的比率。例如，在碳氟化合物气体和氧气被引入等离子体设备时碳氟化合物气体的流量为X1sccm并且氧气的流量为X2sccm的情况下，氧气与碳氟化合物气体的比率由X2/X1表示。在步骤S9中碳氟化合物气体和氧气被引入等离子体设备(干法蚀刻设备)时碳氟化合物气体的流量为X3sccm并且氧气的流量为X4sccm、并且在步骤S10a中碳氟化合物气体和氧气被引入等离子体设备(干法蚀刻设备)时碳氟化合物气体为X5sccm并且氧气的流量为X6sccm的情况下，以下等式被建立：(X4/X3)<(X6/X5)。然而，还建立了以下等式：X3>0，X4≥0，X5>0以及X6>0。这也将类似地应用于稍后将描述的第三实施例中的步骤S9和S10b。
(第三实施例)
图48是示出制造第三实施例的半导体装置的步骤的过程流程图，并且对应于图2。
第三实施例的制造步骤与第一实施例的制造步骤的不同之处在于，执行步骤S10b代替步骤S10(氧等离子体处理(参照图48))。
并且在第三实施例中，如在第一实施例中那样，通过执行直到步骤S9(绝缘膜ZM1的干法蚀刻)的步骤来获得图11中所示的结构。与第一实施例不同，在第三实施例中不执行步骤S10，而是利用含有碳氟化合物气体和氧气的气体(混合气体)来对SOI衬底1进行等离子体处理(干法蚀刻)(图48中所示的步骤S10b)。在第一实施例或第二实施例的步骤S10中，氧气变成等离子体并且不使用碳氟化合物气体。
图12中所示的结构通过在步骤S10b中进行等离子体处理、并且然后在第三实施例中如在第一实施例中执行步骤S11(半导体层SM的干法蚀刻)而获得。优选地，连续地执行步骤S9、步骤S10b和步骤S11，而不使SOI衬底1暴露于空气中。第三实施例中之后的步骤与第一实施例中的步骤类似，因此这里省略重复的描述。
在下文中将描述第三实施例与第一实施例之间的差异的步骤S10b的等离子体处理。
执行步骤S10b以去除在步骤S9的干法蚀刻期间形成的沉积物(反应产物)。因此，步骤S10b中使用的气体含有氧气。由于步骤S10b中的等离子体环境具有氧等离子体，因此可以在步骤S10b中通过氧等离子体的作用来去除在步骤S9的干法蚀刻期间形成的沉积物。
在第三实施例中，为了防止在步骤S10b中在体区域1B中的半导体层SM的表面上形成氧化物膜(氧化硅膜)，步骤S10b中使用的气体也可以含有碳氟化合物气体。步骤S10b中使用的气体还含有碳氟化合物气体，并且因此在步骤S10b中的等离子体处理中蚀刻氧化物膜是有效的，从而可以防止在体区域1B中的半导体层SM的表面上形成氧化物膜。
因此，步骤S10b中使用的气体含有碳氟化合物气体和氧气。然而，在步骤S10b中使用的氧气与碳氟化合物气体的比率变高，从而难以在步骤S10b中形成沉积物(反应产物)，同时有助于在步骤S10b中去除在步骤S9的干法蚀刻期间形成的沉积物(反应产物)。
另一方面，步骤S9中使用的气体含有碳氟化合物气体，并且可以进一步含有氧气，但即使该气体含有氧气，氧气与碳氟化合物气体的比率也优选不高。其原因类似于第二实施例中描述的原因。简而言之，在步骤S9中的元件隔离部分ST的蚀刻厚度大于在步骤S10b中的蚀刻厚度，使得在半导体层SM上的元件隔离部分ST的蚀刻选择性应当变高。
在第三实施例中，步骤S9使用含有碳氟化合物的气体，并且步骤S10b使用含有碳氟化合物气体和氧气的气体。作为在步骤S9要使用的气体，不含氧气的气体被使用。如果在步骤S9中使用含有氧气的气体，则步骤S9中使用的氧气与碳氟化合物气体的比率小于步骤S10b中使用的氧气与碳氟化合物气体的比率。换言之，步骤S9中使用的气体含有氧气、使得步骤S9中使用的氧气与碳氟化合物气体的比率变得小于步骤S10b中使用的氧气与碳氟化合物气体的比率，或者步骤S9中使用的气体不含氧气。步骤S9中使用的气体可以不含氧气或可以含有氧气，并且当步骤S9中使用的气体含有氧气时，步骤10b中氧气与碳氟化合物气体的比率比在步骤S9中的大。
由于步骤S9中使用的气体不含氧气、或者即使该气体含有氧气而氧气的比率较小，因此可以以高选择比率来蚀刻绝缘膜ZM1和元件隔离部分ST，同时抑制体区域1B中的半导体层SM的蚀刻。尽管在步骤S9的干法蚀刻期间可能形成沉积物，但是可以在步骤S10b中去除该沉积物。在步骤S10b中使用的气体含有碳氟化合物气体和氧气、并且氧气的比率较大，从而可以在去除步骤S9期间形成的沉积物的同时抑制或防止在步骤S10b中形成沉积物。在步骤S10b中使用的气体还含有碳氟化合物气体，从而可以防止在体区域1B中的半导体层SM的表面上形成氧化物膜。步骤S11可以在没有在步骤S9中形成的沉积物的情况下作为去除的结果来执行，并且同时更适当地暴露体区域1B中的半导体层SM的表面。因此，可以更适当地执行步骤S11中的蚀刻步骤。这使得可以提供具有提高的可靠性的半导体装置，以提高的产量制造半导体装置，并且由于易于管理制造步骤而容易地制造半导体装置。
步骤S9和步骤S10b二者对元件隔离部分ST具有蚀刻作用，但是步骤S10b中的元件隔离部分ST(未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST)的蚀刻厚度变得小于步骤S9中的元件隔离部分ST(未覆盖有光致抗蚀剂图案PR1的元件隔离部分ST)的蚀刻厚度。例如，步骤S10b中的元件隔离部分ST的蚀刻厚度等于或小于步骤S9中的元件隔离部分ST的蚀刻厚度的30％，并且例如为约2至6nm。步骤S10b也可以被认为是干法蚀刻步骤。执行步骤10b以去除步骤S9中形成的沉积物，使得步骤S10b的干法蚀刻(等离子体处理)优选是各向同性的。
在步骤S10b中的元件隔离部分ST的蚀刻厚度比步骤S9的小，使得在步骤S10b中的半导体层SM上的元件隔离部分ST的蚀刻选择性可以比步骤S9中的小。另外，在步骤S10b中的元件隔离部分ST的蚀刻速率可以比步骤S9中的小。
在步骤S9中使用的碳氟化合物气体优选在其气体分子中含有两个或更多个碳原子或者在气体分子中含有一个或多个氢原子，以便增强对绝缘膜ZM1和元件隔离部分ST的蚀刻作用，从而增加其蚀刻选择性。另一方面，在步骤S10b中，步骤S10b中使用的碳氟化合物气体优选为CF4气体，因为除了必须防止在蚀刻期间形成沉积物之外，不需要对元件隔离部分ST进行如此大的蚀刻作用。在步骤S10b中使用CF4气体作为碳氟化合物气体，使得可以更适当地抑制或防止在蚀刻期间形成沉积物、并且更适当地防止在步骤S10b中形成的沉积物对步骤S11产生不利影响。
在第二实施例中执行步骤S10和步骤S10a，但是它们在第三实施例中作为步骤S10b中的一个步骤(等离子体处理)执行。因此，第三实施例具有以下优点：可以减少制造半导体装置的步骤数目。另一方面，在第二实施例中，用于在体区域1b的半导体层SM的表面上去除在步骤S9中形成沉积物的步骤S10、以及用于去除在步骤S10中形成的不需要的氧化物膜的沉积物的步骤S10a可以在适于它们的相应最佳条件下执行。第二实施例具有以下优点：可以容易地控制步骤S10和步骤S10a，并且可以更适当地执行在蚀刻期间形成的沉积物的去除和不需要的氧化物膜的去除。
已经基于一些实施例而具体描述了由本发明人做出的发明。不必说的是，本发明不限于这些实施例，而是可以在不脱离本发明的主旨的情况下以各种方式进行修改。
下面将描述在以上实施例中描述的一些细节。
[附录1]
一种制造半导体装置的方法，包括以下步骤：
(a)提供衬底，衬底包括半导体衬底，半导体衬底上的绝缘层，绝缘层上的半导体层，半导体层上的第一绝缘膜，穿透第一绝缘膜、半导体层和绝缘层并到达半导体衬底的沟槽，以及掩埋在沟槽中的元件隔离部分，
其中绝缘层、第一绝缘膜和元件隔离部分由彼此相同的材料制成；
(b)在步骤(a)之后，形成第一掩模层，以便覆盖衬底的第一区域中的第一绝缘膜，并且以便暴露衬底的第二区域中的第一绝缘膜，第二区域与第一区域不同，
其中元件隔离部分位于第一区域与第二区域之间的边界处；
其中第一掩模层的侧表面位于元件隔离部分上；
(c)在步骤(b)之后，利用第一掩模层作为蚀刻掩模，通过第一干法蚀刻来去除第二区域中的第一绝缘膜，从而暴露第二区域中的半导体层；
(d)在步骤(c)之后，对衬底进行等离子体处理；
(e)在步骤(d)之后，利用第一掩模层作为蚀刻掩模，通过第二干法蚀刻来去除第二区域中的半导体层，从而暴露第二区域中的绝缘层；
(f)在步骤(e)之后，去除第一掩模层；
(g)在步骤(f)之后，通过蚀刻来去除第一区域中的第一绝缘膜和第二区域中的绝缘层，从而暴露第一区域中的半导体层和第二区域中的半导体衬底；以及
(h)在步骤(g)之后，在第一区域中的半导体层上形成第一晶体管，并在第二区域中的半导体衬底上形成第二晶体管；
其中步骤(c)中的第一干法蚀刻使用含有碳氟化合物气体的第一气体，
其中步骤(d)中的等离子体处理使用含有碳氟化合物气体和氧气的第二气体，
其中在步骤(c)中，通过第一干法蚀刻，未覆盖有第一掩模层的元件隔离部分的蚀刻厚度等于或大于紧接在开始第一干法蚀刻之前的第一绝缘膜的第一厚度与紧接在开始第一干法蚀刻之前的半导体层的第二厚度的总和，以及
其中第一气体含有氧气、以便使第一气体中的氧气与碳氟化合物气体的比率小于第二气体中的氧气与碳氟化合物气体的比率，或者第一气体中不含氧气。
[附录2]
在根据附录1的制造半导体装置的方法中，
在第一气体中含有的碳氟化合物气体在气体分子中含有两个或更多个碳原子、或者在气体分子中含有一个或多个氢原子，并且
在第二气体中含有的碳氟化合物气体是CF4气体。
[附录3]
在根据附录1的制造半导体装置的方法中，
在步骤(c)中，在半导体层比第一绝缘膜和元件隔离部分更耐蚀刻的条件下，通过第一干法蚀刻来去除第二区域中的第一绝缘膜，以暴露第二区域中的半导体层，
在步骤(e)中，在绝缘层和元件隔离部分比半导体层更耐蚀刻的条件下，通过第二干法蚀刻来去除第二区域中的半导体层，以暴露第二区域中的绝缘层，
第一干法蚀刻是各向异性干法蚀刻，以及
第二干法蚀刻是各向同性干法蚀刻。
[附录4]
在根据附录1的制造半导体装置的方法中，
第一绝缘膜、绝缘层和元件隔离部分各自由氧化硅制成，以及
半导体层由硅制成。
[附录5]
在根据附录1的制造半导体装置的方法中，
执行第一干法蚀刻，使得在横截面图中，未覆盖有第一掩模层的元件隔离部分的上表面不会变得比第二区域中的绝缘层的上表面低。

Claims (19)

1.一种制造半导体装置的方法，包括以下步骤：
(a)提供衬底，所述衬底包括：半导体衬底，所述半导体衬底上的绝缘层，所述绝缘层上的半导体层，所述半导体层上的第一绝缘膜，穿透所述第一绝缘膜、所述半导体层和所述绝缘层并到达所述半导体衬底的沟槽，以及掩埋在所述沟槽中的元件隔离部分，
其中所述绝缘层、所述第一绝缘膜和所述元件隔离部分由彼此相同的材料制成；
(b)在所述步骤(a)之后，形成第一掩模层，以便覆盖所述衬底的第一区域中的所述第一绝缘膜，并且以便暴露所述衬底的第二区域中的所述第一绝缘膜，所述第二区域与所述第一区域不同，
其中所述元件隔离部分位于所述第一区域与所述第二区域之间的边界处，并且
其中所述第一掩模层的侧表面位于所述元件隔离部分上；
(c)在所述步骤(b)之后，利用所述第一掩模层作为蚀刻掩模，通过第一干法蚀刻来去除所述第二区域中的所述第一绝缘膜，从而暴露所述第二区域中的所述半导体层；
其中通过所述第一干法蚀刻，未覆盖有所述第一掩模层的所述元件隔离部分的蚀刻厚度等于或大于紧接在开始所述第一干法蚀刻之前的所述第一绝缘膜的第一厚度与紧接在开始所述第一干法蚀刻之前的所述半导体层的第二厚度的总和；
(d)在所述步骤(c)之后，利用所述第一掩模层作为蚀刻掩模，通过第二干法蚀刻来去除所述第二区域中的所述半导体层，从而暴露所述第二区域中的所述绝缘层；
(e)在所述步骤(d)之后，去除所述第一掩模层；
(f)在所述步骤(e)之后，通过蚀刻来去除所述第一区域中的所述第一掩模层和所述第二区域中的所述绝缘层，从而暴露所述第一区域中的所述半导体层和所述第二区域中的所述半导体衬底；以及
(g)在所述步骤(f)之后，在所述第一区域中的所述半导体层上形成第一晶体管，并在所述第二区域中的所述半导体衬底上形成第二晶体管。
2.根据权利要求1所述的制造半导体装置的方法，
其中在所述步骤(c)中，在所述半导体层比所述第一绝缘膜和所述元件隔离部分更耐蚀刻的条件下，通过所述第一干法蚀刻来去除所述第二区域中的所述第一绝缘膜，以暴露所述第二区域中的所述半导体层，以及
其中在所述步骤(d)中，在所述绝缘层和所述元件隔离部分比所述半导体层更耐蚀刻的条件下，通过所述第二干法蚀刻来去除所述第二区域中的所述半导体层，以暴露所述第二区域中的所述绝缘层。
3.根据权利要求2所述的制造半导体装置的方法，
其中所述第一干法蚀刻是各向异性干法蚀刻，以及
其中所述第二干法蚀刻是各向同性干法蚀刻。
4.根据权利要求1所述的制造半导体装置的方法，
其中在第一气体中含有的碳氟化合物气体在气体分子中含有两个或更多个碳原子、或者在气体分子中含有一个或多个氢原子。
5.根据权利要求1所述的制造半导体装置的方法，
其中所述第一绝缘膜、所述绝缘层和所述元件隔离部分各自具有氧化硅。
6.根据权利要求5所述的制造半导体装置的方法，
其中所述半导体层具有硅。
7.根据权利要求1所述的制造半导体装置的方法，进一步包括以下步骤：
(e1)在所述步骤(e)之后、但在所述步骤(f)之前，通过将杂质离子注入到所述第一区域中的所述半导体衬底中来形成第一半导体区域，并且通过将杂质离子注入到所述第二区域中的所述半导体衬底中来形成第二半导体区域。
8.根据权利要求1所述的制造半导体装置的方法，
其中在所述步骤(f)中，通过湿法蚀刻来去除所述第一区域中的所述第一绝缘膜和所述第二区域中的所述绝缘层，以暴露所述第一区域中的所述半导体层和所述第二区域中的所述半导体衬底。
9.根据权利要求1所述的制造半导体装置的方法，
其中所述步骤(a)包括以下步骤：
(a1)提供所述衬底，所述衬底包括所述半导体衬底、所述半导体衬底上的所述绝缘层、所述绝缘层上的所述半导体层、所述半导体层上的所述第一绝缘膜、以及所述第一绝缘膜上的第二绝缘膜；
(a2)在所述步骤(a1)之后，形成穿透所述第二绝缘膜、所述第一绝缘膜、所述半导体层和所述绝缘层并且到达所述半导体衬底的所述沟槽；
(a3)在所述步骤(a2)之后，在所述第二绝缘膜上形成第三绝缘膜以填充所述沟槽；
(a4)在所述步骤(a3)之后，从所述沟槽的外部去除所述第三绝缘膜，并且在所述沟槽中形成具有所述第三绝缘膜的所述元件隔离部分；以及
(a5)在所述步骤(a4)之后，通过蚀刻来去除所述第二绝缘膜，
其中所述第二绝缘膜具有与所述第一绝缘膜的材料不同的材料。
10.根据权利要求9所述的制造半导体装置的方法，
其中所述绝缘层、所述第一绝缘膜和所述第三绝缘膜各自具有氧化硅，
其中所述第二绝缘膜具有氮化硅；以及
其中在所述步骤(a4)中，抛光所述第三绝缘膜以从所述沟槽的外部去除所述第三绝缘膜，以在所述沟槽中形成具有所述第三绝缘膜的所述元件隔离部分。
11.根据权利要求1所述的制造半导体装置的方法，
其中所述步骤(g)包括以下步骤：
(g1)在所述第一区域中的所述半导体层和所述第二区域中的所述半导体衬底中的每一个上，形成第四绝缘膜；
(g2)在所述步骤(g1)之后，去除所述第一区域中的所述半导体层上的所述第四绝缘膜，并且将所述第四绝缘膜留在所述第二区域中的所述半导体衬底上；以及
(g3)在所述步骤(g2)之后，在所述第一区域的所述半导体层上形成第五绝缘膜，
其中所述第一区域中的所述半导体层上的所述第五绝缘膜是用于所述第一晶体管的栅极绝缘膜的绝缘膜，以及
其中所述第二区域中的所述半导体衬底上的所述第四绝缘膜是用于所述第二晶体管的栅极绝缘膜的绝缘膜。
12.根据权利要求1所述的制造半导体装置的方法，
其中所述步骤(c)中的所述第一干法蚀刻含有碳氟化合物气体，以及
其中在所述步骤(c)之后并且在所述步骤(d)之前，对所述衬底进行氧等离子体处理。
13.根据权利要求12所述的制造半导体装置的方法，进一步包括以下步骤：
在执行所述氧等离子体处理之后并且在所述步骤(d)之前，利用含有碳氟化合物气体和氧气的第二气体来对所述衬底进行等离子体处理，
其中在所述步骤(c)中要使用的所述第一气体含有氧气，使得所述第一气体中的所述氧气与所述碳氟化合物气体的比率小于所述第二气体中的所述氧气与所述碳氟化合物气体的比率，或者在所述步骤(c)中要使用的所述第一气体不含氧气。
14.根据权利要求13所述的制造半导体装置的方法，
其中所述第一气体中含有的所述碳氟化合物气体在气体分子中含有两个或更多个碳原子、或者在气体分子中含有一个或多个氢原子，以及
其中所述第二气体中含有的所述碳氟化合物气体是CF4气体。
15.根据权利要求13所述的制造半导体装置的方法，
其中在所述氧等离子体处理中未覆盖有所述第一掩模层的所述元件隔离部分的蚀刻厚度小于在所述步骤(c)中未覆盖有所述第一掩模层的所述元件隔离部分的蚀刻厚度。
16.根据权利要求1所述的制造半导体装置的方法，
其中含有SF6气体、NF3气体或ClF3气体的第三气体用于所述步骤(d)中的所述第二干法蚀刻。
17.根据权利要求1所述的制造半导体装置的方法，
其中所述步骤(c)和所述步骤(e)连续地被执行，而不使所述衬底暴露于空气中。
18.根据权利要求1所述的制造半导体装置的方法，
其中执行所述第一干法蚀刻，使得在横截面图中，未覆盖有所述第一掩模层的所述元件隔离部分的上表面不低于所述第二区域中的所述绝缘层的上表面。
19.根据权利要求1所述的制造半导体装置的方法，
其中所述步骤(g)包括以下步骤：
(g1)在所述半导体衬底上形成导电膜，使得所述第一区域中的所述半导体层、所述元件隔离部分、以及所述第二区域中的所述半导体衬底覆盖有所述导电膜；以及
(g2)在所述步骤(g1)之后，使所述导电膜图案化，从而在所述第一区域中的所述半导体层上形成所述第一晶体管的第一栅电极、并且在所述第二区域中的所述半导体衬底上形成所述第二晶体管的第二栅电极，所述第一栅电极由所述导电膜组成，所述第二栅电极由所述导电膜组成。
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