CN102867739A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明涉及一种制造半导体器件的方法。本发明为了以改进的产率提供具有改进的可靠性的半导体器件。在半导体衬底的主表面上形成为氧化物膜的绝缘膜之后，在绝缘膜上形成氮化硅膜。继而，通过等离子体干法蚀刻形成元件隔离沟槽，通过使用HDP-CVD形成由氧化硅制成的绝缘膜以便填充沟槽，并且通过CMP移除沟槽外的绝缘膜，同时留下沟槽中的绝缘膜。继而，移除氮化硅膜，之后通过湿法蚀刻移除绝缘膜以露出半导体衬底。此时，湿法蚀刻绝缘膜，同时向半导体衬底的主表面施加140勒克斯或更高的光。

Description

制造半导体器件的方法
相关申请的交叉引用
于2011年7月5日提交的日本专利申请No.2011-148802的公开内容(包括说明书、附图和摘要)在此通过引用整体并入本文。
技术领域
本申请涉及制造半导体器件的方法，具体而言，涉及当应用至包括形成元件隔离区的步骤的制造半导体器件的方法时有效的技术。
背景技术
通过在半导体衬底中制作沟槽并且继而使用绝缘膜填充这些沟槽来形成元件隔离区。通过在由这些元件隔离区限定的有源区中形成各种半导体元件来制造半导体器件。有源区可以通过这些元件隔离区彼此电绝缘。
日本专利公开No.2006-173260(专利文献1)描述了一种在湿法蚀刻处理之前中和半导体衬底的技术。
日本专利公开No.2008-113028(专利文献2)描述了一种将物质附接至硅表面的一部分的技术，该物质具有比氢的标准电极电势更多的正电势，从而在HF和硅表面的被该物质所附接部分处的硅之间引起氧化反应以形成电子e-，同时阻挡到硅的光并且从而抑制在硅中形成电子空穴对，并且使电子e-与氢离子H+反应。
日本专利公开No.2009-49293(专利文献3)中描述的技术具有以下步骤：步骤(a)，在衬底12上形成第一绝缘膜11；步骤(c)，通过湿法蚀刻选择性地移除第一绝缘膜11；以及步骤(d)，在衬底12的第一绝缘膜11已经被移除的区域上形成第二绝缘膜17。在步骤(c)中，至少在从当开始湿法蚀刻时至将衬底与化学溶液接触的时间段期间，使用可见光或红外光的照明光照射衬底12的表面(在此使用的符号对应于在专利文献3中使用的符号)。
[专利文献1]日本专利公开No.2006-173260
[专利文献2]日本专利公开No.2008-113028
[专利文献3]日本专利公开No.2009-49293。
发明内容
本发明人根据调查研究结果揭示如下内容。
根据关于元件隔离区的形成步骤的调查研究，已经发现在形成元件隔离区之后，所得半导体衬底很可能在其中具有坑(凹陷、孔)。
通过以下来形成元件隔离区：在半导体衬底的主表面上形成氧化物膜；在氧化物膜上形成氮化硅膜；在氮化硅膜、氧化物膜和半导体衬底中形成元件隔离沟槽；形成氧化物膜来填充沟槽；通过CMP移除沟槽外的氧化硅膜，同时留下沟槽中的氧化硅膜以及继而移除氮化硅膜。以此方式，形成由氧化硅膜制成埋设在沟槽中的元件隔离区。继而，通过湿法蚀刻移除在半导体衬底的主表面上的氧化物膜以露出半导体衬底。已经发现，在这样的元件隔离区形成步骤中，在通过湿法蚀刻移除半导体衬底的主表面上的氧化物膜以露出半导体衬底时很有可能在半导体衬底中产生坑。
当在半导体衬底中形成坑时，其有可能使从含有坑的半导体芯片区域(半导体晶片的随后可以分别获得半导体芯片的区域被称为“半导体芯片区域”)获得的半导体芯片(半导体器件)的可靠性恶化。当从含有坑的半导体芯片区域获得的半导体芯片被选择并且继而移除时，这样的坑的存在使半导体器件的产率恶化并且变成成本上升的缘由。
本发明的一个目的在于提供能够提供具有改进的可靠性的半导体器件的技术。
本发明的另一目的在于提供能够改进半导体器件的产率的技术。
本发明的上述和其他目的以及新颖特征将通过本文描述和所附的附图而变得显然。
接着，将简单概述在本文公开的发明中的典型发明。
根据典型实施例的制造半导体器件的方法包括如下步骤：(a)制备半导体衬底；(b)在半导体衬底的主表面上形成第一绝缘膜；(c)使第一绝缘膜和半导体衬底经受等离子体干法蚀刻以在第一绝缘膜和半导体衬底中形成元件隔离沟槽；以及(d)在半导体衬底的主表面上形成第二绝缘膜以填充沟槽。该方法还包括如下步骤：(e)通过CMP移除沟槽外的第二绝缘膜以留下沟槽中的第二绝缘膜；以及(f)通过湿法蚀刻移除第一绝缘膜以露出半导体衬底。在步骤(f)中，湿法蚀刻第一绝缘膜，同时向半导体衬底的主表面的至少一部分施加140勒克司或更高的光。
根据另一典型实施例的制造半导体器件的方法，包括如下步骤：(a)制备半导体衬底；(b)在半导体衬底的主表面上形成第一绝缘膜；(c)使第一绝缘膜和半导体衬底经受等离子体干法蚀刻以在第一绝缘膜和半导体衬底中形成元件隔离沟槽；以及(d)在半导体衬底的主表面上形成第二绝缘膜以填充沟槽。该方法还包括如下步骤：(e)通过CMP移除在沟槽外的第二绝缘膜以留下沟槽中的第二绝缘膜；以及(f)通过湿法蚀刻移除第一绝缘膜以露出半导体衬底。在步骤(f)中，执行对第一绝缘膜的湿法蚀刻，同时向半导体衬底的主表面施加光，并且在步骤(f)之后，当执行对绝缘膜的湿法蚀刻，同时在半导体衬底的主表面上具有绝缘膜和位于绝缘膜上的抗蚀剂层以露出半导体衬底时，在半导体衬底的主表面上的照度被设置为低于在步骤(f)中在半导体衬底的主表面上的照度。
接着将简单描述通过本文描述的那些发明中的典型发明可获得的优势。
典型实施例使得可以提供具有改进的可靠性的半导体器件。
此外，可以降低半导体器件的制造成本。
附图说明
图1是了示出了根据本发明的第一实施例的半导体器件的一些制造步骤的制造工艺的流程图；
图2是示出了根据本发明的第一实施例的半导体器件的一些制造步骤的制造工艺的流程图；
图3是在根据本发明的第一实施例的半导体器件的制造步骤期间半导体器件的部分截面图；
图4是示出了在图3的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图5是示出了在图4的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图6是示出了在图5的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图7是示出了在图6的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图8是示出了在图7的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图9是示出了在图8的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图10是示出了在图9的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图11是示出了在图10的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图12是示出了在图11的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图13是示出了在图12的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图14是示出了在图13的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图15是示出了在图14的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图16是示出了在图15的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图17是示出了在图16的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图18是示出了在图17的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图19是示出了在图18的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图20是示出了在图19的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图21是示出了在图20的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图22是示出了在图21的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图23是示出了在图22的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图24是示出了在图23的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图25是示出了在图24的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图26是示出了在图25的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图27是示出了在图26的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图28是示出了在图27的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图29是示出了在图28的制造步骤之后的制造步骤期间半导体器件的部分截面图；
图30是在步骤S11的绝缘膜的移除步骤(湿法蚀刻步骤)中使用的半导体制造设备(蚀刻单元)的示意图；
图31是在步骤S11的绝缘膜的移除步骤(湿法蚀刻步骤)中使用的半导体制造设备(蚀刻单元)的示意图；
图32是当通过湿法蚀刻从半导体衬底的主表面移除氧化物膜时生成的缺陷的示意图；
图33是当通过湿法蚀刻从半导体衬底的主表面移除氧化物膜时生成的缺陷的示意图；
图34是当通过湿法蚀刻从半导体衬底的主表面移除氧化物膜时生成的缺陷的示意图；
图35A和图35B是在半导体晶片的主表面上的电荷分布的示意图；
图36A和图36B是在半导体晶片的主表面上的电荷分布的示意图；以及
图37是示出了出现的坑的示意图。
具体实施方式
在下面描述的实施例中，为了方便起见，如果需要，在将它们划分成多个章节或多个实施例之后进行描述。这些多个章节或实施例并不彼此独立，而是具有如下关系，从而使得除非另有具体指示，一个实施例是另一实施例的一部分或整体的修改示例、细节或补充性描述，。在下面描述的实施例中，当提及要素的数目(包括数字、值、量和范围)时，要素的数目并不限于特定数字，而是可以多于或者少于具体数字，除非另有具体指示或是在原理上该数字明显限于该具体数字。此外，在下面描述的实施例中，无需赘言，构成要素(包括要素步骤)并非总是必须，除非另有具体指示或是从原理上显然它们是必须的。类似地，在下面描述的实施例中，当提及构成要素的形状、位置关系等时，还涵盖与其基本类似或相似的项目，除非另有具体指示或者在原理上不同。这还适用于上述值和范围。
后文将基于附图具体描述本发明的一些实施例。在用于描述下述实施例的所有附图中，具有类似功能的构件将由类似参考数字标识并且将省略重复描述。此外，在下面的实施例中，原则上不再重复描述与之前描述部分相似的部分。
在实施例中使用的附图中，一些截面图并未画出阴影线以便于示出该截面图。另一方面，可以对一些截面图画出阴影线以便于示出该截面图。
<半导体器件的制造步骤>
接着将基于附图描述根据本实施例的半导体器件的制造步骤。图1是示出了根据本发明的第一实施例的半导体器件的一些制造步骤的制造工艺的流程图，该半导体器件例如是具有MISFET(金属绝缘体半导体场效应晶体管)的半导体器件。图3至图29是示出了根据本发明的第一实施例的半导体器件的部分截面图，该半导体器件例如为具有MISFET的半导体器件。
首先，如图3中所示，制备半导体衬底(半导体晶片)1，该半导体衬底1例如具有从约1Ωcm至约10Ωcm的电阻率并且由p型单晶硅等制成(图1的步骤S1)。接着，如图4中所示，氧化(优选地，热氧化)半导体衬底1，以在半导体衬底1的表面(主表面)上形成绝缘膜(氧化物膜)2(图1的步骤S2)。接着，如图5中所示，通过CVD(化学气相沉积)(例如，热CVD)等在半导体衬底1的主表面(整个主表面)上，即在绝缘膜2上形成(沉积)绝缘膜3(图1的步骤S3)。绝缘膜2优选地由氧化硅膜制成，而绝缘膜3优选地由氮化硅膜制成。绝缘膜2的厚度可以设置在例如从约5nm至约20nm，而绝缘膜3的厚度设置在例如从约100nm至约500nm。
接着，通过向半导体衬底1的主表面(整个主表面)上，即向绝缘膜上涂敷来形成光致抗蚀剂层，之后对所得的光致抗蚀剂层进行曝光和显影以形成如图6中所示的光致抗蚀剂图案(抗蚀剂图案、抗蚀剂层、掩模层)PR1。光致抗蚀剂图案PR1在随后将形成沟槽4a的区域中具有开口部分。
接着，使用光致抗蚀剂图案PR1作为蚀刻掩模，相继地干法蚀刻(等离子体干法蚀刻)绝缘膜3、绝缘膜2和半导体衬底1以形成如图7中所示的沟槽(元件隔离沟槽)4a(图1的步骤S4)。在该步骤S4中，通过等离子体干法蚀刻形成沟槽4a。沟槽4a跨绝缘膜3、绝缘膜2和半导体衬底1延伸。更具体地，沟槽4a形成为使得其穿透通过绝缘膜3和绝缘膜2并且具有在半导体衬底1的厚度内的底部部分。沟槽4a在半导体衬底1中的深度(对应于从半导体衬底1的表面到沟槽4a的底部表面的深度)例如从约300nm至约700nm。沟槽4a是元件隔离沟槽。该沟槽是用于形成随后将描述的元件隔离区4的沟槽。在形成沟槽4a之后，移除光致抗蚀剂图案PR1。图7示出了在移除光致抗蚀剂图案PR1之后的阶段(状态)。
本文使用的术语“等离子体干法蚀刻”意味着使用等离子体的干法蚀刻。该等离子体干法蚀刻包括主要由原子团引起的蚀刻、主要由离子引起的蚀刻以及由原子团或离子这两者引起的蚀刻。等离子体干法蚀刻因此不仅包括其中主要由原子团引起蚀刻的等离子体蚀刻，还包括其中主要由离子引起蚀刻的反应离子蚀刻(RIE)。
接着，如图8中所示，通过氧化(优选地，热氧化)沟槽4a的内部(意指沟槽4a的底部表面和侧壁)和绝缘膜3的表面来形成绝缘膜5(图1的步骤S5)。绝缘膜5是氧化物膜并且在沟槽4a的内部(沟槽4a的底部表面和侧壁上)和绝缘膜3的表面上形成。绝缘膜5的、在半导体衬底1的从沟槽4a的底部表面和侧壁露出的表面上形成的部分由氧化硅膜制成，而在绝缘膜3的表面上形成的其他部分由氧化硅膜或氮氧化硅膜制成。绝缘膜5的厚度可以例如设置为从约5nm至约20nm。
接着，如图9中所示，在半导体衬底1的主表面(整个主表面)，即在绝缘膜上形成(沉积)绝缘膜6，以便据此填充沟槽4a(图1的步骤S6)。绝缘膜6优选地由氧化硅膜制成。优选地通过等离子体CVD，尤其优选地通过HDP(高密度等离子体)-CVD来形成绝缘膜6。绝缘膜6具有足以据此填充沟槽4a的厚度。虽然依赖于沟槽4a的深度，绝缘膜6的厚度可以设置为从约500nm至约1000nm。当通过等离子体CVD(尤其是HDP-CVD)形成绝缘膜6时，绝缘膜5具有在沉积绝缘膜6时防止损伤半导体衬底1的效果。在形成绝缘膜6之后，执行清洁，诸如擦洗清洁(例如，使用纯净水进行擦洗清洁)。
接着，执行热处理(退火)以烘焙埋设在沟槽4a中的绝缘膜6。可以通过例如在从400℃至1200℃热处理半导体衬底1来执行该热处理。
接着，通过在半导体衬底1的主表面(整个主表面)上，即绝缘膜6上涂敷来形成光致抗蚀剂层，之后对光致抗蚀剂层进行曝光和显影以形成如图10中所示的光致抗蚀剂图案(抗蚀剂图案、抗蚀剂层、掩模层)PR2。光致抗蚀剂图案PR2在平面视图中具有覆盖沟槽4a(意指其与沟槽4a重叠)并且露出未形成有沟槽4a的区域的图案形状。
接着，使用光致抗蚀剂图案PR2作为蚀刻掩模，干法蚀刻(等离子体干法蚀刻)绝缘膜6。回蚀刻绝缘膜6的从光致抗蚀剂图案PR2露出的部分(即，绝缘膜6的在平面视图中不与沟槽4a重叠的部分)以减小其厚度(图1的步骤S7)。在该步骤S7中，优选地使用等离子体干法蚀刻。继而，通过灰化(等离子体灰化)等移除光致抗蚀剂图案PR2，之后进行清洁处理(例如，使用纯净水的清洁处理)。图11示出了在移除光致抗蚀剂图案PR2之后的阶段(状态)。执行步骤S7以便抑制或防止由在随后将执行的步骤S8中的CMP引起的形成凹坑等，但是如果这类缺陷可以忽略，则可以省略步骤S7。
接着，使用CMP(化学机械抛光)对绝缘膜6进行抛光(图1的步骤S8)。通过该抛光，如图12中所示，移除沟槽4a外的绝缘膜6并且在沟槽4a中留下绝缘膜6。通过该CMP，还移除了在绝缘膜3上的绝缘膜5并且露出绝缘膜3上表面。在如下条件下执行步骤S8中的该CMP，该条件为使绝缘膜3(氮化硅膜)的抛光速率小于绝缘膜6和绝缘膜5(氧化硅膜)的抛光速率，从而使得绝缘膜3可以用作CMP的停止膜(或保护膜)。
如图13中所示，通过干法蚀刻(等离子体干法蚀刻)回蚀刻沟槽4a中的绝缘膜6的上部分(上表面)，以重新处理沟槽4a中的绝缘膜6的上表面(图1的步骤S9)。在该步骤S9中，优选地使用等离子体干法蚀刻。在如下蚀刻条件下执行蚀刻，该蚀刻条件为使绝缘膜3(氮化硅膜)的蚀刻速率小于绝缘膜6(氧化硅膜)的蚀刻速率。在该蚀刻之后，沟槽4a中的绝缘膜6的上表面的高度位置变得低于绝缘膜3的上表面的高度位置，尽管在步骤S9之前(并且在步骤S8之后)，沟槽4a中的绝缘膜6的上表面的高度位置几乎等于绝缘膜3的上表面的高度位置。然而，优选地在沟槽4a中的绝缘膜6的上表面的高度位置变得低于半导体衬底1与绝缘膜2之间的界面之前完成步骤S9的干法蚀刻(等离子体干法蚀刻)。图13示出了在沟槽4a中的绝缘膜6的上表面的高度位置位于绝缘膜2的上表面的高度位置和绝缘膜3的上表面的高度位置之间时的情形。
接着，如图14中所示，通过使用诸如热磷酸之类的化学溶液(蚀刻溶液)的湿法蚀刻来移除绝缘膜3(图1的步骤S10)。在如下蚀刻条件下进行该湿法蚀刻，该蚀刻条件为使绝缘膜6、绝缘膜5和绝缘膜2(氧化硅膜)的蚀刻速率小于绝缘膜3(氮化硅膜)的蚀刻速率。在该步骤S10中，选择性地移除绝缘膜3以露出绝缘膜2的上表面。
接着，如图15中所示，通过使用诸如氢氟酸之类的化学溶液(蚀刻溶液)的湿法蚀刻来移除绝缘膜2(图1的步骤S11)。通过移除绝缘膜2，露出半导体衬底1的上表面(表面，Si表面)。这意味着在步骤S11中，通过湿法蚀刻移除绝缘膜2以露出半导体衬底1的Si表面。此外，执行步骤S11中的湿法蚀刻仅用于移除绝缘膜2并且露出半导体衬底1的上表面，从而使得沟槽4a中的绝缘膜6和绝缘膜5的大多数得以保留而不被蚀刻。通过使用沟槽4a中的绝缘膜5和绝缘膜6，形成元件隔离区(元件隔离)4。
还可以将紧接在步骤S11之前的绝缘膜5和绝缘膜6视为元件隔离区4，但是在此情形下，通过轻微蚀刻紧接在步骤S11之前的这些绝缘膜的上表面获得的元件隔离区4在步骤S11之后变成元件隔离区4。
在步骤S11中，在半导体衬底1的主表面上(在绝缘膜2上)不具有抗蚀剂层(光致抗蚀剂层)的情形下执行对绝缘膜2的湿法蚀刻，从而使得通过蚀刻移除半导体衬底1的整个主表面上的绝缘膜2。因此，当执行步骤S11时，露出了半导体衬底1的、在除了已形成元件隔离区4的区域之外的区域(即，有源区)中的表面(Si表面)。随后将详细描述步骤S11中的绝缘膜2的移除步骤(湿法蚀刻步骤)。
以此方式，形成了由埋设在半导体衬底1的沟槽4a中的绝缘膜5和绝缘膜6制成的元件隔离区4。由于绝缘膜5比绝缘膜6薄，因此元件隔离区4主要包括埋设在沟槽4a中的绝缘膜6。因此，使用STI(浅沟槽隔离)形成元件隔离区4。由于形成了元件隔离区4，因此通过半导体衬底1中的元件隔离区4限定(划分)了有源区。在该有源区中，将在随后步骤中形成各种半导体元件(例如，将随后描述的MISFET Q1和Q2)。
接着，如图16中所示，形成从半导体衬底1的主表面延伸至预定深度的阱区域(图2的步骤S12)。在该实施例中，将对形成n沟道MISFET的MISFET进行描述，从而使得p阱(p型阱区域)PW形成为阱区域。可以通过在半导体衬底1中的诸如硼(B)之类的p型杂质的离子注入来形成p阱PW。另一方面，当形成p沟道MISFET时，通过在半导体衬底1中的诸如磷(P)或砷(As)之类的n型杂质的离子注入来形成n型阱区域(n阱)。
接着，如图17中所示，在半导体衬底1的表面(即，P阱PW的表面)上形成用于MISFET的栅极绝缘膜的绝缘膜11(图2的步骤S13)。绝缘膜11例如由薄氧化硅膜制成，并且可以例如通过热氧化形成。
接着，通过在半导体衬底1的主表面(整个主表面)上，即，向绝缘膜11上涂敷来形成光致抗蚀剂层，之后对该光致抗蚀剂层进行曝光和显影以形成如图18中所示的光致抗蚀剂图案(抗蚀剂图案、抗蚀剂层、掩模层)PR3。
接着，如图19中所示，使用光致抗蚀剂图案PR3作为蚀刻掩模，蚀刻绝缘膜11以选择性地移除绝缘膜11的从光致抗蚀剂图案PR3露出的部分(图2的步骤S14)。在该蚀刻中，绝缘膜11的覆盖有光致抗蚀剂图案PR3的部分得以保留而不被移除。对于步骤S14中的蚀刻而言，可以运用使用氢氟酸等作为化学溶液(蚀刻溶液)的湿法蚀刻。在已从其中移除绝缘膜11的区域中，半导体衬底1的上表面(表面，Si表面)露出。
在待形成高击穿电压MISFET的区域(其在后文中将称为““高击穿电压MIS区1A”)中，绝缘膜11得以保留，而在待形成低击穿电压MISFET的区域(其在后文中将称为“低击穿电压MIS区1B”)中，移除绝缘膜11以露出半导体衬底1的上表面(Si表面)。这意味着光致抗蚀剂图案PR3具有在平面视图中覆盖高击穿电压MIS区1A并且露出低击穿电压MIS区1B的图案。还可以改进在使光致抗蚀剂图案PR3经受表面处理(等离子体表面处理)进行湿法蚀刻时的可湿润性(改进使用光致抗蚀剂图案PR3的可湿润性)，该表面处理例如是在对绝缘膜11的湿法蚀刻(即，步骤S14)之前使用灰化器通过光致抗蚀剂图案PR3进行的等离子体处理。
接着，如图20中所示，移除光致抗蚀剂图案PR3。对于移除光致抗蚀剂图案PR3而言，可以使用湿法处理。例如，可以运用使用SPM(硫酸-过氧化氢混合物)溶液的SPM清洁。
接着，在半导体衬底1的、已在步骤S14的湿法蚀刻步骤(使用光致抗蚀剂图案PR3作为蚀刻掩模对绝缘膜11进行湿法蚀刻的步骤)从其中移除绝缘膜11的区域(即，低击穿电压MIS区1B)的表面(即，p阱PW的表面)上，如图21中所示通过氧化(例如，热氧化)形成用于MISFET的栅极绝缘膜的绝缘膜12(图2的步骤S15)。绝缘膜12例如由薄氧化硅膜制成。绝缘膜12的形成有时增加绝缘膜11的厚度。
当在步骤S15中形成绝缘膜12(在图21中示出的阶段)时，有必要控制绝缘膜11和绝缘膜12在形成时的厚度，以便使得绝缘膜12的厚度小于绝缘膜11的厚度。为了实现这个目的，仅需要使得绝缘膜11的当在步骤S13中形成绝缘膜11(图17中示出的阶段)时的厚度大于绝缘膜12的在步骤S15中形成绝缘膜12(图21中示出的阶段)时的厚度，但是绝缘膜11的厚度有时在形成绝缘膜12(优选地，通过热氧化)时变得更大。
因此，如图21中所示，在半导体衬底1(p阱PW)的低击穿电压MIS区1B的表面上形成绝缘膜12，并且绝缘膜11比在半导体衬底1(p阱PW)的高击穿电压MIS区1A的表面上形成绝缘膜12厚。
接着，如图22中所示，在半导体衬底1的主表面(整个主表面)上形成用于栅极电极的导体膜13(图2的步骤S16)。导体膜13例如可以是多晶硅膜(掺杂多晶硅膜)。继而，通过在半导体衬底1的主表面(整个主表面)上，即在导体膜13上涂敷来形成光致抗蚀剂层，之后通过曝光和显影该光致抗蚀剂层来形成光致抗蚀剂图案(抗蚀剂图案、抗蚀剂层、掩模层)PR4。通过使用光致抗蚀剂图案PR4作为蚀刻掩模进行干法蚀刻(等离子体干法蚀刻)，通过蚀刻图案化导体膜13来形成由如图23中所示的图案化的导体膜13制成的栅极电极GE(图2的步骤S17)。在栅极电极GE中，经由绝缘膜11在半导体衬底1(p阱PW)上形成高击穿电压MISFET的栅极电极GE1，并且经由绝缘膜12在半导体衬底1(p阱PW)上形成低击穿电压MISFET的栅极电极GE2。继而，移除光致抗蚀剂图案PR4。图23示出了在移除光致抗蚀剂图案PR4之后的阶段(状态)。绝缘膜11保留在栅极电极GE1之下，而绝缘膜12保留在栅极电极GE2之下。绝缘膜11和绝缘膜12有时保留作为在未被栅极电极GE1和GE2覆盖的区域中的层。
接着，如图24中所示，在栅极电极GE两侧上的p阱PW的区域中离子注入诸如磷(P)或砷(As)之类的n型杂质以形成n型扩展区(n-型半导体区)EX(图2的步骤S18)。这些扩展区EX是n型半导体区。当执行离子注入时，栅极电极GE可以用作离子注入抑制掩模，从而使得杂质不被离子注入至位于栅极电极GE正下方的P阱PW的区域中，并且扩展区EX被形成为与栅极电极GE的侧壁对准(自对准)。
接着，如图25中所示，由氧化硅膜、氮化硅膜或这些绝缘膜的膜堆叠制成的侧壁间隔物(侧壁间隔物、侧壁绝缘膜、侧壁)SP作为侧壁绝缘膜(绝缘膜)形成在栅极电极GE的侧壁上(图2的步骤S19)。可以通过在半导体衬底1的主表面(整个主表面)上沉积氧化硅膜或氮化硅膜或其膜堆叠并且继而通过RIE(反应离子蚀刻)各向异性地蚀刻所得的氧化硅膜、氮化硅膜或膜堆叠来形成侧壁间隔物SP。
在形成侧壁间隔物SP之后，在栅极电极GE和侧壁间隔物SP的两侧上的p阱PW的区域中离子注入诸如磷(P)或砷(As)之类的n型杂质以形成如图26中所示的n型源极/漏极区(n+型半导体区)SD(图2的步骤S20)。源极/漏极区SD是n型半导体区。在该离子注入时，栅极电极GE和在其侧壁上的侧壁间隔物SP可以用作离子注入抑制掩模，从而使得杂质不被引入(离子注入)到在栅极电极GE正下方和在栅极电极GE的侧壁上的侧壁间隔物SP的正下方的p阱PW的区域中。因此，源极/漏极区SD被形成为与在栅极电极GE的侧壁上的侧壁间隔物SP的侧表面(在与栅极电极GE接触的侧相对的侧上的表面)对准(自对准)。
在用于形成源极/漏极区SD的离子注入之后，执行退火以激活如此引入的杂质(图2的步骤S21)。可以例如通过在1050℃下的闪光灯退火来执行该退火。
通过形成用于相同MISFET(用于相同栅极电极GE)的扩展区EX和源极/漏极区SD的配对，形成用作n沟道MISFET的LDD(轻掺杂漏极)结构的源极或漏极的n型半导体区。关于形成用于相同MISFET(相同栅极电极GE)的扩展区EX和源极/漏极区SD之间的关系而言，扩展区EX插入于源极/漏极区SD和沟道区(栅极电极GE正下方的区域)之间，并且源极/漏极区SD具有比扩展区EX更高的杂质浓度和更深的深度(结深)。
因此，如图26中所示，在p阱PW中形成作为场效应晶体管的n沟道MISFET(金属绝缘体半导体场效应晶体管)Q1和Q2。在具有栅极电极GE1作为其栅极电极的MISFET Q1中，位于栅极电极GE1之下的绝缘膜11用作栅极绝缘膜，而在具有栅极电极GE2作为其栅极电极的MISFET Q2中，位于栅极电极GE2之下的绝缘膜12用作栅极绝缘膜。MISFET Q1的栅极绝缘膜(此处为绝缘膜11)的厚度大于MISFET Q2的栅极绝缘膜(此处为绝缘膜12)的厚度，并且MISFET Q1的击穿电压大于MISFET Q2的击穿电压。这允许使MISFET Q1的操作电压大于MISFET Q2的操作电压。MISFET Q1形成于高击穿电压MIS区1A中，而MISFET Q2形成于低击穿电压MIS区1B中。
此处，n沟道MISFET已被形成为MISFET，但是作为n沟道MISFET的替代，可以形成p沟道MISFET。在此情形中，p阱PW、扩展区EX和源极/漏极区SD的每一者的导电类型可以反转(意味着p阱PW可以被形成为n阱，扩展区EX可以被形成为p型扩展区，而源极/漏极区SD可以形成为p型源极/漏极区)。还可以形成n沟道MISFET和p沟道MISFET这两者。
在图26中，还可以在高击穿电压MIS区1A和低击穿电压MIS区1B之间(在已形成MISFET Q1的区域和已形成MISFET Q2的区域之间)提供(放置)元件隔离区4。
接着，还可以通过使用硅化(自对准硅化)技术来在栅极电极GE和源极/漏极区SD的表面(表面层部分或上层部分)上形成由硅化钴或硅化镍制成的低阻金属硅化物层(未示出)。可以例如通过沉积诸如钴(Co)膜或镍(Ni)膜之类的金属膜以便覆盖栅极电极GE和源极/漏极区SD并且随后通过热处理来形成该金属硅化物层。继而移除未反应的金属膜。
接着，如图27中所示，在半导体衬底1的主表面(整个主表面)上形成绝缘膜(层间绝缘膜)22。具体而言，在半导体衬底1的主表面上形成绝缘膜22以便据此覆盖栅极电极GE和侧壁间隔物SP。绝缘膜22例如由单个氧化硅膜或氮化硅膜和比氮化硅膜厚的氧化硅膜的堆叠制成。继而，绝缘膜22的表面(上表面)通过CMP或类似方法抛光以使绝缘膜22的上表面平坦化。即使绝缘膜22在其表面上具有因下层台阶差引起的不规则性，可以通过使用CMP抛光绝缘膜22的表面而获得具有平坦化表面的层间绝缘膜。
接着，使用在绝缘膜22上形成的光致抗蚀剂图案(未示出)作为蚀刻掩模，干法蚀刻绝缘膜22以形成如图28中所示的在绝缘膜22中的接触孔(通孔，孔)23。从接触孔23的底部部分露出半导体衬底1的主表面的一部分，例如源极/漏极区SD的表面(当在该表面上形成金属硅化物层时为金属硅化物层)的一部分或栅极电极GE的表面(当在该表面上形成金属硅化物层时为金属硅化物层)的一部分。
接着，在接触孔23中形成由钨(W)等制成的导电插塞(耦合导体部分)24。例如通过在包括接触孔23的内部(在侧壁和底部部分上)的绝缘膜22上使用等离子体CVD等形成阻挡导体膜(例如，钛膜或氮化钛膜或其膜堆叠)来形成该插塞24。继而，通过CVD在阻挡导体膜上形成由钨膜等制成的主导体膜以便据此填充接触孔23。绝缘膜22上的主导体膜和阻挡导体膜的不需要的部分继而通过CMP或回蚀刻移除以形成插塞24。为了简化附图，将主导体膜和阻挡导体膜共同示出为插塞24。插塞24在其底部部分被带入成与栅极电极GE或源极/漏极区SD的表面(当在表面上形成金属硅化物层时为金属硅化物层)接触，并且它们因此彼此电耦合。
接着，如图29中所示，在其中具有插塞24的绝缘膜22上形成绝缘膜25。绝缘膜25可以被形成为多个绝缘膜的堆叠。
接着，通过单大马士革工艺形成为第一层布线的布线M1。更具体地，可以如下所述地形成布线M1。首先，通过使用光致抗蚀剂图案(未示出)作为掩模的干法蚀刻(等离子体干法蚀刻)，在绝缘膜25的预定区域中形成布线沟槽。继而，在包括布线沟槽的底部部分和侧壁的绝缘膜25上形成阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜)。接着，通过CVD、溅射等在阻挡导体膜上形成铜籽晶层。继而，通过使用电镀等在籽晶层上形成镀铜膜以使用镀铜膜填充布线沟槽。继而，通过CMP从除了布线沟槽之外的区域移除主导体膜(镀铜膜和籽晶层)和阻挡导体膜以形成第一层布线M1，其具有在布线沟槽中埋设的铜作为其主导电材料。为了简化附图，阻挡导体膜、籽晶层和镀铜膜共同示出为布线M1。
布线M1经由插塞24电耦合至栅极电极GE或源极/漏极区SD。继而，通过双大马士革工艺形成第二层布线，并且在此省略对其的描述和图示。
<步骤S11中的绝缘膜2的移除步骤>
接着，将更具体地描述步骤S11中的绝缘膜2的移除步骤(湿法蚀刻步骤)。
图30和图31是在步骤S11中的绝缘膜2的移除步骤(湿法蚀刻步骤)中使用的半导体制造设备(蚀刻设备)31的示意图。图30是示意性地示出了半导体制造设备31的整体平面图，而图31是示意性地示出了半导体制造设备31的各个蚀刻室33的截面图。
首先，将对通过使用图30的半导体制造设备31在步骤S11中移除绝缘膜2的过程进行描述。
如图30中所示，半导体制造设备31具有转移室32和多个蚀刻室33以及围绕转移室32布置的加载端口(加载端口室)34。该半导体制造设备是所谓的多室型半导体制造设备。经由为打开和关闭单元的门阀(未示出)将转移室32和蚀刻室33以及转移室32和加载端口(加载室)34彼此耦合。
首先，在FOUP(未示出)停靠到加载端口(加载端口室)34之后，从FOUP取出半导体晶片SW并且将其运送至转移室32中。半导体晶片SW对应于上述半导体衬底1(这意味着半导体晶片SW可以被视为半导体衬底1)。FOUP是用于半导体晶片的批量转移的密封外壳。其通常在其中每批量单位存储25、12或6个半导体晶片。
继而，通过使用转移机械手35等将半导体晶片SW从转移室32运送至蚀刻室33。在蚀刻室33中，从半导体晶片SW移除(湿法蚀刻)绝缘膜2(步骤S11的处理)。
在本实施例中，在蚀刻室33中放置作为用于向半导体晶片SW施加光(照射光)的光源的照明系统(光源)36。作为照明系统36而言，可以例如使用荧光灯。执行从半导体晶片SW移除(湿法蚀刻)绝缘膜2的处理，同时从照明系统36向半导体晶片SW施加光。
当在蚀刻室33中执行用于移除(湿法蚀刻)绝缘膜2的处理之后，通过使用转移机械手35等将半导体晶片SW从蚀刻室33转移至转移室32，转移至加载端口(加载端口室)34，并且继而返回FOUP。在此之后，将半导体晶片SW转移至半导体制造设备，晶片在此经受之后的步骤。
接着，将参照图31具体描述将在步骤S11中在蚀刻室(蚀刻设备)33中执行的绝缘膜2的移除处理(湿法蚀刻处理)。
如图31中所示，在蚀刻室33中放置旋转台(晶片旋转台、旋转基座)41。该旋转台41是包括通过此处未示出的旋转机构(诸如电机)可以高速旋转的旋转板并且具有大于例如半导体晶片SW的直径的直径。运送进蚀刻室33中的半导体晶片SW被安装在该旋转台41上并且使用此处未示出的卡盘机构等保持在该旋转台41上。此时，放置半导体晶片SW并且将其固定，其中其上已形成有绝缘膜2的主表面(形成有半导体元件的侧上的表面或主表面)向上，而作为与主表面的相对表面的背表面向下。通过借助于此处未示出的旋转机构使旋转台41旋转，也可以旋转保持在旋转台41上的半导体晶片SW。
包括该蚀刻室使得管嘴42放置在旋转台41之上(例如，在固定至旋转台41的半导体晶片SW的主表面的中心部分之上)，并且蚀刻溶液(清洁溶液、蚀刻剂或化学溶液)43从该管嘴42注入(喷射、供应)至半导体晶片SW的主表面，以将蚀刻溶液43供应至半导体晶片SW的主表面。作为蚀刻溶液43，使用能够蚀刻在半导体晶片SW的主表面上形成的绝缘膜2的蚀刻溶液。氢氟酸(HF)的水溶液适于使用。
用作蚀刻溶液43的氢氟酸的浓度并不受限，只要可以在蚀刻时间中将预期蚀刻量确保在不干扰产率的范围内。例如，浓度可以设置为约5wt％或更少。
为了移除在半导体晶片SW的主表面上形成的绝缘膜2，在放置了在其上具有绝缘膜2的半导体晶片SW并且将其固定至蚀刻室33中的旋转台41(固定成半导体晶片SW的其上已形成有绝缘膜2的主表面位于管嘴42一侧)之后，使旋转台41旋转并且从而旋转保持在旋转台41上的半导体晶片SW。此时，优选地使旋转台41的旋转中心与半导体晶片SW的主表面的中心位置彼此重合并且借此以半导体晶片SW的主表面的中心位置作为旋转中心来旋转它们。
从管嘴42向半导体晶片SW的主表面供应用于蚀刻在半导体晶片SW的主表面上的绝缘膜2的蚀刻溶液43，同时旋转半导体晶片SW。因此，蚀刻溶液43从管嘴42供应至向半导体晶片SW的主表面，并且通过该蚀刻溶液43，蚀刻(湿法蚀刻)在半导体晶片SW的主表面上形成的绝缘膜2。由于半导体晶片SW的旋转，从管嘴42向半导体晶片SW的主表面的中心部分的附近供应的蚀刻溶液43从半导体晶片SW的主表面的中心部分向外周围侧移动。因此，蚀刻溶液43分布遍布半导体晶片SW的主表面，并且在半导体晶片SW的整个主表面上执行通过蚀刻溶液43的绝缘膜2的蚀刻。
为了停止蚀刻绝缘膜2，停止从蚀刻溶液管嘴42向半导体晶片SW的主表面供应蚀刻溶液43，并且继而从管嘴42向旋转的半导体晶片SW的主表面(向中心部分的附近)供应诸如纯净水之类的冲洗溶液(冲洗液)。该冲洗溶液被递送遍布半导体晶片SW的主表面，并且使用该溶液冲洗半导体晶片SW的主表面。从半导体晶片SW的主表面一起移除蚀刻溶液43和冲洗溶液，借此停止半导体晶片的主表面上的绝缘膜2的蚀刻。管嘴(管嘴42)可以被制成为充当用于向半导体晶片SW供应蚀刻溶液43的管嘴和用于向半导体晶片SW供应冲洗溶液的管嘴这两者(管嘴42)。备选地，可以针对它们使用各自的管嘴。
在本实施例中，如上描述了配备有照明系统(光源)36的蚀刻室33，该照明系统(光源)36用于控制在绝缘膜2的湿法蚀刻期间在半导体晶片SW的主表面上的照度。照明系统36用作用于输出光44的光源。图31使用箭头示意性地示出了从照明系统36输出的光44。提供照明系统36，这是因为通过从照明系统36向半导体晶片SW施加(照射)光44，正向增加了在绝缘膜2的蚀刻期间半导体晶片SW的照度。这意味着在使用供应至半导体晶片SW的蚀刻溶液43蚀刻绝缘膜2时，通过使用照明系统36照射半导体晶片SW的主表面(从照明系统36向半导体晶片SW的主表面施加光44)增加了半导体晶片SW的主表面上的照度。
在本实施例中，执行半导体晶片SW的主表面上的绝缘膜2的蚀刻(使用蚀刻溶液43湿法蚀刻)，同时从照明系统36向半导体晶片SW的主表面施加(照射)光(由照明系统36输出的光)。此时，优选地在如下时间段期间从照明系统36向半导体晶片SW的主表面持续施加光44，该时间段为从开始使用蚀刻溶液43的在半导体晶片SW的主表面上的绝缘膜2的湿法蚀刻(从将蚀刻溶液43带入与半导体晶片SW的主表面接触的时间点)至湿法蚀刻结束(至冲洗溶液将蚀刻溶液43从半导体晶片SW的主表面驱除的时间点)。
当使用蚀刻溶液43湿法蚀刻绝缘膜2时，可能向半导体晶片SW的整个主表面施加(照射)或可以向半导体晶片SW的主表面的一部分施加(照射)来自照明系统36的光44。例如，从照明系统36输出的朝半导体晶片SW的主表面的光44的一部分可能由管嘴42阻挡并且来自照明系统36的光44可能未施加(照射)至半导体晶片SW的整个主表面，而是只施加至半导体晶片SW的主表面的一部分。然而，由于半导体晶片SW随着旋转台41旋转，所以即使来自照明系统36的光44被施加(照射)至半导体晶片SW的主表面的一部分，半导体晶片SW的主表面的、由光44照射的部分也随着半导体晶片SW的旋转而在半导体晶片SW的主表面内移动。虽然使用蚀刻溶液43湿法蚀刻绝缘膜2，但是半导体晶片SW的主表面的任何区域可以具有被来自照明系统36的光44照射的时间段。换言之，仅需要将光44从照明系统36向半导体晶片SW的主表面的至少一部分照射，从而使得半导体晶片SW的主表面的任何区域具有被来自照明系统36的光44照射的时间段，同时使用蚀刻溶液43湿法蚀刻绝缘膜2。简而言之，仅需要防止在绝缘膜2的湿法蚀刻期间在半导体衬底1(半导体晶片SW)的主表面上存在未被光44照射的区域。
随后将描述其原因。无论如何，在本实施例中，更为优选地(使用蚀刻溶液43)执行绝缘膜2的湿法蚀刻，同时施加140勒克斯或更高的光给半导体晶片SW的主表面的至少一部分(半导体晶片SW的主表面的整个主表面或一部分)。此外，更为优选地，半导体晶片SW的主表面的任何区域在(使用蚀刻溶液43)湿法蚀刻绝缘膜2期间具有被140勒克斯或更高的光照射的时间段。140勒克斯或更高的光意味着半导体晶片SW的主表面的照度是140勒克斯或更高。半导体晶片SW的主表面的照度可以由光源(此处，照明系统36)的亮度或从光源(此处，照明系统36)到半导体晶片SW的主表面的距离控制。
<由元件隔离区的形成引起的缺陷>
接着，将对由元件隔离区的形成引起的缺陷进行描述。
图32至图34是在通过湿法蚀刻移除对应于绝缘膜2的氧化物膜102时引起的缺陷的示意图。
在图32至图34中，氧化物膜102对应于绝缘膜2，沟槽104a对应于沟槽4a，绝缘膜105对应于绝缘膜5，绝缘膜106对应于绝缘膜6，而由埋设在沟槽104a中的绝缘膜105和绝缘膜106形成的元件隔离区104对应于元件隔离区4。图32示出了在移除(湿法蚀刻)氧化物膜102的步骤之前的阶段，该步骤对应于步骤S11。图33示出了在移除(湿法蚀刻)氧化物膜102的步骤之后的阶段，该步骤对应于步骤S11。图34示出了由于移除氧化物膜102而在半导体衬底1中形成的坑(凹陷、孔)。
在图32中示出的结构(状态)通过执行与在获得图14的结构(状态)之前执行那些步骤几乎相似的步骤来形成。在图32的状态之后，通过使用氢氟酸的湿法蚀刻移除氧化物膜102以露出半导体衬底1(其Si表面)，并且获得对应于图15的图33的结构(状态)。根据本发明人的分析，在移除氧化物膜102时，有时如图34中所示在半导体衬底1中形成坑(凹陷、孔)51。该坑51在如下情形下出现，即当在被元件隔离区104包围的有源区中，湿法蚀刻氧化物膜102以露出半导体衬底1(其Si表面)时。
根据本发明人调查研究的结果，已经发现该坑51的出现主要是由于在用于形成元件隔离区104的各种步骤期间在氧化物膜102中积累(充电)的电荷。当氧化物膜102随着氧化物膜102的湿法蚀刻的进程而变薄时，电荷(在氧化物膜102中积累的电荷)被释放至半导体衬底1一侧并且该放电导致在半导体衬底1中形成坑51。
担心在半导体衬底1中出现的坑51使从包括坑51的半导体芯片区域(半导体晶片的、随后将从其获得单独的半导体芯片的区域被称为“半导体芯片区域”)获得的半导体芯片(半导体器件)的可靠性恶化。此外，选择和移除从包括坑51的半导体芯片区域获得的半导体芯片可以使半导体器件的产率恶化并且变成成本上升的缘由。
因此，已经研究了电荷在氧化物膜10中积累的缘由。因此，已经发现，当在用于形成元件隔离区104的各种步骤中使用等离子体时，因等离子体导致的电荷在形成在半导体衬底1的主表面上的绝缘膜中积累，这是主要缘由。用于形成元件隔离沟槽104a的等离子体干法蚀刻(对应于步骤S4的步骤)尤其具有大的影响。由于元件隔离沟槽104a具有大的深度，因此等离子体干法蚀刻需要花费很多时间来形成沟槽104a。因等离子体导致的电荷在执行等离子体干法蚀刻以用于形成沟槽104a时倾向于在形成在半导体衬底1的主表面上的绝缘膜中积累(绝缘膜倾向于被充电)。在形成沟槽104a期间在半导体衬底1的主表面上的绝缘膜中积累的电荷并不容易移除，并且此外，沟槽的形成使得增加在图32的阶段中的绝缘膜102中积累的电荷。
除了沟槽104a的形成步骤之外，形成待埋设在沟槽104a中的绝缘膜106(对应于绝缘膜6)的步骤(对应于步骤S6的步骤)也对电荷积累有大的影响。由于沟槽104a具有大的深度，因此待埋设在沟槽104a中的绝缘膜106应该足够厚以掩埋沟槽104a。当运用等离子体CVD来形成该厚绝缘膜106时，因等离子体导致的电荷倾向于在形成绝缘膜106时积累(该绝缘膜倾向于被充电)。在形成绝缘膜106期间积累的电荷并不容易移除，并且此外，绝缘膜的形成使得增加在图32的阶段中的氧化物膜102中积累的电荷。当运用等离子体CVD来形成绝缘膜106时出现这类现象。当使用具有高等离子体密度的HDP-CVD来形成绝缘膜106时尤其显著。
因此，沟槽104a的形成步骤和绝缘膜106的形成步骤使得增加在图32的阶段中的氧化物膜102中积累的电荷。除了沟槽104a的形成步骤以及绝缘膜106的形成步骤之外，对应于步骤S7和步骤S9的等离子体干法蚀刻步骤也使用等离子体，从而使得当执行这些步骤时，它们使得增加在图32的阶段中的氧化物膜102中积累的电荷。在形成氧化物膜102和形成图32中示出的结构之间执行各种清洁步骤或对应于步骤S8的CMP步骤中，出现因静电导致的电荷的积累(充电)，虽然这具有比等离子体处理更少的影响。它们也使得增加在附图32的阶段中的氧化物膜102中积累的电荷。
因此，在从形成氧化物膜102到形成图32中示出的结构的时间段期间，在用于形成元件隔离区104的各种步骤中在形成于半导体衬底1的主表面上的绝缘膜中积累的电荷在紧接在移除氧化物膜102之前的阶段(图32的阶段)中被充电到氧化物膜102中。当紧接在半导体衬底1在湿法蚀刻氧化物膜102的步骤中露出以露出半导体衬底1之前(从图32至图33的步骤)氧化物膜102变薄时，这些电荷被放电并且因为该放电，在半导体衬底1中形成坑51。简而言之，由于在用于形成元件隔离区104的各种步骤中，电荷倾向于积累，并且在形成氧化物膜102和通过湿法蚀刻移除氧化物膜102之间的时间段(从图32到图33的步骤)期间，未露出半导体衬底1(其Si表面)，放电倾向于在移除氧化物膜102时出现并且其不可避免地形成坑51。在由元件隔离区104围绕的有源区中，在氧化物膜102中积累的电荷并不逃逸，从而使得在紧接在通过湿法蚀刻露出氧化物膜102的有源区(其Si表面)之前，电荷从氧化物膜102一侧释放至半导体衬底1(Si区域)的在有源区中一侧并且形成坑51。对于氧化物膜102的湿法蚀刻而言，使用诸如氢氟酸水溶液之类的含离子液体，但是使用这类液体无法完全从被充电的氧化物膜102移除电荷，并且不可以避免因放电导致的坑51的形成。
<本实施例的主要特征和优势>
在本实施例中，在步骤S11中的移除(湿法蚀刻)绝缘膜2的步骤中，来自照明系统36的光44被施加(照射)到半导体晶片SW。这意味着，在步骤S11中，湿法蚀刻绝缘膜2，同时将光44从照明系统36向半导体晶片SW施加。向半导体晶片SW施加光44，这是因为通过利用光电效应在Si衬底(对应于半导体衬底1的Si衬底区域)中生成电荷(在此主要是电子)，并且将电荷从Si衬底一侧向绝缘膜2一侧供应以中和(将电子与空穴复合以消除)已在绝缘膜2中积累的电荷(主要是已积累的空穴)。
图35A和图35B以及图36A和图36B是在经受对应于步骤S11的步骤之后半导体晶片SW的主表面的电荷分布的示意图。图35A和图35B示出了不同于本实施例的执行步骤S11(绝缘膜2的湿法蚀刻)而不将光44从照明系统36向半导体晶片SW施加时的分布，而图36A和图36B示出了如在本实施例中一样执行步骤S11(绝缘膜2的湿法蚀刻)，同时将光44从照明系统36向半导体晶片SW施加时的分布。图35A和图36A通过轮廓示出了当执行步骤S11时半导体晶片SW的主表面的电荷分布(积累的电荷分布)。轮廓的数字越大，则每单位面积的电荷密度(积累电荷的密度)越大。图35B和图36B示出了在图A中示出的分布的柱状图(频率分布)。沿图B的柱状图的坐标的数字对应于轮廓的数字，并且沿柱状图B的横坐标绘制半导体晶片SW的主表面的总面积中的电荷的比例(由百分比示出)。使用表面电荷测量装置测量在图35A和36A中示出的分布。
如通过图35和图36之间的比较显然的那样，从照明系统36向半导体晶片SW施加光44可以减少在其中积累的电荷的量(密度)。推测出现的原因是由于来自照明系统36的光44引起的光电效应从Si衬底区域(对应于半导体衬底1的Si衬底区域)一侧供应电荷(此处主要是电子)至绝缘膜一侧并且它们可以中和在绝缘膜中积累的电荷(积累的主要是空穴)。
图37是示出了坑51的出现的示意图。当执行在半导体晶片SW的主表面上形成的氧化物膜102的湿法蚀刻步骤(从图32至图33的步骤)，不同于本实施例，不从照明系统36向半导体晶片SW施加光44时，生成的坑51的分布。坑51的位置示出为图37中的半导体晶片SW的主表面的黑点，并且从图37显然可见，坑51在半导体晶片SW的主表面上的中间位置处密集出现。如从图37和图35A之间的比较显然的那样，图37中的半导体晶片SW的主表面上的、已密集生成坑51的区域几乎与图35A的半导体晶片SW的主表面上的、在半导体晶片SW的主表面上积累的电荷密度相对高的区域相重叠(高关联性)。这表明坑51很有可能在形成在半导体晶片SW的主表面上的氧化物膜102中的、已高密度积累电荷的区域中出现。
在本实施例中，另一方面，可以通过以下来减小电荷密度：执行步骤S11(湿法蚀刻绝缘膜2)，同时从照明系统36向半导体晶片SW施加光44，并且通过利用光电效应中和在半导体晶片SW的主表面上的绝缘膜2中积累的电荷，可以抑制或防止在衬底区域中出现坑(对应于坑51的缺陷)。如果如在图37中一样示出本实施例的分布，则很难观察到坑51。
引起Si的光电效应所需的能量为1.1eV或更高。光能由下面的等式1表示
E＝hv＝h×c/λ    …(等式1).
在等式1中，E表示能量，h表示普朗克常数，v表示振动数量，c表示光速，而λ表示波长。从等式1可以理解，需要具有不大于1127nm的波长的光给出1.1eV或更高的能量。在步骤S11(绝缘膜2的湿法蚀刻步骤)中，需要具有不大于1127nm的波长的光作为待照射至半导体晶片SW的光44。
因此，在本实施例中，在步骤S11中，通过湿法蚀刻绝缘膜2，同时向半导体晶片SW(半导体衬底1)施加(照射)光(更具体而言，来自照明系统36的光44)来抑制或防止坑51的形成。此时，照射至半导体晶片SW的光44优选地设置为140勒克斯或更高。该“140勒克斯或更高”对应于在半导体晶片SW的主表面处照度为140勒克斯或更高。当半导体晶片SW的主表面的照度小时，不可以获得充足的光电效应。通过将照射到半导体晶片SW的光44设置为140勒克斯或更高，可以因光电效应在Si衬底(对应于半导体衬底1的Si衬底区域)适当地生成电荷(此处主要是电子)，从而使得可以充分地防止坑51的出现。
为了抑制坑51的出现，重要的是湿法蚀刻绝缘膜2(执行步骤S11)，同时向半导体晶片SW的主表面施加光(优选地为140勒克斯或更高的光)。即使光在步骤S11之前被照射到半导体晶片SW，在绝缘膜2的湿法蚀刻(步骤S11)期间未向半导体晶片SW施加光时，抑制坑51的出现的效果并不充足。这是因为如下原因。
具体而言，当光照射到在其上具有绝缘膜2的半导体晶片SW时，要求光通过绝缘膜2并且到达Si衬底区域以便引起光电效应，从而使得当绝缘膜2变薄时光的照射有效。当光在步骤S11之前照射到半导体晶片SW时，绝缘膜2相对厚，从而使得光电效应并不充足。另一方面，当执行绝缘膜2的湿法蚀刻，同时如在本实施例中那样在步骤S11中向半导体晶片SW的主表面施加光(优选地为140勒克斯或更高的光)时，绝缘膜2被湿法蚀刻并且变得更薄，同时被光照射。光因此容易到达半导体晶片SW的Si衬底区域，这使得可以因光电效应有效地生成电荷(此处主要是电子)。因此可以可靠地实现抑制坑51出现的效果。此外，当如本实施例中那样在步骤S11中湿法蚀刻绝缘膜2，同时向半导体晶片SW的主表面施加光时，在绝缘膜2中积累的电荷密度(每体积的电荷密度)随着绝缘膜2的厚度的减小而逐渐增加。此时，当供应因光电效应引起的电荷(主要是电子)时，电子和空穴复合，从而引起它们的消失。因此可以可靠地实现抑制坑51的出现的效果。
下面是本实施例中在步骤S11中向半导体衬底1(半导体晶片SW)照射光44的方法的总结。
在本实施例中，在步骤S11中湿法蚀刻绝缘膜2，同时向半导体衬底1(半导体晶片SW)的主表面施加光44(优选地为140勒克斯或更高的光)。此时，湿法蚀刻绝缘膜2，同时向半导体衬底1(半导体晶片SW)的主表面的至少一部分施加光44(优选地为140勒克斯或更高的光)，这使得可以抑制或防止在半导体衬底1(半导体晶片SW)的主表面的、光已经照射到的区域中的坑51的出现。
此外，在本实施例中，在步骤S11中，湿法蚀刻绝缘膜2，同时旋转半导体衬底1(半导体晶片SW)并且向旋转的半导体衬底1(半导体晶片SW)的主表面的至少一部分施加光44(优选地为140勒克斯或更高的光)。即使光44并不照射半导体衬底1(半导体晶片SW)的主表面的整个表面，而是照射到半导体衬底1(半导体晶片SW)的主表面的一部分，被光44照射的区域随着半导体衬底1(半导体晶片SW)的转动而在半导体衬底1(半导体晶片SW)的主表面内移动。在半导体衬底1(半导体晶片SW)的主表面上被光44照射的区域的有效面积可以增加。这使得可以加宽半导体衬底1(半导体晶片SW)的主表面的、可以防止出现坑51的区域。
在本实施例中，在步骤S11中，优选的是半导体衬底1(半导体晶片SW)的主表面的任何区域在绝缘膜2的湿法蚀刻期间具有被光44(优选地为140勒克斯或更高的光)照射的时间段。换言之，在步骤S11中，优选的是在绝缘膜2的湿法蚀刻期间，半导体衬底1(半导体晶片SW)的主表面并不具有未被光44(优选地为140勒克斯或更高的光)照射的区域。这使得可以实现抑制或防止坑51在半导体衬底1(半导体晶片SW)的主表面的任何区域中出现的效果。
因此，在本实施例中，可以通过抑制或防止坑51的出现而获得具有改进的可靠性的半导体器件。此外，可以改进半导体器件的产率。
本实施例提供了抑制或防止在用于形成元件隔离区4的各种步骤(具体地为使用等离子体的步骤)中容易积累电荷引起的坑51的出现的技术。在这些步骤中，用于形成元件隔离沟槽4a的等离子体干法蚀刻步骤对电荷的积累具有特别的影响。此外，用于形成绝缘膜6以填充元件隔离沟槽4a的等离子体CVD步骤也具有大的影响。本实施例因此具有在被应用至如下方法时抑制(防止)坑51的出现的效果，该方法包括通过等离子体干法蚀刻形成元件隔离沟槽4a的步骤和用于通过等离子体CVD填充沟槽4a的形成绝缘膜6的步骤中的至少一个。如果本实施例应用至包括这两个步骤的方法，则产生最佳效果。
<步骤S11和另一湿法蚀刻步骤之间的关系>
此外，在本实施例中，在步骤S11中在绝缘膜2的湿法蚀刻步骤中向半导体晶片SW照射光44以便抑制或防止出现坑51，否则将在形成元件隔离区4时出现坑51。然而，当执行绝缘膜的湿法蚀刻以露出半导体衬底1，同时在半导体衬底1(半导体晶片SW)的主表面上具有绝缘膜和在绝缘膜上的抗蚀剂层(用作蚀刻掩模的光致抗蚀剂层)时，控制照射到半导体衬底1(半导体晶片SW)的主表面的光以使其不超出100勒克斯或者更大。当被光照射时，抗蚀剂层(光致抗蚀剂层)经历性质变化(例如，变硬)，从而使得在之后步骤中其移除变难。
在步骤S11中，湿法蚀刻绝缘膜2，同时在半导体衬底1(半导体晶片SW)的主表面上不具有抗蚀剂层(光致抗蚀剂层)，从而使得不出现因向抗蚀剂层(光致抗蚀剂层)照射光而引起的问题，这是因为即使湿法蚀刻绝缘膜2，同时向半导体晶片SW的主表面施加光(优选地为140勒克斯或更高的光)，抗蚀剂层自身也不存在。另一方面，当在步骤S11之后的步骤中，通过湿法蚀刻绝缘膜，同时在半导体衬底1(半导体晶片SW)的主表面上具有绝缘膜和在绝缘膜上的抗蚀剂层(光致抗蚀剂层)以露出半导体衬底1时，可以通过避免半导体衬底1(半导体晶片SW)的主表面被100勒克斯或更高的光照射来抑制或防止因向抗蚀剂层(光致抗蚀剂层)照射光而引起的问题。
在步骤S11之后的步骤中，当通过湿法蚀刻绝缘膜，同时在半导体衬底1(半导体晶片SW)的主表面上具有绝缘膜和在绝缘膜上的抗蚀剂层(光致抗蚀剂层)以露出半导体衬底1时，可以甚至通过避免100勒克斯或更高的光照射到半导体衬底1(半导体晶片SW)的主表面来防止诸如坑51之类的缺陷的出现。这是由于当在步骤S11中湿法蚀刻绝缘膜2以露出半导体衬底1时，半导体衬底1在其主表面上不具有除了元件隔离区4之外的绝缘膜(没有绝缘膜在其中具有电荷积累)，并且在此之后的步骤中，在半导体衬底1(半导体晶片SW)的主表面上的绝缘膜中积累的电荷并没有在形成元件隔离区4时积累的电荷多。
由于在步骤S11中移除绝缘膜2的步骤是容易生成坑51的步骤并且同时是在不具有抗蚀剂层(光致抗蚀剂层)的情形下执行的步骤，因此执行绝缘膜2的湿法蚀刻，同时向半导体晶片SW的主表面施加光(优选地为140勒克斯或更高的光)以便抑制(防止)坑51的出现。另一方面，在步骤S11之后，湿法蚀刻绝缘膜以露出半导体衬底1，同时在半导体衬底1(半导体晶片SW)的主表面上具有绝缘膜和位于绝缘膜上的抗蚀剂层的步骤是不易于生成坑51的步骤并且同时是在抗蚀剂层在绝缘膜上的情形下执行的步骤。为了抑制抗蚀剂层的性质变化，不使100勒克斯或更高的光照射半导体衬底1(半导体晶片SW)的主表面。虽然与通过湿法蚀刻移除在半导体衬底1(半导体晶片SW)的主表面上形成的绝缘膜以露出半导体衬底1的角度而言步骤是相同的，但是适当地使用两种方法，即，积极地施加光(步骤S11)和不施加光(在步骤S11之后的步骤并且在绝缘膜上具有抗蚀剂层的情形下执行)从而以改进的产率提供具有改进的可靠性的半导体器件。
此处，在步骤S11之后的执行湿法蚀刻绝缘膜以露出半导体衬底1，同时在半导体衬底1(半导体晶片SW)的主表面上具有绝缘膜和位于绝缘膜上的抗蚀剂层(光致抗蚀剂层)的步骤是例如以上步骤S14。绝缘膜和抗蚀剂层分别对应于绝缘膜11和光致抗蚀剂图案PR3。具体而言，在步骤S14中，通过湿法蚀刻移除在未被光致抗蚀剂图案PR3覆盖的区域(在该步骤中是低击穿电压MIS区1B)中的绝缘膜11以露出半导体衬底1的上表面(即，Si表面)。执行该湿法蚀刻，以不向半导体衬底1(半导体晶片SW)的主表面照射100勒克斯或更高的光。这意味着在步骤S14中在绝缘膜11的湿法蚀刻中，半导体衬底1(半导体晶片SW)的主表面的照度被调整为低于100勒克斯，换言之，防止半导体衬底1的主表面具有如下区域，在该区域中具有100勒克斯或更高的照度。这使得可以抑制光致抗蚀剂图案PR3因在绝缘膜11的湿法蚀刻期间的光引起的性质变化(例如，硬化)，从而容易地执行光致抗蚀剂图案PR3的后续移除，并且抑制或防止生成光致抗蚀剂图案PR3的移除残余物。因此，可以以改进的产率制造具有改进的可靠性的半导体器件。此外，在紧接在步骤S14中的湿法蚀刻之前在绝缘膜11中积累的电荷量远小于在紧接在步骤S11中的湿法蚀刻之前在绝缘膜2中积累的电荷量。即使在步骤S14中的在绝缘膜11的湿法蚀刻时，将照射到半导体衬底1(半导体晶片SW)的主表面的光控制为低于100勒克斯，也可以抑制或防止出现对应于坑51的缺陷。
从另一角度而言，当在步骤S11之后的步骤中，通过湿法蚀刻绝缘膜以露出半导体衬底1，同时在半导体衬底1(半导体晶片SW)的主表面上具有绝缘膜和位于绝缘膜上的抗蚀剂层(光致抗蚀剂层)时，将半导体衬底1(半导体晶片SW)的主表面的照度调整为低于在步骤S11中在半导体衬底1(半导体晶片SW)的主表面上的照度。更具体地，使在步骤S14中在绝缘膜11的湿法蚀刻期间在半导体衬底1(半导体晶片SW)的主表面上的照度低于在步骤S11中在绝缘膜2的湿法蚀刻期间在半导体衬底1(半导体晶片SW)的主表面上的照度。这产生抑制或防止出现对应于坑51的缺陷的效果以及抑制或防止生成抗蚀剂层的移除残余物的效果。在步骤S11中半导体衬底1(半导体晶片SW)的主表面的照度优选地为140勒克斯或更高。在步骤S11之后的步骤中，当通过(更具体地，在步骤S14中)执行绝缘膜的湿法蚀刻，同时在半导体衬底1的主表面上具有绝缘膜和位于绝缘膜上的抗蚀剂层以露出半导体衬底1时，半导体衬底1(半导体晶片SW)的主表面的照度优选地低于100勒克斯。这使得可以改进抑制或防止出现对应于坑51的缺陷的效果、改进抑制或防止生成抗蚀剂层的移除残余物的效果以及确定地以改进的产率提供具有改进的可靠性的半导体器件。
已经基于本发明的实施例具体描述了由本发明人做出的本发明。然而，本发明并不限制于此。无需赘言，可以在不偏离本发明的主旨的情况下改变本发明。
本发明在被应用于半导体器件的制造技术时是有效的。

Claims (17)

1.一种制造半导体器件的方法，包括以下步骤：
(a)制备半导体衬底；
(b)在所述半导体衬底的主表面之上形成第一绝缘膜；
(c)通过等离子体干法蚀刻所述第一绝缘膜和所述半导体衬底在所述第一绝缘膜和所述半导体衬底中形成元件隔离沟槽；
(d)在所述半导体衬底的所述主表面之上形成第二绝缘膜以便填充所述沟槽；
(e)通过CMP移除所述沟槽外的所述第二绝缘膜，同时留下所述沟槽中的所述第二绝缘膜；以及
(f)通过湿法蚀刻移除所述第一绝缘膜以露出所述半导体衬底，
其中在所述步骤(f)中，湿法蚀刻所述第一绝缘膜，同时向所述半导体衬底的所述主表面的至少一部分施加140勒克斯或更高的光。
2.根据权利要求1所述的制造半导体器件的方法，
其中在所述步骤(f)中，湿法蚀刻所述第一绝缘膜，同时向正在旋转的所述半导体衬底的所述主表面的至少一部分施加140勒克斯或更高的光。
3.根据权利要求2所述的制造半导体器件的方法，
其中在所述步骤(f)中，通过向旋转的所述半导体衬底的所述主表面供应待用于蚀刻所述第一绝缘膜的蚀刻溶液来湿法蚀刻所述第一绝缘膜。
4.根据权利要求3所述的制造半导体器件的方法，
其中在所述步骤(f)中，所述半导体衬底的所述主表面的任何区域在所述第一绝缘膜的湿法蚀刻期间具有被140勒克斯或更高的光照射的时间段。
5.根据权利要求4所述的制造半导体器件的方法，
其中所述第一绝缘膜是氧化物膜。
6.根据权利要求5所述的制造半导体器件的方法，
其中在所述步骤(b)中，通过热氧化形成所述第一绝缘膜。
7.根据权利要求6所述的制造半导体器件的方法，
其中所述方法还包括在所述步骤(b)之后但是在所述步骤(c)之前的步骤(b1)在所述第一绝缘膜之上形成第三绝缘膜；
其中在所述步骤(c)中，通过使所述第三绝缘膜、所述第一绝缘膜和所述半导体衬底经受等离子体干法蚀刻在所述第三绝缘膜、所述第一绝缘膜和所述半导体衬底中形成元件隔离沟槽，以及
其中所述方法还包括在所述步骤(e)之后但是在所述步骤(f)之前的步骤(e1)移除所述第三绝缘膜以露出所述第一绝缘膜。
8.根据权利要求7所述的制造半导体器件的方法，其中所述第三绝缘膜是氮化硅膜。
9.根据权利要求8所述的制造半导体器件的方法，其中在所述步骤(d)中，通过等离子体CVD形成所述第二绝缘膜。
10.根据权利要求9所述的制造半导体器件的方法，其中在所述步骤(d)中，通过高密度等离子体CVD形成所述第二绝缘膜。
11.根据权利要求10所述的制造半导体器件的方法，其中所述第二绝缘膜是氧化硅膜。
12.根据权利要求11所述的制造半导体器件的方法，其中在所述步骤(f)中，湿法蚀刻所述第一绝缘膜，同时在所述半导体衬底的所述主表面上不具有抗蚀剂层。
13.根据权利要求12所述的制造半导体器件的方法，其中在所述步骤(f)之后湿法蚀刻所述绝缘膜，而在所述半导体衬底的所述主表面上具有所述绝缘膜和位于所述绝缘膜上的抗蚀剂层，以露出所述半导体衬底时，防止具有100勒克斯或更高的光照射所述半导体衬底的所述主表面。
14.根据权利要求13所述的制造半导体器件的方法，其中所述绝缘膜用于MISFET的栅极绝缘膜。
15.一种用于制造半导体器件的方法，包括如下步骤：
(a)制备半导体衬底；
(b)在所述半导体衬底的主表面之上形成第一绝缘膜；
(c)通过所述第一绝缘膜和所述半导体衬底的等离子体干法蚀刻在所述第一绝缘膜和所述半导体衬底中形成元件隔离沟槽；
(d)在所述半导体衬底的所述主表面之上形成第二绝缘膜以便填充所述沟槽；
(e)通过CMP移除所述沟槽外的所述第二绝缘膜，同时留下所述沟槽中的所述第二绝缘膜；以及
(f)通过湿法蚀刻移除所述第一绝缘膜以露出所述半导体衬底，
其中在所述步骤(f)中，湿法蚀刻所述第一绝缘膜，同时向所述半导体衬底的所述主表面施加光，以及
其中当在所述步骤(f)之后湿法蚀刻所述绝缘膜，而在所述半导体衬底的所述主表面上具有所述绝缘膜和位于所述绝缘膜上的抗蚀剂层时，使所述半导体衬底的所述主表面的照度低于在所述步骤(f)中所述半导体衬底的所述主表面的照度。
16.根据权利要求15所述的制造半导体器件的方法，其中在所述步骤(f)中，湿法刻蚀所述第一绝缘膜，而在所述半导体衬底的所述主表面上不具有抗蚀剂层。
17.根据权利要求16所述的制造半导体器件的方法，其中所述绝缘膜用于MISFET的栅极绝缘膜。
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