CN107452738A - 包括伪栅极结构的集成电路及其形成方法 - Google Patents

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Abstract

本发明涉及包括伪栅极结构的集成电路及其形成方法，其中，一种集成电路包括第一晶体管、第二晶体管以及伪栅极结构。该第一晶体管包括第一栅极结构。该第一栅极结构包括：包括高k介电材料的第一栅极绝缘层以及第一栅极电极。该第二晶体管包括第二栅极结构。该第二栅极结构包括：包括该高k介电材料的第二栅极绝缘层以及第二栅极电极。该伪栅极结构布置于该第一晶体管与该第二晶体管之间，且基本不包括该高k介电材料。

Description

包括伪栅极结构的集成电路及其形成方法
技术领域
本发明通常涉及集成电路及其形成方法，尤其涉及其中设有伪栅极结构的集成电路。
背景技术
集成电路通常包括大量电路元件，尤其场效应晶体管。在场效应晶体管中，可设置包括栅极电极及栅极绝缘层的栅极结构，该栅极绝缘层在该栅极电极与沟道区之间提供电性绝缘。邻近该沟道区，可设置与该沟道区掺杂不同的源区及漏区。依据施加于该栅极电极的电压，该场效应晶体管可在开启状态与关闭状态之间切换，其中，在开启状态的该沟道区的电导率远远大于在关闭状态的该沟道区的电导率。
包括场效应晶体管的集成电路可依据绝缘体上半导体(semiconductor-on-insulator；SOI)技术形成。在SOI技术中，包括该晶体管的源、沟道及漏区的主动区形成于较薄的半导体层中，该半导体层通过电性绝缘层与支撑衬底隔开，该支撑衬底可为半导体衬底。SOI技术可具有与其关联的一些优点，包括与具有相同性能的块体半导体集成电路相比，SOI集成电路具有降低的功耗。通过全耗尽SOI(fully depleted SOI；FDSOI)技术可实现集成电路性能的进一步改进，其中，该半导体层具有较小的厚度，从而可实现该场效应晶体管的沟道区的全耗尽。
为降低场效应晶体管的漏电流，同时在栅极电极与沟道区之间保持较高的电容，可使用包括高k材料例如二氧化铪的栅极绝缘层，其可与包括具有匹配该场效应晶体管的类型(分别为P沟道或N沟道)的功函数的金属的栅极电极组合。为在相邻的场效应晶体管之间提供电性隔离，可采用浅沟槽隔离(shallow trench isolation；STI)结构。浅沟槽隔离结构可通过形成延伸穿过半导体层及电性绝缘层进入该SOI结构的支撑衬底中的沟槽来形成。该沟槽可用电性绝缘材料例如二氧化硅填充。当依据已知技术形成浅沟槽隔离结构时，可获得位于该沟槽中的该电性绝缘材料的表面的不平坦形貌。
在集成电路的一些例子中，在浅沟槽隔离结构上方可形成伪栅极结构。该伪栅极结构可具有与设于场效应晶体管中的栅极结构的配置对应的配置。尤其，各该伪栅极结构可包括伪栅极绝缘层，其包括高k介电材料以及功函数调整金属层。在浅沟槽隔离结构上方设置伪栅极结构可帮助在该集成电路中的栅极结构及伪栅极结构的其中相邻结构之间设置较均匀的间距。这可在通过包括光刻的图案化制程形成该栅极结构及伪栅极结构时具有一些优点，例如改进的尺寸精度。
不过，如上所述在浅沟槽隔离结构上方形成伪栅极结构可具有与其关联的一些问题，这些问题可与该浅沟槽隔离结构的表面的形貌相关。该浅沟槽隔离结构的形貌可导致该伪栅极结构的图案化困难。而且，该浅沟槽隔离结构的形貌可增加高k或金属栅极足部效应(footing)发生的可能性，其中，用以形成该伪栅极绝缘层的高k介电材料或用以形成该功函数调整金属层的金属的残余物保留于与该伪栅极结构相邻的该浅沟槽隔离结构的部分上。此外，在浅沟槽隔离结构上方形成伪栅极结构可与相邻的栅极与伪栅极结构之间的间距的限制关联。
针对上述情形，本发明提供集成电路及其形成方法，其可有助于基本避免或至少减轻上述问题的其中一些或全部。
发明内容
下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。
本文中所披露的一种示例集成电路包括第一晶体管、第二晶体管以及伪栅极结构。该第一晶体管包括第一栅极结构。该第一栅极结构包括：包括高k介电材料的第一栅极绝缘层以及第一栅极电极。该第二晶体管包括第二栅极结构。该第二栅极结构包括：包括该高k介电材料的第二栅极绝缘层以及第二栅极电极。该伪栅极结构布置于该第一晶体管与该第二晶体管之间，且基本不包括该高k介电材料。
本文中所披露的一种示例方法包括在半导体结构的第一晶体管区域、第二晶体管区域及伪栅区上方沉积高k材料层及功函数调整金属层。图案化该功函数调整金属层及该高k材料层，其中，移除位于该伪栅区上方的该功函数调整金属层及该高k材料层的部分。形成栅极电极堆叠。图案化该栅极电极堆叠以及位于该第一晶体管区域及该第二晶体管区域上方的该功函数调整金属层及该高k材料层的部分。在此过程中，形成位于该第一晶体管区域上方的第一栅极结构、位于该第二晶体管区域上方的第二栅极结构以及位于该伪栅区上方的伪栅极结构。基于该半导体结构形成集成电路，其中，不移除该伪栅极结构。
附图说明
参照下面结合附图所作的说明可理解本发明，该些附图中类似的附图标记表示类似的元件，且其中：
图1a至7b显示处于依据一个实施例的方法的多个阶段中的半导体结构的示意视图；
图8a至8b显示处于依据一个实施例的方法的一个阶段中的半导体结构的示意视图；以及
图9显示处于依据一个实施例的方法的一个阶段中的半导体结构的示意视图。
尽管本文中所披露的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例形式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所披露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本发明所执行的常规程序。
现在将参照附图来说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特别意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特别定义的定义方式明确表示于说明书中。
在本文中所披露的实施例中，两个或更多场效应晶体管可形成于一个连续主动区，该连续主动区设于包括一种或多种半导体材料例如硅和/或硅锗的半导体层中。不包括高k材料和/或功函数调整金属的伪栅极结构可设于该连续主动区的该半导体材料中的伪沟道区上方，而不是利用浅沟槽隔离结构(伪栅极结构设于其上方以在相邻的场效应晶体管之间提供电性绝缘)。该伪栅极结构、伪沟道区以及与该伪栅极结构相邻的晶体管的源漏区可具有与场效应晶体管的配置对应的配置，且在本文中有时被称为“伪晶体管”。该伪晶体管可为所谓的“极冷晶体管”，它们经配置以使它们基本总是处于关闭状态并在该伪栅极结构的相对侧上的晶体管之间提供电性绝缘。该伪栅极结构可包括：不包括高k材料的栅极绝缘层，例如由二氧化硅和/或氮氧化硅形成的栅极绝缘层；以及可经高掺杂的多晶硅或非晶硅栅极电极。
为形成该场效应晶体管的该伪栅极结构及栅极结构，在沉积高k材料层及功函数调整金属层以后，可沉积保护层，例如氮化硅层。可采用光刻及蚀刻技术，以开放将要形成该伪栅极结构的区域，并可自将要形成该伪栅极结构的该区域移除该保护层、该功函数调整金属层以及该高k材料层。接着，可执行光阻剥离制程，其中，该保护层可保护该功函数调整金属层及该高k材料层。接着，可移除该保护层，且可沉积栅极堆叠的其余部分。然后，可执行图案化制程，以形成该场效应晶体管的该栅极结构以及该伪栅极结构，且可进一步执行前端工艺、中间工艺以及后端工艺制程，以基于该半导体结构完成集成电路的形成。
作为使用连续主动区的替代，可采用由浅沟槽结构隔开的非连续主动区，其中，自该浅沟槽隔离结构移除该高k材料及/或该功函数调整金属，以在通过该浅沟槽隔离结构设置的伪栅区上方形成不包括高k材料和/或功函数调整金属的伪栅极结构。
图1a显示处于依据一个实施例的方法的一个阶段的半导体结构100的示意顶视图。在该方法中，将基于半导体结构100形成集成电路。本文中，术语“集成电路”将用以指包括一个或多个功能电路的半导体装置，而将在不需要包括功能电路的集成电路的制造期间所获得的配置称为“半导体结构”。图1b及1c中显示处于图1a中所示的该方法的该阶段的半导体结构100的示意剖视图，其中，图1b显示沿图1a中所示的线106的示意剖面，图1c显示沿图1a中所示的线107的示意剖面。
半导体结构100可包括支撑衬底101，其可为半导体晶圆，例如硅晶圆。在支撑衬底101上，可设置电性绝缘层102以及半导体层103。电性绝缘层102可包括电性绝缘材料，例如二氧化硅。半导体层103可包括硅部分104及硅锗部分105。半导体层103、电性绝缘层102及支撑衬底101提供绝缘体上半导体(SOI)结构。
在一些实施例中，该SOI结构可为全耗尽SOI结构，其中，半导体层103具有在约5至10纳米的范围内的较小厚度，从而可实现场效应晶体管(在该方法的后续阶段形成于半导体结构100)的沟道区的全耗尽。
如下面详细所述，在半导体结构100的硅部分104，可形成N沟道场效应晶体管，且在硅锗部分105可形成P沟道场效应晶体管。尤其，分别在晶体管区域120及晶体管区域121可形成N沟道晶体管620、621(见图6a及6b)，且分别在晶体管区域122及晶体管区域123可形成P沟道晶体管622、623(见图6a及6b)。除晶体管区域120、121、122、123以外，半导体结构100可包括位于半导体层103的硅部分104的伪栅区124、125、126以及位于半导体层103的硅锗部分105的伪栅区127、128、129。如下面详细所述，在各伪栅区124至129上方可形成伪栅极结构，其中，在各伪栅区124至129中的半导体层103的部分中将形成伪沟道区。形成于伪栅区124、125、126中的该伪沟道区可在设于半导体层103的硅部分104的晶体管620、621之间以及在晶体管620、621与形成于硅部分104的其它晶体管之间提供电性绝缘。形成于伪栅区127、128、129中的该伪沟道区可在设于半导体层103的硅锗部分105的晶体管622、623之间以及在晶体管622、623与形成于硅锗部分105的其它晶体管之间提供电性绝缘。在图1a、1b及1c中所示的该方法的该阶段，晶体管区域120、121、122、123及伪栅区124至129不需要物理区分彼此。
如图1a、1b及1c中所示的半导体结构100可通过已知技术形成，以提供具有包括硅部分及硅锗部分的半导体层的SOI结构，该技术可包括提供具有位于电性绝缘层102及支撑衬底101上方的硅层的SOI晶圆，在硅锗区105上方形成硅锗层，执行氧化制程，其中，该硅锗层的硅经氧化且该锗扩散进入下方的该硅层的部分中，以及移除该氧化制程中所形成的二氧化硅。另外，可执行用以薄化半导体层103的薄化退火和/或形成零层对准标记。
图2a、2b及2c显示处于该方法的下一阶段的半导体结构100的示意视图，其中，图2a显示与图1a的视图对应的视图，图2b显示与图1b的视图对应的视图，以及图2c显示与图1c的视图对应的视图。
可形成沟槽隔离结构201。沟槽隔离结构201可包括延伸穿过半导体层103及电性绝缘层102进入支撑衬底101中的沟槽，该沟槽用电性绝缘材料例如二氧化硅填充。在图2a、2b及2c中所示的半导体结构100的部分中，沟槽隔离结构201的该沟槽可沿在图2a的顶视图中为水平的且垂直于图2c的示意剖视图的绘制平面并与将要形成于半导体结构100中的晶体管的沟道长度方向对应的方向延伸。沟槽隔离结构201可将设于半导体层103的硅部分104中的连续主动区202与设于半导体层103的硅锗部分105中的连续主动区203隔开。另外，沟槽隔离结构201可将连续主动区202、203与半导体结构100中的其它连续主动区(未显示)隔开。不过，不需要设置沟槽隔离结构201的任何部分来将晶体管区域120、121彼此隔开，且不需要设置沟槽隔离结构201的任何部分来将晶体管区域122、123彼此隔开。因此，连续主动区202可包括晶体管区域120、121及伪栅区124、125、126，且连续主动区203可包括晶体管区域122、123及伪栅区127、128、129。
为形成沟槽隔离结构201，可使用用以形成沟槽隔离结构的已知技术。在一些实施例中，在半导体结构100上方可沉积衬垫层(其可包括二氧化硅)以及硬掩膜层(其可包括氮化硅)。接着，通过光刻及蚀刻技术图案化该硬掩膜层，以形成在将要形成沟槽隔离结构201的该沟槽之处的半导体结构100的位置具有开口的硬掩膜。接着，可执行适于移除半导体层103的半导体材料以及电性绝缘层102及支撑衬底101的材料的一个或多个蚀刻制程，以形成沟槽隔离结构201的该沟槽。接着，通过氧化及沉积技术可形成用以填充沟槽隔离结构201的该沟槽的电性绝缘材料层，例如二氧化硅层，且可执行化学机械抛光及蚀刻制程以移除该沟槽外部的该电性绝缘材料的部分、该硬掩膜层及该衬垫层。
从图2c(显示沟槽隔离结构201的剖面)的示意剖视图中可看出，沟槽隔离结构201的表面可具有不平坦的形貌，其中，不过，沟槽隔离结构201的表面的不平坦基本沿该沟槽的纵向延伸。
在一些实施例中，沟槽隔离结构201可包括具有不同深度的沟槽，其可包括浅沟槽与深沟槽，与将要形成于半导体结构100中的晶体管的沟道长度方向对应。
图3a及3b显示处于该方法的下一阶段的半导体结构100的示意视图，其中，图3a显示与图2a的视图对应的示意顶视图，且图3b显示与图2b的视图对应、沿线106的示意剖视图。
在所述形成沟槽隔离结构201以后，在半导体结构100上方可沉积在半导体结构100上方将要形成的晶体管620、621、622、623(图6a至6b)的栅极绝缘层的一个或多个材料层。尤其，晶体管620、621、622、623的该栅极绝缘层的该一个或多个材料层可包括高k材料层301。在一些实施例中，可形成一个或多个额外层，例如位于高k材料层301下方的较薄的二氧化硅层，在图3b的剖视图中出于说明清楚的目的已作省略。高k材料层301可包括具有较高介电常数(例如在约11至30的范围内的介电常数)的介电材料，例如二氧化铪、二氧化锆、氮氧硅铪、氮氧硅锆和/或氧化锆铪。高k材料层301可通过沉积技术形成，例如化学气相沉积(chemical vapor deposition；CVD)、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)、物理气相沉积(physical vapordeposition；PVD)和/或原子层沉积(atomic layer deposition；ALD)。
在高k材料层301上方，可形成功函数调整金属层302。功函数调整金属层302可包括适于依据形成于半导体结构100中的晶体管620、621、622、623获得期望阈值电压的功函数要求使功函数调整金属层302的功函数与半导体层103的相应部分的功函数匹配的材料。在一些实施例中，功函数调整金属层302可包括氮化钛。为形成功函数调整金属层302，可使用沉积技术例如CVD、PECVD和/或PVD。
在所述沉积高k材料层301及功函数调整金属层302以后，可图案化功函数调整金属层302及高k材料层301。为此目的，在半导体结构100上方可形成保护层303。在一些实施例中，保护层303可包括氮化硅。在其它实施例中，保护层303可包括多晶硅或非晶硅。保护层303可通过沉积技术例如CVD或PECVD形成。
接着，在保护层303上方可形成光阻掩膜304。光阻掩膜304可通过光刻技术形成。光阻掩膜304可覆盖上方形成晶体管620、621、622、623的栅极结构的晶体管区域120、121、122、123的部分。从图6a中所示的该方法的下一阶段的半导体结构100的顶视图可看出，可形成晶体管620、622的共栅极结构606以及晶体管621、623的共栅极结构607。相应地，光阻掩膜304可包括贯穿晶体管区域120、122及其之间的沟槽隔离结构201的部分的部分以及贯穿晶体管区域121、123及其之间的沟槽隔离结构201的部分的部分。沿晶体管620、621、622、623的沟道长度方向的光阻掩膜304的部分的延伸(在图3a及3b的视图中为水平)可大于沿该沟道长度方向的栅极结构606、607的延伸。不过，光阻掩膜304不覆盖伪栅区124至129以及位于伪栅区124至129的其中相邻伪栅区之间的沟槽隔离结构201的部分，在该处形成伪栅极结构608、609、610(见图6a及6b)。因此，在一些实施例中，光阻掩膜304覆盖晶体管620至623的栅极结构606、607形成之处的半导体结构100的部分，但其不覆盖伪栅极结构608、609、610形成之处的半导体结构100的部分。
图4a及4b显示在该方法的下一阶段分别对应图3a及图3b的视图的半导体结构100的示意视图。在所述形成光阻掩膜104以后，可执行适于移除保护层303的材料的蚀刻制程，例如适于蚀刻氮化硅的等离子体蚀刻制程。在该蚀刻制程中，可移除未被光阻掩膜304覆盖的保护层303的部分。接着，可执行适于移除功函数调整金属层302及高k材料层301的材料的一个或多个蚀刻制程，其可包括干式蚀刻制程例如等离子体蚀刻以及湿式蚀刻制程。因此，可自半导体结构100移除未被光阻掩膜304覆盖的功函数调整层302及高k材料层301的部分，以使半导体层103的半导体材料暴露于伪栅区124至129中的半导体结构100的表面。
接着，可执行光阻剥离制程，例如等离子体灰化制程，其中，将半导体结构100暴露于氧等离子体。
在上述图案化功函数调整金属层302及高k材料层301以后，晶体管区域120、121、122、123的该部分(晶体管620、621、622、623的栅极结构606、607形成于其上方)被高k材料层301及功函数调整金属层302覆盖，而基本没有高k材料且基本没有功函数调整金属设于伪栅区124至129以及其之间的沟槽隔离结构201的该部分上方(伪栅极结构608、609、610将形成于其上方)。
在图4a及4b中，附图标记401表示与高k材料层301的高k材料相比具有较小介电常数的电性绝缘材料层。在一些实施例中，电性绝缘材料层401可包括二氧化硅和/或氮氧化硅。
电性绝缘材料层401可包括二氧化硅。在一些实施例中，电性绝缘材料层401可通过氧化制程形成。或者，电性绝缘材料层401可由半导体层103的半导体材料的原生氧化物提供。在另外的实施例中，电性绝缘材料层401可包括氮氧化硅，且其可通过沉积制程例如CVD或PECVD形成。
图5a及5b显示处于该方法的下一阶段的半导体结构100的示意视图，其中，图5a显示与图4a的视图对应的示意顶视图，且图5b显示与图4b的视图对应的沿线106的示意剖视图。
在所述移除位于伪栅区124至129上方的高k材料层301及功函数调整金属层302的该部分、该光阻剥离制程以及所述形成电性绝缘材料层401以后，可执行适于相对功函数调整金属层302、高k材料层301及/或电性绝缘材料层401的材料选择性蚀刻保护材料层303的蚀刻制程。这可为适于移除氮化硅的湿式或干式制程。该蚀刻制程可移除在所述蚀刻功函数调整金属层302及高k材料层302的过程中被光阻掩膜304覆盖的保护层303的部分。
接着，在半导体结构100上方可形成栅极电极堆叠503。栅极电极堆叠503可包括多晶硅或非晶硅层501以及覆盖层502。覆盖层502可包括氮化硅。在一些实施例中，可设置不止一个覆盖层，例如，由二氧化硅形成的上覆盖层以及由氮化硅形成的下覆盖层。因此，附图标记502可表示设于多晶硅或非晶硅层501上的栅极电极堆叠503的一个或多个覆盖层。
在形成栅极电极堆叠503以后，在覆盖层502上方可形成光阻掩膜504。光阻掩膜504可通过光刻技术形成。光阻掩膜504可具有位于连续主动区202的伪栅区124、125、126上方的开口。将要形成晶体管620、621、622、623的栅极结构606、607之处的晶体管区域120、121的部分以及连续主动区203可被光阻掩膜504覆盖。
在所述形成光阻掩膜504以后，可执行离子注入制程，其由图5b中的箭头示意表示。在离子注入制程505过程中，可用掺杂物离子照射半导体结构100，该掺杂物用以掺杂位于连续主动区202上方的伪栅极结构608、609、610的部分。在离子注入制程505中被注入多晶硅或非晶硅层501中的该掺杂物的类型以及离子剂量可经调整以在伪栅区124、125、126的半导体层103的硅部分104中所形成的伪沟道区中基本没有导电沟道形成，如下面详细所述。在一些实施例中，在离子注入制程505过程中，在半导体结构100的伪栅区124、125、126上方的多晶硅或非晶硅层501的该部分中可注入P型掺杂物离子，例如硼。在一些实施例中，离子注入制程505的离子剂量可在约1014离子/平方离子至约1016离子/平方厘米的范围内，从而在伪栅区124、125、126上方的多晶硅或非晶硅层501的该部分中获得在约1018原子/立方厘米至约1022原子/立方厘米的范围内的掺杂物浓度。
在离子注入制程505以后，可通过光阻剥离制程移除光阻掩膜504，并可通过光刻技术形成覆盖除连续主动区203的伪栅区127、128、129之外的半导体结构100的部分的另一个掩膜(未显示)。接着，可执行另一个离子注入制程(未显示)，以掺杂位于伪栅区127、128、129上方的多晶硅或非晶硅层501的部分，其将被设于连续主动区203上方的伪栅极结构608、609、610的部分中。在该离子注入制程中，可用N型掺杂物离子例如磷或砷照射半导体结构100，其中，离子剂量可在约1014离子/平方离子至约1016离子/平方厘米的范围内，从而在伪栅区127、128、129上方的多晶硅或非晶硅层501的该部分中获得在约1018原子/立方厘米至约1022原子/立方厘米的范围内的掺杂物浓度。接着，通过光阻剥离制程可自半导体结构100移除该光阻掩膜。
图6a及6b显示处于该方法的下一阶段的半导体结构100的示意视图，其中，图6a显示与图5a的视图对应的示意顶视图，且图6b显示与图5b的视图对应的沿线106的示意剖视图。
在所述在多晶硅或非晶硅层501的部分中注入离子以后，可图案化栅极电极堆叠503。另外，可图案化位于晶体管区域120、121、122、123上方的功函数调整金属层302及高k材料层301的部分以及位于伪栅区124至129上方的电性绝缘材料层401的部分。这可通过传统上用于图案化栅极堆叠以形成场效应晶体管的栅极电极的技术来完成，其可包括光刻制程以及适于移除覆盖层502、多晶硅或非晶硅层501、功函数调整金属层302、高k材料层301以及电性绝缘材料层401的材料的一个或多个蚀刻制程。在此过程中，可形成贯穿晶体管区域120、122及其之间的沟槽隔离结构201的部分的栅极结构606，贯穿晶体管区域121、123及其之间的沟槽隔离结构201的部分的栅极结构607，以及伪栅极结构608、609、610。在所述形成栅极结构606、607及伪栅极结构608、609、610以后，栅极结构606、607及伪栅极结构608、609、610在其上即可具有覆盖层502的部分。
伪栅极结构608可贯穿伪栅区124、127及其之间的沟槽隔离结构210的部分。伪栅极结构608可具有位于伪栅区124上方的P掺杂部分以及位于伪栅区127上方的N掺杂部分。伪栅极结构609可设于伪栅区125、128及其之间的沟槽隔离结构201的部分上方，且其可具有位于伪栅区125上方的P掺杂部分以及位于伪栅区128上方的N掺杂部分。伪栅极结构610可设于伪栅区126、129及其之间的沟槽隔离结构201的部分上方，且其可具有位于伪栅区126上方的P掺杂部分以及位于伪栅区129上方的N掺杂部分。各栅极结构606、607可包括高k材料层301的部分(其提供栅极绝缘层)，以及功函数调整金属层302的部分(其结合相应栅极结构中的多晶硅或非晶硅层501的部分提供栅极电极)。在伪栅极结构608、609中，无需设置高k材料层301及功函数调整金属层302的任何部分。相反，各伪栅极结构608、609、610可包括由与高k介电材料层301相比具有较小介电常数的电性绝缘材料层401的部分提供的伪栅极绝缘层，以及由多晶硅或非晶硅层501的部分形成的掺杂多晶硅或非晶硅伪栅极电极。
在所述形成栅极结构606、607及伪栅极结构608、609、610以后，邻近各栅极结构606、607及伪栅极结构608、609、610可形成侧间隙壁601。为此目的，通过基本等向性的沉积制程例如CVD或PECVD在半导体结构100上方可沉积侧间隙壁材料层，例如氮化硅、硅硼碳氮化物及/或氮碳化硅。接着，可执行非等向性蚀刻制程，以移除位于半导体结构100的基本水平的部分(例如半导体层103及沟槽隔离结构102的暴露部分以及覆盖层502)上方的该侧间隙壁材料层的部分。位于栅极结构606、607及伪栅极结构608、609、610的侧壁的该侧间隙壁材料层的部分保留于半导体结构100中并形成侧间隙壁601。
在所述形成侧间隙壁601以后，在晶体管区域120上方可形成抬升式源区602及抬升式漏区603，且在晶体管区域121上方可形成抬升式源区604及抬升式漏区605。各抬升式源区602、604及抬升式漏区604、605可包括N掺杂半导体材料例如硅。
在晶体管区域122上方，可形成抬升式源区624及抬升式漏区625。类似地，在晶体管区域123上方，可形成抬升式源区626及抬升式漏区627。抬升式源区624、626及抬升式漏区625、627可由P掺杂半导体材料形成，例如硅或硅锗。为形成抬升式源区602、604、624、626及抬升式漏区603、605、625、627，可执行适于在未被栅极结构606、607及伪栅极结构608、609、610覆盖的半导体层103的部分上方选择性沉积掺杂半导体材料的选择性外延生长制程。为一方面在抬升式源区602、604及抬升式漏区603、605中且另一方面在抬升式源区624、626及抬升式漏区625、627中提供不同的掺杂和/或不同的半导体材料，可执行两个独立的选择性外延生长制程，其中，在各该选择性外延生长制程期间，连续主动区202、203的其中一个被硬掩膜覆盖，以使掺杂半导体材料基本仅沉积于连续主动区202、203的其中另一个上方。在各该选择性外延生长制程以后，通过蚀刻制程可移除该相应硬掩膜。
在所述形成抬升式源区602、604、624、626及抬升式漏区603、605、625、627以后，可执行退火制程，其中，来自抬升式源区602、604、624、626及抬升式漏区603、605、625、627的掺杂物扩散进入下方半导体层103的部分中。因此，在抬升式源区602下方可形成源区611，且在抬升式漏区603下方可形成漏区612。位于栅极结构606下方的半导体层103的部分提供形成于晶体管区域120的晶体管620的沟道区615。类似地，在晶体管区域121中，可形成位于抬升式源区604下方的源区613、位于抬升式漏区605下方的漏区614，以及位于栅极结构607下方的沟道区616。这样，在晶体管区域121中设置晶体管621。
在晶体管区域122、123，也可实现掺杂物扩散进入位于抬升式源区624、626及抬升式漏区625、627下方的半导体层103的部分中，以在晶体管区域122、123中形成具有源、沟道及漏区的晶体管622、623。
在伪栅极结构608、609、610下方，在连续主动区202中可形成伪沟道区617、618、619。
沟道区615、616及伪沟道区617、618、619可具有与源区611、613及漏区612、614的掺杂不同的掺杂。在一些实施例中，沟道区615、616及伪沟道区617、618、619可基本不掺杂。在其它实施例中，沟道区615、616及伪沟道区617、618、619可具有与源区611、613及漏区612、614的N型掺杂相反的P型掺杂。
类似地，在连续主动区203中，在栅极结构606、607下方可设置沟道区，且在伪栅极结构608、609、610下方可设置伪沟道区，其中，该沟道区及伪沟道区基本不掺杂或具有与设于抬升式源区624、626及抬升式漏区625、627下方的该源漏区的P型掺杂相反的N型掺杂。
在一些实施例中，在连续主动区202及连续主动区203中的该沟道区及该伪沟道区的该掺杂可分别与半导体层103的硅部分104的基本掺杂及硅锗部分105的基本掺杂对应。
晶体管620的源区611、伪沟道区618、晶体管621的漏区614以及伪栅极结构609具有与场效应晶体管的配置对应的配置，其中，位于伪栅极结构609中的多晶硅或非晶硅层501的该部分提供伪栅极电极，且位于伪栅极结构609中的电性绝缘材料层401的该部分提供伪栅极绝缘层。因此，伪沟道区618的电导率可依赖于在伪栅极结构609中的多晶硅或非晶硅层501的该部分、伪栅极结构609中的电性绝缘层401的该部分以及伪沟道区618的电场配置。由于伪栅极结构609中的多晶硅或非晶硅层501的该部分的上述掺杂，且由于在伪栅极结构609中不存在高k材料及功函数调整金属，因此由源区611、伪沟道区618、漏区614及伪栅极结构609提供的该伪晶体管可为具有大于晶体管620、621的阈值电压的较高阈值电压的增强型场效应晶体管，且其在没有任何电压施加于伪栅极结构609中的多晶硅或非晶硅层501的该部分的情况下呈电性基本不导电的关闭状态。这样，在晶体管620、621之间可提供电性绝缘。因此，不需要在晶体管620、621之间设置沿晶体管620、621的沟道宽度方向(在图6a的附图平面中为垂直)延伸的沟槽隔离结构201的任何部分来提供晶体管620、621彼此之间的电性绝缘。这样，可基本避免或至少减轻由沟槽隔离结构201的此类部分引发的问题，例如高k足部效应。沿晶体管620、621、622、623的沟道长度方向(在图6a的附图平面中为水平)延伸的沟槽隔离结构201的部分可不太容易受高k足部效应影响，因为沟槽隔离结构201的形貌的取向垂直于栅极结构606、607及伪栅极结构608、609、610的长度方向。
类似地，在伪栅极结构608、610，可获得伪晶体管配置，从而可在晶体管620、621与连续主动区202的其它晶体管(未显示)之间提供电性绝缘。而且，在位于连续主动区203上方的伪栅极结构608、609、610的该部分，可获得与相较晶体管622、623具有较大阈值电压的P沟道晶体管配置对应的伪晶体管配置，以在晶体管622与晶体管623之间以及在晶体管622、623与连续主动区204的其它晶体管(未显示)之间提供电性绝缘。
在所述形成抬升式源区602、604、624、626及抬升式漏区603、605、625、627以及所述将掺杂物自抬升式源区602、604、624、626及抬升式漏区603、605、625、627扩散进入下方半导体层103的部分中以后，可执行覆盖移除蚀刻制程(其可为适于选择性移除覆盖层502的材料的湿式或干式制程)，以使栅极结构606、607及伪栅极结构608、609、610中的多晶硅或非晶硅层501的该部分暴露于半导体结构100的表面。
图7a及7b显示处于该方法的下一阶段的半导体结构100的示意视图。图7a显示与图6a的视图对应的示意顶视图，且图7b显示与图6b的视图对应的沿线106的示意剖视图。
在各抬升式源区602、604、624、626，抬升式漏区603、605、625、627，栅极结构606、607以及伪栅极结构608、609、610中可形成硅化物703。为此目的，在半导体结构100上方可沉积金属层，例如镍，且可执行一个或多个退火制程，以使该金属与抬升式源区602、604、624、626，抬升式漏区603、605、625、627以及栅极结构606、607及伪栅极结构608、609、610中的多晶硅或非晶硅501的该部分的半导体材料进行化学反应。接着，通过蚀刻制程可移除未反应的金属。
然后，通过沉积技术例如CVD及/或PECVD在半导体结构100上方可沉积衬里层701(其可包括氮化硅)，以及层间介电质702(其可包括二氧化硅)。可执行化学机械抛光(chemical mechanical polishing；CMP)，以获得层间介电质702的基本平坦的表面。
接着，可形成延伸穿过层间介电质702及衬里层701并提供与抬升式源区602、604、624、626的电性连接的源极接触704、706、708、710以及延伸穿过层间介电质702及衬里层701并提供与抬升式漏区603、605、625、627的电性连接的漏极接触705、707、709、711。另外，可形成延伸穿过层间介电质702及衬里层701并提供与栅极结构606、607的电性连接的栅极接触712、713。为形成源极接触704、706、708、710，漏极接触705、707、709、711以及栅极接触712、713，可形成延伸穿过层间介电质702及衬里层701的接触孔，并用导电材料例如钨填充该接触孔。这可通过使用用以在半导体结构中形成与电路元件的接触的已知技术来完成。
从图7a的顶视图中可看出，不需要形成与由位于伪栅极结构608、609、610中的多晶硅或非晶硅层501的该部分提供的该伪栅极电极的任何接触。因此，该伪栅极电极可电性浮置。
基于半导体结构100形成集成电路的另外步骤可包括已知的后端工艺制造步骤。
本发明不限于其中伪栅极结构608、609、610中的该伪栅极电极电性浮置的实施例，如上参照图7a及7b所述。图8a及8b显示半导体结构100’的示意图，其为参照图1a至7b所述的半导体结构100的变体，其中，伪栅极结构608、609、610与相邻晶体管的源区电性连接。半导体结构100’的其它特征可对应如上参照图1a至7b所述的半导体结构100的特征，且出于方便省略其详细说明。
图8a显示处于与图7a及7b中所示的制程阶段对应的制程阶段的半导体结构100’的示意顶视图，且图8b显示沿线106的半导体结构100’的示意剖视图。图8a及8b中所示的组件可具有与图7a及7b中的类似附图标记所示的组件的特征对应的特征，且可使用对应的方法来形成。
半导体结构100’可包括源极及栅极接触704’，其延伸穿过层间介电质702及衬里层701并提供与晶体管620的抬升式源区602以及在伪沟道区618上方的电极栅极结构609中提供伪栅极的多晶硅或非晶硅层501的部分的电性连接。另外，可设置源极及栅极接触706’，其延伸穿过层间介电质702及衬里层701并提供与抬升式源区604以及在伪沟道区619上方的伪栅极结构610中提供伪栅极电极的多晶硅或非晶硅层501的该部分的电性连接。而且，可设置源极及栅极接触以提供与伪栅极结构608中的多晶硅或非晶硅层501的该部分以及与抬升式漏区603相反的伪栅极结构608的一侧上的抬升式源区的电性连接。这样，伪栅极结构608、609、610中的伪栅极电极可与与其相邻的连续主动区202中的源区电性连接，从而在该相应伪晶体管中，施加约0V的栅极电压，该伪晶体管处于其电性基本不导电的关闭状态。
而且，半导体结构100’可包括在连续主动区203上方的栅极结构609中的该伪栅极电极的该部分与抬升式源区624之间提供电性连接的源极及栅极结构708’以及在连续主动区203上方的伪栅极结构610的该部分中的该伪栅极电极与抬升式源区626之间提供电性连接的源极及栅极结构710’。而且，位于连续主动区203上方的伪栅极结构608中的该伪栅极电极的该部分可电性连接与抬升式漏区625相反的伪栅极结构608的一侧上的抬升式源区(未显示)。这样，可对连续主动区203上方的伪栅极结构608、609、610的该部分施加约0V的栅极电极，在连续主动区203的该伪晶体管可保持于其电性基本不导电的关闭状态。
通过栅极结构608、609、610的该不同掺杂部分之间的PN过渡可提供位于一方面连续主动区202及另一方面连续主动区203上方的伪栅极结构608、609、610的该部分之间的电性绝缘。
在其它实施例中(下面将参照图9进行说明)，不包括高k材料及功函数调整金属的伪栅极结构可用以提供彼此相邻布置的N沟道晶体管与P沟道晶体管之间的电性绝缘。出于方便目的，一方面，在图1a至8b中，且另一方面，在图9中，使用类似的附图标记表示类似的组件。除非另外明确指出，否则由类似的附图标记表示的组件可具有相应的特征，且可使用相应的方法来形成。因此，有时将省略其详细说明。
图9显示对应图7a至8b中所示的方法的阶段处于依据一个实施例的方法的一个阶段中的半导体结构900的示意剖视图。
半导体结构900可包括支撑衬底101、电性绝缘层102以及半导体层103，其提供绝缘体上半导体(SOI)结构。半导体层103可包括硅部分104及硅锗部分105，其提供连续主动区。
半导体结构900还可包括：晶体管620，其可为具有设于半导体层103的硅部分104中的源区611、漏区612及沟道区615的N沟道场效应晶体管；以及晶体管901，其可为具有设于半导体层103的硅锗部分105中的源区905、漏区906及沟道区907的P沟道场效应晶体管。在晶体管620的源区611与晶体管901的源区905之间，可设置伪沟道区911。伪沟道区911可包括设于半导体层103的硅部分104中的部分912，以及设于半导体层103的硅锗部分905中的部分913。伪沟道区911的部分912可具有与N沟道晶体管620的沟道区615的掺杂对应的掺杂，且伪沟道区911的部分913可具有与P沟道晶体管901的沟道区907的掺杂对应的掺杂。在一些实施例中，伪沟道区911的部分912可为P掺杂，且伪沟道区911的部分913可为N掺杂。
晶体管620可包括位于源区612上方的抬升式源区603，位于漏区611上方的抬升式漏区602以及栅极结构606。晶体管901可包括抬升式源区903、抬升式漏区904以及栅极结构902。
晶体管620的抬升式源区602及抬升式漏区603可为N掺杂，且晶体管901的抬升式源区903及抬升式漏区904可为P掺杂。在晶体管620、901的各栅极结构606、902中，可设置由高k材料层301的部分及功函数调整金属层302的部分提供的栅极绝缘层。在一些实施例中，在N沟道晶体管620的栅极结构606及P沟道晶体管901的栅极结构902中可设置不同的功函数调整金属。另外，各栅极结构606、902可包括多晶硅或非晶硅层501的部分。位于栅极结构606中的多晶硅或非晶硅层501的该部分以及功函数调整金属层302的该部分提供晶体管620的栅极电极，且位于栅极结构902中的多晶硅或非晶硅层501及功函数调整金属层302的该部分提供晶体管901的栅极电极。
在伪沟道区911上方，可设置伪栅极结构609。伪栅极结构609可包括由与高k材料层301的高k材料相比具有较小介电常数的电性绝缘材料层401的部分提供的伪栅极绝缘层，以及由多晶硅或非晶硅层501的部分提供的伪栅极电极。位于伪栅极结构609中的多晶硅或非晶硅层501的该部分可为高掺杂，例如，其可具有在1018原子/立方厘米至约1022原子/立方厘米的范围内的P型掺杂物浓度。与各栅极结构606、902及伪栅极结构609相邻，可设置侧间隙壁601，且在各抬升式源区602、903，抬升式漏区603、904以及栅极结构606、902及伪栅极结构609的多晶硅或非晶硅层501的该部分中可设置硅化物703。
半导体结构900还可包括沟槽隔离结构201、衬里层701以及层间介电质702。可设置源极接触704、908，漏极接触705、909以及栅极接触712、910，以提供与晶体管620、901的抬升式源区602、903，抬升式漏区603、904以及栅极电极的电性连接。由位于伪栅极结构609中的多晶硅或非晶硅层501的该部分提供的该伪栅极电极可电性浮置。
位于伪栅极结构609中的多晶硅或非晶硅层501的该部分的掺杂可经调整以基本没有导电沟道形成于伪沟道区911的部分912、913的至少其中一个中。这样，在晶体管620、901之间可提供电性绝缘。
本发明不限于其中伪沟道区911包括设于半导体层103的硅部分104中的部分912以及设于半导体层103的硅锗部分105中的部分913的实施例。在其它实施例中，整个伪沟道区911可设于半导体层103的硅部分104中或硅锗部分105中。例如，在一些实施例中，伪沟道区911可设于半导体层103的硅锗部分105中，且硅部分104与硅锗部分105之间的界面可设于晶体管620的源区611与伪沟道区911之间的界面处。
本发明不限于其中在伪沟道区上方设置伪栅极结构608、609、610的实施例。在其它实施例中，伪栅极结构608、609、610可设于电性绝缘伪栅区上方，该电性绝缘伪栅区设于沿半导体结构中所形成的晶体管的沟道宽度方向延伸的沟槽隔离结构201的部分中的。在此类实施例中，可基本避免或至少减轻由高k足部效应引发的问题，因为该伪栅极结构不需要包括高k材料和/或功函数调整金属。
由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所披露的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面所披露的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种制程或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，下面的权利要求规定本发明请求保护的范围。

Claims (21)

1.一种集成电路，包括：
包括第一栅极结构的第一晶体管，该第一栅极结构包括第一栅极绝缘层及第一栅极电极，该第一栅极绝缘层包括高k介电材料；
包括第二栅极结构的第二晶体管，该第二栅极结构包括第二栅极绝缘层及第二栅极电极，该第二栅极绝缘层包括该高k介电材料；以及
伪栅极结构，布置于该第一晶体管与该第二晶体管之间，其中，该伪栅极结构基本不包括该高k介电材料。
2.如权利要求1所述的集成电路，还包括连续主动区；
其中，该第一晶体管包括设于该连续主动区中的第一源区、第一漏区以及第一沟道区；
其中，该第二晶体管包括设于该连续主动区中的第二源区、第二漏区以及第二沟道区；以及
其中，该伪栅极结构设于伪沟道区上方，该伪沟道区设于该连续主动区中，该伪沟道区布置于该第一源区及该第一漏区的其中之一与该第二源区及该第二漏区的其中之一之间。
3.如权利要求2所述的集成电路，其中，各该第一栅极电极及该第二栅极电极包括相应功函数调整金属层且该伪栅极结构不包括功函数调整金属层。
4.如权利要求3所述的集成电路，其中，该伪栅极结构包括伪栅极绝缘层及伪栅极电极，该伪栅极绝缘层包括与该高k介电材料相比具有较小的介电常数的一种或多种电性绝缘材料，该伪栅极电极包括掺杂多晶硅及掺杂非晶硅的至少其中之一。
5.如权利要求4所述的集成电路，还包括：
半导体层，该连续主动区设于该半导体层中；
支撑衬底；以及
电性绝缘层，位于该支撑衬底与该半导体层之间，其中，该半导体层、该电性绝缘层及该支撑衬底提供全耗尽绝缘体上半导体结构。
6.如权利要求5所述的集成电路，其中，各该第一源区、该第一漏区、该第二源区及该第二漏区具有相同类型的掺杂，且该伪沟道区的掺杂不同于该伪沟道区布置于其间的该第一源区及该第一漏区的该其中之一与该第二源区及该第二漏区的该其中之一。
7.如权利要求6所述的集成电路，其中，该伪栅极电极电性浮置，且该伪栅极电极经掺杂以基本无导电沟道形成于该伪沟道区中。
8.如权利要求6所述的集成电路，其中，该伪沟道区布置于该第一源区与该第二漏区之间，以及其中，该伪栅极电极与该第一源区电性连接。
9.如权利要求6所述的集成电路，还包括：
第一抬升式源区，位于该第一源区上方；
第一抬升式漏区，位于该第一漏区上方；
第二抬升式源区，位于该第二源区上方；
第二抬升式漏区，位于该第二漏区上方；
层间介电质，位于该第一晶体管、该第二晶体管及该伪栅极结构上方；
一个或多个延伸穿过该层间介电质并提供与该第一抬升式源区的电性连接的第一源极接触、延伸穿过该层间介电质并提供与该第一抬升式漏区的电性连接的第一漏极接触以及延伸穿过该层间介电质并提供与该第一栅极电极的电性连接的第一栅极接触；以及
一个或多个延伸穿过该层间介电质并提供与该第二抬升式源区的电性连接的第二源极接触、延伸穿过该层间介电质并提供与该第二抬升式漏区的电性连接的第二漏极接触以及延伸穿过该层间介电质并提供与该第二栅极电极的电性连接的第二栅极接触。
10.如权利要求5所述的集成电路，其中：
该第一晶体管为N沟道晶体管，该第一源区及该第一漏区经N掺杂；
该第二晶体管为P沟道晶体管，该第二源区及该第二漏区经P掺杂；
该第一源区、该第一沟道区及该第一漏区形成于该连续主动区的硅部分中；
该第二源区、该第二沟道区及该第二漏区形成于该连续主动区的硅锗部分中；以及
该伪沟道区的至少部分设于该连续主动区的该硅锗部分中。
11.一种方法，包括：
在半导体结构的第一晶体管区域、第二晶体管区域及伪栅区上方沉积高k材料层及功函数调整金属层；
图案化该功函数调整金属层及该高k材料层，其中，移除位于该伪栅区上方的该功函数调整金属层及该高k材料层的至少部分；
形成栅极电极堆叠并图案化该栅极电极堆叠以及位于该第一晶体管区域及该第二晶体管区域上方的该功函数调整金属层及该高k材料层的部分，其中，形成位于该第一晶体管区域上方的第一栅极结构、位于该第二晶体管区域上方的第二栅极结构以及位于该伪栅区上方的伪栅极结构；以及
基于该半导体结构形成集成电路，其中，不移除该伪栅极结构。
12.如权利要求11所述的方法，其中，该半导体结构包括设于绝缘体上半导体结构的半导体层中的连续主动区，各该第一晶体管区域及该第二晶体管区域包括该连续主动区的相应部分，该伪栅区包括位于该第一晶体管区域与该第二晶体管区域之间的该连续主动区的部分。
13.如权利要求12所述的方法，其中，所述图案化该功函数调整金属层及该高k材料层包括：
在该功函数调整金属层及该高k材料层上方沉积保护层；
在该保护层上方形成光阻掩膜，该光阻掩膜至少覆盖上方形成该第一栅极结构的该第一晶体管区域的部分以及上方形成该第二栅极结构的该第二晶体管区域的部分，其中，该光阻掩膜不覆盖该伪栅区；
在所述形成该光阻掩膜以后，执行适于移除该保护层的材料、该功函数调整金属及该高k材料的一个或多个第一蚀刻制程，其中，移除不被该光阻掩膜覆盖的该保护层、该功函数调整金属层及该高k材料层的部分；
在该一个或多个第一蚀刻制程以后，执行光阻剥离制程，该保护层基本保护位于该保护层下方的该功函数调整金属层及该高k材料层的部分免受该光阻剥离制程的负面影响；以及
在该光阻剥离制程以后，执行适于移除该保护层的第二蚀刻制程。
14.如权利要求13所述的方法，其中，该栅极电极堆叠包括：包括多晶硅及非晶硅的至少其中之一的层。
15.如权利要求14所述的方法，其中，在所述形成该栅极电极堆叠之前，该半导体结构包括位于至少该伪沟道区上方的与该高k材料相比具有较小介电常数的电性绝缘材料层，且该伪栅极结构包括由该电性绝缘材料层形成的伪栅极绝缘层。
16.如权利要求15所述的方法，其中，所述形成该集成电路包括：
执行一个或多个选择性外延生长制程，各选择性外延生长制程在该连续主动区上方沉积掺杂半导体材料，该一个或多个选择性外延生长制程形成位于该第一晶体管区域上方的第一抬升式源区及第一抬升式漏区以及位于该第二晶体管区域上方的第二抬升式源区及第二抬升式漏区；以及
将掺杂物自该第一抬升式源区、该第一抬升式漏区、该第二抬升式源区及该第二抬升式漏区扩散进入其下方的该连续主动区的部分中，其中，在该第一晶体管区域中形成第一源区及第一漏区，且在该第二晶体管区域中形成第二源区及第二漏区。
17.如权利要求16所述的方法，其中，所述形成该集成电路还包括：
在该半导体结构上方形成层间介电质；
形成一个或多个延伸穿过该层间介电质并提供与该第一抬升式源区的电性连接的第一源极接触、延伸穿过该层间介电质并提供与该第一抬升式漏区的电性连接的第一漏极接触以及延伸穿过该层间介电质并提供与设于该第一栅极结构中的第一栅极电极的电性连接的第一栅极接触；以及
形成一个或多个延伸穿过该层间介电质并提供与该第二抬升式源区的电性连接的第二源极接触、延伸穿过该层间介电质并提供与该第二抬升式漏区的电性连接的第二漏极接触以及延伸穿过该层间介电质并提供与设于该第二栅极结构中的第二栅极电极的电性连接的第二栅极接触。
18.如权利要求17所述的方法，其中，各该第一抬升式源区、该第一抬升式漏区、该第二抬升式源区及该第二抬升式漏区具有相同类型的掺杂。
19.如权利要求18所述的方法，其中，该伪栅区包括布置于该第一源区与该第二漏区之间的伪沟道区，以及其中，该第一源极接触与该伪栅极结构电性连接。
20.如权利要求18所述的方法，其中，未形成与该伪栅极结构的电性连接，该伪栅区包括伪沟道区，且该方法还包括掺杂该伪栅极结构中包括多晶硅及非晶硅的至少其中之一的该层的至少部分，从而基本没有导电沟道形成于该伪沟道区中。
21.如权利要求17所述的方法，其中，该第一抬升式源区及该第一抬升式漏区经N掺杂，该第二抬升式源区及该第二抬升式漏区经P掺杂，该第一晶体管区域设于该连续主动区的硅部分中，该第二晶体管区域设于该连续主动区的硅锗部分中，且该伪栅极结构的至少部分设于该连续主动区的该硅锗部分上方。
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