CN1516266A

CN1516266A - 制造半导体集成电路器件的方法

Info

Publication number: CN1516266A
Application number: CNA2004100031241A
Authority: CN
Inventors: 西原晋治; 二; 池田修二; 孝; 桥本直孝; 美; 枫弘志; 一; 阿部宏美; 恭; 深田晋一; 铃树正恭
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-03-14
Filing date: 1997-03-14
Publication date: 2004-07-28

Abstract

一种制造半导体集成电路器件的方法，包括：在晶片的第一和第二区分别形成第一和第二栅电极图形；在该第一和第二栅电极图形的两侧分别形成第一和第二导电类型的半导体区；分别在第一和第二栅电极图形的侧壁上形成侧壁间隔层，并使硅膜的表面露出；由第一栅电极图形的硅膜形成第一导电类型的第一栅电极，并在其两侧形成第一导电类型的半导体区，由第二栅电极图形的硅膜形成第二导电类型的第二栅电极，在其两侧形成具有高杂质浓度的第二导电类型的半导体区；在晶片的主平面上淀积Co膜；对晶片进行热处理以在第一和第二栅电极的表面和在具有高杂质浓度的第一和第二导电类型的半导体区的表面上形成Co硅化物层；去除Co膜的未反应部分并对晶片进行热处理，以降低Co硅化物层的电阻。

Description

制造半导体集成电路器件的方法

本申请是国际申请日为1997年3月14日、国际申请号为PCT/JP97/00810、中国国家申请号为97182025.2、发明名称为“制造半导体集成电路器件的方法”的专利申请的分案申请。

技术领域

本发明涉及一种半导体集成电路器件制造技术。特别是本发明涉及一种在应用于采用溅射形成的Co(钴)膜的“Salicide”(自对准硅化物)工艺时有效的技术。

背景技术

过去主要采用多晶硅和Al(铝)作为形成于Si(硅)衬底上的半导体集成电路的电极和布线材料。然而，近年来随着半导体器件按比例缩小，试图引入例如W(钨)、Ti(钛)、钴等难熔金属和它们的硅化物作为新电极和布线材料，因为这些金属和金属化合物的电阻比硅低，抗电迁移性比Al高。

通过在氩中溅射烧结难熔金属(硅化物)粉末制备的靶，在半导体晶片上形成用作电极和布线材料的难熔金属(硅化物)膜。

日本专利特许公开192974/1994、192979/1994、3486/1995公开了利用电解提纯工艺制造高钝Co的技术，降低了其杂质含量特别是Ni(镍)和Fe(铁)含量，使Co具有超过99.999％(5N)的纯度。这种高纯Co应用于制造形成用作半导体器件的电极和布线(电极、栅、布线器件、保护膜等)的Co膜的Co靶。

日本专利特许公开1370/1993介绍了一种制造用于溅射的难熔金属硅化物靶的方法，能够限制在其它情况下会导致电极和布线漏电和短路的颗粒形成。该文献中例示了W、Mo(钼)、Ta(钽)、Ti、Co和Cr(铬)作为难熔金属。

除采用难熔金属硅化物靶的上述方法外，难熔金属硅化物膜可以通过难熔金属与硅反应形成。

日本专利特许公开321069/1995介绍了一种所谓的“Salicide工艺”，包括以下步骤：采用由20原子％的例如Co等铁磁材料和80原子％的例如Ti等永磁材料构成的复合金属靶，利用磁控溅射工艺，在其上形成有MOSFET(金属氧化物半导体场效应晶体管)的半导体衬底整个表面上形成Co-Ti膜；然后，进行热处理，以在多晶硅栅及源和漏上形成Co硅化物-Ti硅化物混合层；通过腐蚀去掉混合层的未反应部分；再进行热处理，从而减小混合层的电阻。

发明内容

为了实现根据例如不大于0.25微米的深亚微米设计规则制造的大规模半导体器件的高工作速度、高性能和低功耗，除减少布线中的延迟外，还必须实现分立MOSFET的高速工作。例如，在MOSFET按比例缩小时，MOSFET的源/漏电阻增大，电阻的这种增大是影响晶体管高工作速度的重要因素。具体说，在以2V或更低的低电压驱动晶体管的低功耗器件的情况下，分立MOSFET的工作速度的提高是关键问题。

在以2V或更低的低电压驱动MOSFET时，变得难以控制掩埋沟道型结构中阈值电压(Vth)，这种结构中栅极由n型多晶硅构成，与现有技术的p沟道MOSFET的情况一样。因此，如何控制阈值电压成为另一个问题。

本发明的发明人验证了为解决MOSFET的高工作速度问题而引入在多晶硅栅及源和漏上形成低阻高熔点硅化层的Salicide工艺的问题。本发明人选择了可以提供约15微Ωcm的低阻硅化物的Co作为难熔金属材料。另一方面，为了控制MOSFET的阈值电压，本发明人尝试了引入双栅CMOS结构，其中由p型多晶硅将p沟道MOSFET的栅极构成为表面沟道型，由n型多晶硅将n沟道MOSFET的栅极构成为表面沟道型。为了引入这种双栅CMOS结构，p型多晶硅栅和n型多晶硅栅的连接方法成了问题，但这个问题可以通过将这种结构与在多晶硅栅上形成硅化物层的Salicide工艺结合而得以解决。

下面是在MOSFET的多晶硅栅上及源和漏上形成Co硅化物层的工艺。

首先，采用Co靶，利用溅射工艺，在其上形成有MOSFET的半导体衬底上淀积Co膜，然后进行热处理，以使Co与Si彼此反应，从而在栅、源和漏的表面上形成Co硅化物层(第一热处理)。此时得到的Co硅化物是具有50-60微Ωcm的较高电阻的单硅化物(CoSi)，湿法腐蚀去掉未反应的Co膜后，再进行一次热处理，从而进行单硅化物到具有低阻的二硅化物(CoSi₂)的相变(第二热处理)。

然而，在本发明人对利用纯度为99.9％的Co靶形成的Co膜进行第一热处理时，所得Co单硅化物(CoSi)的膜厚表现出对热处理温度变化的高度依赖性。更具体说，观察到越高的热处理温度导致越大的膜厚，越低的热处理温度导致越小的膜厚的现象。因而，不可能稳定地控制膜厚。或许，膜厚的这种改变主要是由于Co靶中所含的例如Fe和Ni等一部分杂质过渡金属的硅化造成的。

上述研究成果建议，为了得到具有低阻的Co硅化物层，必须通过将第一热处理的温度设定到很高，制备相当大膜厚的单硅化物层。然而，在单硅化物层的膜厚变大时，源-漏p-n结浅于0.30微米的0.25微米MOS器件中的结漏电流增大。假定进入衬底中的Co与Si反应形成的过量内晶格硅聚集并生长，因而导致了结漏电流的这种增大。

如果第一热处理的温度升高，源-漏端部易发生所不希望的硅化反应，并且易导致所谓的“蠕升”，或硅化物层向上延伸到场绝缘膜和栅侧壁绝缘膜。结果，在很小尺寸的MOSFET中，相邻MOSFET的栅和源间、栅和漏间及源和源间会发生短路。特别是，在对双栅CMOS进行第一热处理时，作为构成p沟道MOSFET的栅极的p型多晶硅中的杂质的B(硼)易扩散到栅氧化膜中，结果晶体管的电特性易发生波动。

另一方面，在通过将第一热处理温度设定得很低，减小单硅化物层的膜厚，从而避免结漏电流增大时，硅化物层的电阻变大。在热处理温度低时，硅化反应进展也变慢，以致于硅化物层的电阻进一步增大。另外，在其膜厚变小时，Co硅化物层的热阻下降。因而，在形成MOSFET后的热处理工艺(例如，在MOSFET上淀积含掺杂的p(磷)的氧化硅膜，然后在高温下进行烧结，从而吸收例如Na(钠)等金属的工艺)期间，Co硅化物晶粒会发生凝聚，因而，会发生电阻不正常地增大。

因此，根据本发明制造半导体集成电路器件的方法包括以下步骤(a)-(d)：

(a)在晶片的主平面上形成MOSFET；

(b)采用高纯度Co靶，利用溅射，在至少包括MOSFET的栅极及源和漏的上部的晶片主平面的各区域中淀积Co膜；

(c)对晶片进行第一热处理，使Co和Si彼此反应，从而在每个MOSFET的栅极及源和漏的表面上形成Co硅化物层；及

(d)去掉Co膜的未反应部分，然后对晶片进行第二热处理，从而减小Co硅化物层的电阻。

通过Co与Si反应在硅表面上形成CoSi₂层时，本发明半导体集成电路器件的制造方法通过采用能够提供至少对第一热处理温度具有低温度依赖性并具有提高的膜厚可控性的高纯Co靶，将CoSi₂层的薄层电阻减小到10Ω/□或更低。

本发明所用的高纯Co靶的Co纯度至少为99.99％，Fe或Ni的含量不大于10ppm，或Fe和Ni的总含量不大于50ppm。较好是，Co纯度至少为99.99％，Fe和Ni的含量不大于10ppm，更好是Co纯度为99.999％。

本说明书中所用术语“晶片”是指片状工件，至少在主要在其主表面区域上形成半导体集成电路器件的上述工艺后，至少其一部分包括一个单晶或多个单晶区(本发明中主要是硅)。这里所用术语“半导体集成电路器件”不仅是指形成于普通单晶片的那些，而且还指形成于例如TFT液晶等其它衬底上的那些。

可以将这里所公开的本发明概括如下。

(1)一种制造半导体集成电路器件的方法包括以下步骤：

(a)在晶片的主平面上形成MOSFET；

(b)采用高纯度Co靶，利用溅射，在至少包括MOSFET的栅极及源和漏的晶片的主平面的各区域中淀积Co膜；

(2)根据上述制造半导体集成电路器件的方法，Co靶的Co纯度至少为99.99％，Fe或Ni的含量不大于10ppm。

(3)根据上述制造半导体集成电路器件的方法，Co靶的Co纯度至少为99.99％，Fe和Ni的含量不大于50ppm。

(4)根据上述制造半导体集成电路器件的方法，Co靶的Co纯度至少为99.99％，Fe和Ni的含量不大于10ppm。

(5)根据上述制造半导体集成电路器件的方法，Co靶的Co纯度至少为99.999％。

(6)根据上述制造半导体集成电路器件的方法，第一热处理的温度为475～525℃。

(7)根据上述制造半导体集成电路器件的方法，第二热处理的温度为650～800℃。

(8)根据上述制造半导体集成电路器件的方法，Co膜的膜厚为18-60nm，

(9)根据上述制造半导体集成电路器件的方法，进行了第二热处理后，Co硅化物层的薄层电阻不大于10Ω/□。

(10)根据上述制造半导体集成电路器件的方法，源和漏结深不大于0.3微米。

(11)本发明制造半导体集成电路器件的方法包括以下步骤：

(a)在其上形成有栅绝缘膜的晶片主平面上，淀积多晶硅膜和第一绝缘膜，构图第一绝缘膜和多晶硅膜，从而在晶片的第一区中形成第一栅极图形，在第二区中形成第二栅极图形；

(b)向晶片的第一区中离子注入第一导电类型的杂质，在第一栅极图形的两侧上晶片中形成杂质浓度低的第一导电类型半导体区，向晶片的第二区中离子注入第二导电类型的杂质，在第二栅极图形的两侧上晶片中形成第二导电类型的半导体区；

(c)构图淀积在晶片主平面上的第二绝缘膜，分别在第一和第二栅极图形的侧壁上形成侧壁间隔层，去掉构成第一和第二栅极图形的第一绝缘膜，露出多晶硅膜的表面；

(d)向晶片的第一区中离子注入第一导电类型的杂质，由第一栅极图形的多晶硅膜形成第一导电类型的第一栅极，并在第一栅极的两侧上晶片中形成具有高杂质浓度的第一导电类型的半导体区，向晶片的第二区中离子注入第二导电类型的杂质，由第二栅极图形的多晶硅膜形成第二导电类型的第二栅极，并在第二栅极的两侧上晶片中形成具有高杂质浓度的第二导电类型的半导体区；

(e)利用高纯度的Co靶，用溅射法，在晶片主平面上淀积Co膜；

(f)对晶片进行第一热处理，使Co和Si彼此反应，从而在第一和第二栅极的表面上及具有高杂质浓度的第一和第二导电类型的半导体区的表面上，形成Co硅化物层；

(g)去掉Co膜的未反应部分，然后对晶片进行第二热处理，以降低Co硅化物层的电阻。

(12)根据上述本发明制造半导体集成电路器件的方法，MOSFET的工作电源电压不高于2V。

(13)根据上述制造半导体集成电路器件的方法，Co靶的Co纯度至少为99.99％，Fe或Ni的含量不大于10ppm。

(14)根据上述制造半导体集成电路器件的方法，Co靶的Co纯度至少为99.99％，Fe和Ni的含量不大于50ppm。

(15)根据上述制造半导体集成电路器件的方法，Co靶的Co纯度至少为99.99％，Fe和Ni的含量不大于10ppm。

(16)根据上述制造半导体集成电路器件的方法，Co靶的Co纯度为99.999％。

(17)本发明制造半导体集成电路器件的方法包括以下步骤：

(a)在晶片主平面上形成MOSFET，然后露出每个MOSFET的栅极及源和漏的表面；

(b)采用高纯度Co靶，用溅射法，在包括MOSFET的栅极及源和漏表面的晶片主平面上淀积Co膜；

(c)对晶片进行第一热处理，使Co和Si彼此反应，从而在MOSFET的栅极及源和漏的表面上形成主要由Co单硅化物构成的Co硅化物层；

(d)去掉Co膜的未反应部分，然后对晶片进行第二热处理，从而进行Co硅化物层到主要由Co二硅化物构成的Co二硅化物层的相变；及

(e)在MOSFET的上部淀积含掺杂的杂质的氧化硅膜，以吸收金属杂质，然后对氧化硅膜进行第三热处理。

(18)根据上述本发明制造半导体集成电路器件的方法，含掺杂的杂质的氧化硅膜是PSG膜。

(19)根据上述制造半导体集成电路器件的方法，第三热处理的温度为700-800℃。

本发明的目的是提供一种Salicide工艺，能够形成具有低电阻和小结漏电流的Co硅化层。

附图说明

从以下说明书的介绍及附图中，本发明的这些和其它目的及新特点将变得更清楚。

图1-7、9、12、13和16-20分别是半导体衬底的主要部分的剖面图，展示了制造本发明各实施例的半导体集成电路器件的方法。

图8是展示为激活杂质在750℃进行30分钟的热处理与由该杂质形成的源和漏的漏电流间的关系的曲线图。

图10是用于淀积Co膜的溅射设备的处理室的示意图。

图11是Co靶的透视图。

图14是都具有形成于栅极、源和漏的表面上的Co硅化物层的n和p沟道MOSFET的放大示图。

图15是展示Co硅化物层的薄层电阻和第一热处理温度间关系的曲线图。

具体实施方式

下面结合附图详细介绍本发明。在以下的说明中，相同的参考数字用于表示具有相同功能的构件，所以将省略对它们的重复介绍。

该实施例表示本发明应用于根据0.25微米设计规则的双栅CMOS工艺的例子，其中工作电源电压为2V。然而，无需说，本发明不限于该实施例。

按以下方式制造具有双栅结构的CMOSFET。首先，热氧化由p^-单晶硅构成且具有约10Ωcm电阻率的半导体衬底1的表面，形成10nm厚的氧化硅膜2。然后在该氧化硅膜2上CVD工艺淀积的100nm厚的氮化硅膜3，如图1所示，然后，用光刻胶作掩模，干法腐蚀构图该氮化硅膜3，以去掉器件隔离区的氮化硅膜3。

然后，如图2所示，用氮化硅膜3作掩模，腐蚀氧化硅膜2和半导体衬底1，从而在器件隔离区的半导体衬底1中形成350nm深的沟槽4a。

如图3所示，CVD工艺在半导体衬底1上淀积二氧化硅膜5后，利用CMP工艺抛光该氧化硅膜5的表面，使之平坦光滑，以在沟槽4a内保留氧化硅膜5，于是形成器件隔离沟槽4。然后，在1000℃进行热处理，使器件隔离沟槽4内的氧化硅膜5致密化，然后利用热磷酸，湿法腐蚀去掉氮化硅膜3。

然后，在半导体衬底1中形成n阱6n和p阱6p，如图4所示。首先，用具有与p沟道MOSFET形成区对应的开口的光刻胶作掩模，离子注入在半导体衬底1中形成n阱的杂质，然后，离子注入调节p沟道MOSFET的阈值电压的杂质。形成n阱的杂质例如是P(磷)，离子注入在360keV的能量和1.5×10¹³/cm²的剂量下进行。调节阈值电压的杂质例如是P，该离子注入在40keV的能量和2×10¹²/cm²的剂量下进行。去掉光刻胶后，用具有对应于n沟道MOSFET的开口的光刻胶作掩模，离子注入在半导体衬底1中形成p阱的杂质，再离子注入调节n沟道MOSFET的阈值电压的杂质。形成p阱的杂质例如是B(硼)，离子注入在200keV的能量和1.0×10¹³/cm²的剂量下进行。调节阈值电压的杂质是氟化硼(BF₂)，该离子注入在40keV的能量和2×10¹²/cm²的剂量下进行。此后，在950℃对半导体衬底1进行1分钟热处理，激活杂质，从而形成n阱6n和p阱6p。

接着，热氧化半导体衬底1，在n阱和p阱6n和6p的有源区表面上形成4nm厚的栅氧化膜7，如图5所示，并在半导体衬底1上CVD淀积250nm厚的多晶硅8。另外，在多晶硅膜8上CVD淀积氧化硅膜9。没有n型和p型杂质掺杂到多晶硅膜8中。

如图6所示，用光刻胶作掩模，腐蚀氧化硅膜9和多晶硅膜8，以便在p阱6p上形成n沟道MOSFET的栅极8n，在n阱6n上形成p沟道MOSFET的栅极8p。这些栅极8n和8p加工成0.25微米的栅长。

接着，用光刻胶和栅极8p作掩模，以20keV的能量和7.0×10¹³/cm²的剂量，在n阱6n中离子注入p型杂质(BF₂)，用光刻胶和栅极8n作掩模，以20keV的能量和3.0×10¹⁴/cm²的剂量，在p阱6p中离子注入n型杂质(砷(As))。然后，在1000℃下对半导体衬底1进行10秒热处理，激活杂质，并在栅极8p两侧上的n阱6n中形成p^-半导体区10，在栅极8n两侧上的p阱6p中形成n^-半导体区11。

如图7所示，在栅极8n和8p的侧壁上形成在栅长方向上膜厚为0.1微米的侧壁间隔层12。侧壁间隔层12是通过反应腐蚀将CVD淀积的氧化硅膜各向异性腐蚀到半导体衬底1形成的。在进行这种腐蚀时，同时也腐蚀栅极8n和8p上的氧化硅膜9，露出栅极8n和8p的表面。

然后，用光刻胶作掩模，以20keV的能量和1.0×10¹⁴/cm²的剂量，在n阱6n和栅极7p中注入p型杂质(B)，以5keV的能量和2.0×10¹⁵/cm²的剂量，再离子注入p型杂质(B)。接着，用该光刻胶作掩模，以40keV的能量和2.0×10¹⁴/cm²的剂量，向p阱6p和栅极8n中离子注入n型杂质(P)，此后，以60keV的能量和3.0×10¹⁵/cm²的剂量注入n型杂质(As)。然后，在1000℃下对半导体衬底1进行10秒热处理，激活杂质，从而在n阱6n中形成p⁺半导体区13，并将栅极8p的导电类型转变成p型。另外，在p阱6p中形成n⁺半导体区14，并将栅极8n的导电类型转为成n型。p⁺半导体区13和n⁺半导体区14形成的结深为0.2-0.1微米。

顺便提及，在激活上述n型和p型杂质的热处理(1000℃，10秒)前，在750℃对半导体衬底1进行30分钟热处理，n⁺型半导体区14的(n⁺/p)结漏电可以减小，如图8所示。这是因为离子注入时引入到半导体衬底1中的点缺陷被该热处理修复的缘故。尽管预计p⁺半导体区13这种情况下也具有类似的效果，但p⁺半导体区13的杂质(B)有高扩散率，这种温度的热处理会发生一定程度的扩散。为了防止这种扩散，可以在形成n⁺半导体区14的离子注入后，首先立即在750℃进行30分钟的热处理，然后在形成p⁺半导体区13的离子注入后，在1000℃进行10秒热处理。

用氢氟酸(HF)湿法腐蚀去掉了p⁺半导体区13和n⁺半导体区14表面上的栅氧化膜7后，用Co靶溅射，在半导体衬底1上淀积15nm厚的Co膜16，另外，在Co膜16上淀积10-15nm厚的防氧化膜17。例如溅射淀积的TiN膜用作防氧化膜17，如图9所示。Co膜16的膜厚较好为18-60nm。如果膜厚不大于18nm，则会变得难以将Co硅化物层的薄层电阻降低到10Ωcm/□或更低，如果膜厚超过60nm，则源-漏结漏电流将会增大。

图10是用于淀积上述Co膜16的溅射设备的处理室的示意图。处理室100可以被抽空，并将Ar气引入该室，在膜形成时保持几毫乇。由溅射电极102支撑的Co靶103设置在用于支撑半导体衬底1(晶片)的支架101之上，与半导体衬底1相对。在与Co靶103相连的电源104工作时，开始恒定的放电，由于高的负压加到Co靶103和半导体衬底1之间的间隙中的Co靶上，产生等离子体105。在从该等离子体105向Co靶103加速的Ar离子打到Co靶103的表面上时，靶的构成材料(Co)以分子(原子)散射，在半导体衬底1的表面上淀积Co膜16。

图11是上述Co靶103示意图。该实施例所用Co靶103的Co纯度至少为99.99％，Fe或Ni含量不超过10ppm，或Fe和Ni的含量不大于50ppm，较好是Co纯度至少为99.99％，Fe和Ni的含量不大于10ppm，更好是，Co纯度为99.999％。这种高纯度靶103是这样制造的，用电解工艺等提纯Co原材料粉末，直到可以得到上述Co纯度，将这样得到的Co原材料粉末热压成烧结物，并将该烧结物加工成盘形。

接着，进行第一热处理，使Co和Si彼此反应，如图12所示，以便在p⁺半导体13和n⁺半导体区14及栅极8n和8p的表面上形成CoSi层16a。第一热处理采用RTA(快速热退火)设备，在氮气氛中进行约30秒，同时衬底的温度保持在525℃或以下。然而，如果热处理温度太低，硅化反应的进程会受影响；因此，衬底温度最好至少设定在475℃。

用NH₄OH+H₂O₂水溶液然后是HCI+H₂O₂水溶液进行湿法腐蚀，去掉了防氧化膜17和未反应的Co膜16后，进行第二热处理，使CoSi层16a相变到CoSi₂层16b，如图13所示。第二热处理采用RTA设备，在氮气氛中进行约1分钟，同时衬底温度设定在650-800℃。

图14是包括形成于栅极及源和漏表面上的CoSi₂层16b的n沟道MOSFET和p沟道MOSFET的放大示图。图15是展示CoSi₂层16b的薄层电阻与第一热处理温度间关系的曲线图。用Co纯度为99.998％的高纯产品(靶B)和Co纯度为99.9％的低纯度产品(靶A)作Co靶。表1示出了靶A和B中所含杂质的种类及它们的含量。

表1(单位：wt ppm)

元素	靶A	靶B
元素	靶A	靶B	Fe	50	4
Ni	250	6	Fe	50	4
Ni	250	6	Cu	＜10	＜1
Al	＜10	＜1	Cu	＜10	＜1
Al	＜10	＜1	C	＜10	6
O	6	50	C	＜10	6
O	6	50	Na	＜1	＜0.05
K	＜1	＜0.05	Na	＜1	＜0.05

如图所示，由纯度为99.998％的高纯靶B得到的CoSi₂层16b对CoSi层16b的第一热处理温度依赖性低，在500-600℃范围内的温度下该层实际上已成为均匀。因此，在这个温度范围内可以得到约4Ω/□的低薄层电阻。

因此，甚至在第一热处理温度设定为低温时，也可以得到具有低薄层电阻的CoSi₂层16b。随着热处理温度的降低，硅化反应的速率变低，可以提高热处理时间对膜厚的可控性。因此，可以更容易地将CoSi₂层16b的膜厚设定在不增大结漏电流的范围内。另外，由于热处理温度降低，可以防止CoSi₂层16b蠕升(creep-up)。

另一方面，关于由纯度为99.9％的靶A得到的CoSi₂层16b，在热处理温度变低时，由于Co膜厚度变小，所以薄层电阻显著变大。为得到等于由高纯度靶B所得到的CoSi₂层的薄层电阻，第一热处理的温度必须升高到600℃。

在通过硅化按上述方式溅射淀积的Co膜，在MOSFET的栅极及源和漏表面上形成CoSi₂层时，本发明的该实施例采用Co纯度至少为99.99％且Fe和Ni含量不大于10ppm的高纯Co靶，较好是采用Co纯度为99.999％的高纯Co靶，可以提供具有低电阻和低结漏电流的Co硅化物层16b。因此，该实施例可以提高栅长为0.25微米的很小MOSFET的工作速度，改善其工作性能、降低其功耗。

接着，利用常压CVD工艺，在半导体衬底1上淀积100mm厚的氧化硅膜18，再利用等离子CVD淀积300-500nm厚的氧化硅膜19。然后，利用化学机械抛光(CMP)抛光氧化硅膜19，使其表面平坦光滑。用甲硅烷+氧+磷化氢作源气，用CVD工艺，在氧化硅膜19上淀积200nm厚的PSG膜20，此后，在700-800℃的范围内的温度下，进行热处理(烧结)，去掉PSG膜20中的湿汽。由于该实施例可以充分确保CoSi₂层16b的膜厚，甚至在高温下进行烧结时，也可以限制CoSi₂层16b的凝结。因而，可以防止CoSi₂层16b的薄层电阻增大，可以提高工艺裕度。

如图17所示，用光刻胶作掩模，腐蚀PSG膜20和氧化硅膜18和19，从而在p⁺和n⁺半导体区13和14上形成连接孔21，然后在PSG膜20上形成第一层布线22。为形成该第一层布线22，利用CVD，在PSG膜20上薄薄地淀积一层第一TiN膜，并在该TiN膜上淀积厚W膜后，深腐蚀W膜，使之留在连接孔21内。在第一TiN膜上溅射淀积Al膜和第二TiN膜后，用光刻胶作掩模，构图第二TiN膜、Al膜和第一TiN膜。

接着，如图18所示，在第一层布线22上形成第一层间绝缘膜23。利用化学机械抛光使该层间绝缘膜23的表面平坦和光滑，在第一层间绝缘膜23中形成连接孔24。然后，在第一层间绝缘膜23上形成第二层布线25，并电连接到第一层布线22。第一层间绝缘膜23包括等离子CVD淀积的氧化硅膜，第二层布线25由与第一层布线22相同的材料构成。

然后，以与上述相同的方式，在第二层布线25上形成第二层间绝缘膜26，如图19所示。使该膜26的表面平坦和光滑，并形成连接孔27后，在第二层间绝缘膜26上形成第三层布线28。

然后，如图20所示，在第三层布线25上形成第三层间绝缘膜29。使该膜29的表面平坦和光滑并形成连接孔30后，在第三层间绝缘膜29上形成第四层布线31，然后在第四层布线31上形成第四层间绝缘膜32。使该膜32的表面平坦和光滑并形成连接孔33后，在第四层间绝缘膜32上形成第五层布线34。以此方式实际上完成了该实施例的半导体集成电路器件。

尽管这样结合各实施例分别介绍了本发明人完成的发明，但本发明并不具体限于这些实施例，而是在不脱离本发明范围的情况下可以以各种方式进行改变或改形。

例如，采用高纯Co靶的本发明制造可以应用于只将MOSFET的源和漏表面转变成Co硅化物的情况。

如上所述，本发明制造集成电路器件的方法可以提高Co硅化物层的膜厚可控性，可以得到低电阻和低结漏电流的Co硅化物层。因此，该制造方法可应用于采用Co靶的Salicide工艺。

Claims

1.一种制造半导体集成电路器件的方法，包括以下步骤：

(a)在其上形成有栅绝缘膜的晶片的主平面上淀积硅膜和第一绝缘膜，并对所述第一绝缘膜和所述硅膜构图，以在所述晶片的第一区形成第一栅电极图形，在所述晶片的第二区形成第二栅电极图形；

(b)将第一导电类型的杂质离子注入所述晶片的所述第一区以在所述晶片的所述第一栅电极图形的两侧形成第一导电类型的半导体区，并将第二导电类型的杂质离子注入所述晶片的所述第二区以在所述第二栅电极图形的两侧形成第二导电类型的半导体区；

(c)对在所述晶片的所述主平面上淀积的第二绝缘膜构图，从而分别在所述第一和第二栅电极图形的侧壁上形成侧壁间隔层，并除去所述第一和第二栅电极图形的所述第一绝缘膜，从而使所述硅膜的所述表面露出；

(d)将第一导电类型的杂质离子注入所述晶片的所述第一区以由所述第一栅电极图形的所述硅膜形成所述第一导电类型的第一栅电极，并在所述晶片的所述第一栅电极的两侧形成第一导电类型的半导体区，并将所述第二导电类型的杂质离子注入所述晶片的所述第二区以由所述第二栅电极图形的所述硅膜形成所述第二导电类型的第二栅电极，并在所述晶片的所述第二栅电极的两侧形成具有高杂质浓度的所述第二导电类型的半导体区；

(e)使用Co靶，用溅射法在所述晶片的所述主平面上淀积Co膜；

(f)对所述晶片进行第一热处理以使Co和Si互相反应以在所述第一和第二栅电极的所述表面和在具有高杂质浓度的所述第一和第二导电类型的半导体区的表面上形成Co硅化物层；并且

(g)去除所述Co膜的未反应部分并且对所述晶片进行第二热处理以便降低所述Co硅化物层的电阻。

2.根据权利要求1的制造半导体集成电路器件的方法，其中所述MOSFET的工作电源电压不高于2V。