CN101728266B

CN101728266B - 沟渠式功率半导体的制作方法

Info

Publication number: CN101728266B
Application number: CN2008101711217A
Authority: CN
Inventors: 许修文
Original assignee: NIKESEN MICRO ELECTRONIC CO Ltd
Current assignee: NIKESEN MICRO ELECTRONIC CO Ltd
Priority date: 2008-10-15
Filing date: 2008-10-15
Publication date: 2011-12-07
Anticipated expiration: 2028-10-15
Also published as: CN101728266A

Abstract

本发明公开了一种沟渠式功率半导体的制作方法。首先，制作多个栅极沟渠于外延层内。然后，制作一栅极氧化层全面覆盖外延层的裸露表面，并且制作多个多晶硅栅极于这些栅极沟渠内。接下来，通过栅极氧化层注入第一导电型掺杂于外延层内，并且在无氧环境中，驱入这些第一导电型掺杂，以形成一本体。接下来，通过栅极氧化层注入第二导电型掺杂于本体内，并且在无氧环境中，驱入这些第二导电型掺杂，以形成多个源极掺杂区。然后，利用栅极氧化层为屏蔽，在多晶硅栅极上制作自对准金属硅化物。接下来，沉积一介电层于外延层上，并于介电层中制作一接触窗暴露源极掺杂区。最后，通过此接触窗制作一第一导电型的重掺杂区于本体内。

Description

沟渠式功率半导体的制作方法

技术领域

本发明是关于一种沟渠式功率半导体的制作方法，尤其是一种低栅极阻抗的沟渠式功率半导体的制作方法。

背景技术

为了满足节能和降低系统功率损耗的需求，需要更高的能源转换效率，这些与时俱进的设计规范要求，对于电源转换器设计者会是日益严厉的挑战。为了因应此需求，新式功率组件在高效能转换器中所扮演的角色愈趋重要。其中，功率金氧半场效晶体管(Power MOSFET)目前已被广泛应用于各种电源转换器。

图1A至1E显示一典型沟渠式功率金氧半场效晶体管(trench powerMOSFET)的制作流程。图中以N型功率金氧半场效晶体管为例。如图1A所示，首先形成一N型外延层120于一N型硅基板110上。然后，利用一光罩(未图示)定义出栅极沟渠130的位置，并以干蚀刻的方式在外延层120中制作出多个栅极沟渠130。随后，形成一栅极氧化层140于栅极沟渠130的内壁。然后，沉积一多晶硅层150覆盖N型外延层120。此多晶硅层150完全填满栅极沟渠130。

接下来，如图1B所示，回蚀(etch back)去除位于外延层120上方的部分多晶硅层150，以构成多个多晶硅栅极152。然后，如图1C所示，以全面离子注入(blanket ion implantation)的方式注入P型掺杂于N型外延层120。然后，加热驱入(drive-in)注入的P型掺杂，藉以在N型外延层120中形成一P型本体(P-body)122。

接下来，如图1D所示，利用一光罩(未图示)制作一光刻胶图案层162定义源极的位置。随后，以离子注入方式注入N型掺杂于P型本体122。然后，加热驱入注入的N型掺杂，以形成多个N型源极掺杂区160于P型本体122中。

接下来，如图1E所示，沉积一介电层180(例如硼磷硅玻璃(BPSG)层)全面覆盖多晶硅栅极152、源极掺杂区160与裸露于外的P型本体122。然后，利用一光罩(未图示)在介电层180中定义出接触窗182的位置，并以蚀刻方式制作出接触窗182，以暴露位于介电层180下方的源极掺杂区160与位于相邻二源极掺杂区160间的P型本体122。然后，通过接触窗182以离子注入方式注入P型掺杂，藉以在相邻二源极掺杂区160之间形成一P型重掺杂区190，而完成此沟渠式功率金氧半场效晶体管的制作流程。

为了缩小金氧半场效半导体组件的尺寸以提高集成度(integratio)，栅极沟渠130的宽度与深度必需相应缩小。然而，栅极沟渠130的尺寸缩小会导致多晶硅栅极152的阻值提高，而对于晶体管的切换速度造成不利影响，进而造成切换损失(switching loss)的增加。

一般而言，多晶硅材料本身的电阻率偏高(通常大于1mΩ-cm)。为了降低多晶硅栅极152的阻值，一个典型的方法是在多晶硅栅极152上制作自对准金属硅化物(Self-Alignment Silicide)。由于金属硅化物相较于多晶硅材料具有较低的阻值，因此可以有效解决栅极阻抗过高的问题。

就自对准金属硅化物的工艺而言，为了有效控制金属硅化物的厚度，同时防止金属原子在高温环境下扩散而造成污染，金属硅化物的制作必须延后至高温的离子注入与离子驱入的步骤结束后。不过，如图1B与1C所示，在离子驱入(drive-in)的步骤中通常会通入氧气，藉以在外延层120的表面形成氧化硅层140a，防止注入的离子向外扩散。不过，栅极沟渠130内的多晶硅栅极152也是裸露于外，因此，在多晶硅栅极152的表面同时也会形成氧化硅层140b。一般而言，由于多晶硅栅极152内具有高浓度的掺杂，在多晶硅栅极152表面形成的氧化硅层140b的厚度甚至会大于外延层120表面形成的氧化硅层140a的厚度。

值得注意的是，由于氧化硅层140a，140b会阻碍金属硅化物的产生。因此，请同时参照图1D，若欲制作自对准金属硅化物，必须先移除多晶硅栅极152表面的氧化硅层140b，同时保留外延层120表面的氧化硅层140a。不过，由于多晶硅栅极152表面的氧化硅层140b的厚度大于外延层120表面的氧化硅层140a的厚度，因此，难以通过全面蚀刻的方式仅仅去除多晶硅栅极152表面的氧化硅层140b，同时保留外延层120表面的氧化硅层140a。也因此，难以利用外延层120表面的氧化硅层140a作为屏蔽，只在多晶硅栅极152表面形成金属硅化物。

发明内容

本发明的目的在于提供一种沟渠式功率半导体的制作方法，可以在多晶硅栅极上制作自对准金属硅化物。

本发明的其它目的和优点可以从本发明所揭露的技术特征中得到进一步的了解。

本发明提供一种沟渠式功率半导体的制作方法。此制作方法包括：(a)提供一基材，制作一外延层于其上；(b)制作多个栅极沟渠于外延层内；(c)制作一栅极氧化层全面覆盖外延层的裸露表面；(d)制作多个多晶硅栅极于这些栅极沟渠内；(e)以离子布值方式，注入第一导电型掺杂于栅极氧化层下方的外延层内；(f)在无氧环境中，驱入(Drive-in)第一导电型掺杂，以形成一本体；(g)以离子布值方式，注入第二导电型掺杂于栅极氧化层下方的本体内；(h)在无氧环境中，驱入第二导电型掺杂，以形成多个源极掺杂区；(i)利用栅极氧化层为屏蔽，在多晶硅栅极的裸露表面制作自对准金属硅化物(Salicide)；(j)制作一介电层覆盖外延层与多晶硅栅极，并于介电层中制作一接触窗，暴露源极掺杂区；以及(k)通过此接触窗制作一第一导电型的重掺杂区于本体内。

关于本发明的优点与精神可以藉由以下的发明详述及所附图式得到进一步的了解。

附图说明

图1A至1E显示一典型沟渠式功率半导体的制作方法；

图2A至2G显示本发明沟渠式功率半导体的制作方法的一较佳实施例；以及

图3A至3D显示本发明沟渠式功率半导体的制作方法的一较佳实施例。

【主要组件符号说明】

N型外延层 120 N型硅基板 110

栅极沟渠 130 栅极氧化层 140

氧化硅层 140a 氧化硅层 140b

多晶硅层 150 多晶硅栅极 152

P型本体 122 光刻胶图案层 162

N型源极掺杂区 160 介电层 180

接触窗 182 P型重掺杂区 190

N型硅基材 210 N型外延层 220

栅极沟渠 230 栅极氧化层 240

多晶硅层 250 多晶硅栅极 252

P型本体 222 光刻胶图案层 262

N型源极掺杂区260，260’钛金属层 270

氮化钛层 272 自对准金属硅化物 274

介电层 280，280’ 接触窗 282，282’

P型重掺杂区 290，290’

具体实施方式

图2A至2G显示本发明沟渠式功率半导体的制作方法的一较佳实施例。图中以N型功率金氧半场效晶体管为例。首先，如图2A所示，提供一N型硅基材210，并制作一N型外延层220于其上。随后，利用一光罩(未图示)定义出栅极沟渠230的位置，并以干蚀刻的方式在外延层220中制作多个栅极沟渠230。接下来，制作一栅极氧化层240全面覆盖外延层220的裸露表面。此栅极氧化层240除了覆盖栅极沟渠230的内壁，同时也覆盖外延层220的上表面。随后，全面沉积一多晶硅层250覆盖外延层220，同时填满栅极沟渠230。接下来，如图2B所示，回蚀去除位于外延层220上方的部分多晶硅层250，以形成多个多晶硅栅极252于栅极沟渠230中。

然后，如图2C所示，以离子布值方式，注入P型掺杂于栅极氧化层240下方的外延层220内。随后，仅通入氮气，在纯氮环境中，加热驱入(Drive-in)P型掺杂，以形成一P型本体222于外延层220内。值得注意的是，在前述P型掺杂的注入步骤与加热驱入的步骤中，栅极氧化层240覆盖于外延层220的上表面。此栅极氧化层240的存在可防止注入的P型掺杂向外扩散。因此，本发明无需在此离子驱入步骤中通入氧气。又，就一较佳实施例而言，此离子驱入步骤的环境温度为1000℃～1150℃，加热时间为20～50分钟。

接下来，如图2D所示，利用一光罩(未图示)制作一光刻胶图案层262于栅极氧化层240上方，定义源极的位置。随后，注入N型掺杂于栅极氧化层240下方的P型本体222内。然后，仅通入氮气，在纯氮环境中，加热驱入注入的N型掺杂，以形成多个N型源极掺杂区260于P型本体222中。值得注意的是，在前述N型掺杂的注入步骤与驱入步骤中，栅极氧化层240覆盖于外延层220的上表面。因此，本发明无需在此离子驱入步骤中通入氧气。又，就一较佳实施例而言，此离子驱入步骤的环境温度为850℃～950℃，加热时间为15～30分钟。

接下来，如图2E所示，以溅镀方式制作一金属层270，全面覆盖栅极氧化层240与多晶硅栅极252的裸露表面。然后，如图2F所示，加热使金属层270与多晶硅栅极252反应，而在多晶硅栅极252的上部分生成自对准金属硅化物274。就一较佳实施例而言，此金属层270可以是一钛金属层或是一钴金属层(Cobalt)，用以与多晶硅栅极252反应生成钛硅化合物或是钴硅化合物。又，此金属层270的表面可以额外覆盖一氮化钛层272，作为保护层。又，图2F的加热步骤可采用典型的快速热处理(Rapid Thermal Processing，RTP)工艺，避免氧化物产生而影响金属硅化物的生成。

接下来，如图2F及图2G所示，移除氮化钛层272与残余的钛金属层270，然后，制作一介电层280覆盖外延层220与多晶硅栅极252(包括多晶硅栅极252上部分的自对准金属硅化物274)，并于介电层280中以蚀刻方式制作一接触窗282，暴露源极掺杂区260与相邻二源极掺杂区260间的P型本体222。然后，通过此接触窗282以离子注入方式制作一P型重掺杂区290于P型本体222内，而完成本发明沟渠式功率半导体的制作。

前述图2C与2D的离子注入与驱入的步骤中，多晶硅栅极252的裸露表面仍然可能因为环境中残存的氧气，反应生成一薄氧化层，而影响后续自对准金属硅化物274的制作。不过，此时形成的薄氧化层的厚度明显小于栅极氧化层240的厚度。因此，就一实施例而言，可以在完成源极掺杂区260的制作后，以蚀刻方式去除此形成于多晶硅栅极252上的薄氧化层，而不会完全移除外延层220上的栅极氧化层240。

值得注意的是，在前述实施例中，P型本体222与N型源极掺杂区260的离子驱入步骤是在纯氮环境中进行。不过，本发明不限于此。此离子驱入步骤亦可以在真空环境或是在通入惰性气体的环境等无氧(oxygen-free)环境下进行，都可以避免在多晶硅栅极252的裸露表面形成氧化硅层。

图3A至3D显示本发明沟渠式功率半导体的制作方法的另一较佳实施例。图3A承接图2C的制作流程。如图3A所示，全面注入N型掺杂于栅极氧化层240下方的P型本体222内。然后，仅通入氮气，在纯氮环境中，加热驱入注入的N型掺杂，以形成多个N型源极掺杂区260’于P型本体222中。

接下来，如图3B所示，以溅镀方式制作一金属层270，全面覆盖栅极氧化层240与多晶硅栅极252的裸露表面。然后，如图3C所示，加热使金属层270与多晶硅栅极252反应，而在多晶硅栅极252的上部分生成自对准金属硅化物274。

接下来，如图3C及图3D所示，移除氮化钛层272与残余的钛金属层270，然后，制作一介电层280’覆盖外延层220与多晶硅栅极252(包括多晶硅栅极252上部分的自对准金属硅化物274)，并于介电层280’中以蚀刻方式制作一接触窗282’。此蚀刻步骤同时去除位于接触窗282’正下方的部分源极掺杂区260’，以暴露源极掺杂区260’下方的P型本体222。然后，通过此接触窗282’以离子注入方式制作一P型重掺杂区290’于P型本体222内，而完成本发明沟渠式功率半导体的制作。

如图1B与1C所示，在传统沟渠式功率半导体的制作流程在离子驱入(drive-in)的步骤中会通入氧气，藉以在外延层120的表面形成氧化硅层140a，以避免注入的掺杂向外扩散。不过，此步骤同时会在多晶硅栅极152的表面形成氧化硅层140b，而影响自对准金属硅化物的制作。同时，由于形成于多晶硅栅极152表面的氧化硅层140b的厚度通常会大于形成于外延层120表面的氧化硅层140a的厚度，因此，难以通过全面蚀刻的方式去除多晶硅栅极152表面的氧化硅层140b，同时保留外延层120表面的氧化硅层140a。

相较之下，如图2C、2D与3A所示，本发明在离子驱入的步骤中，不通入氧气，而仅仅通入氮气，因而可以避免在多晶硅栅极252的表面生成氧化硅层。也因此，如图2F所示，本发明可以直接利用栅极氧化层240作为屏蔽，在多晶硅栅极252的裸露表面进行自对准金属硅化物274的制作，以达到降低多晶硅栅极252的阻值的目的。

以上所述者，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明申请专利范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。另外本发明的任一实施例或权利要求保护范围不须达成本发明所揭露的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利要求保护范围。

Claims

1.一种沟渠式功率半导体的制作方法，其特征在于，包括：

提供一基材，制作一外延层于其上；

制作多个栅极沟渠于该外延层内；

制作一栅极氧化层全面覆盖该外延层的裸露表面；

制作多个多晶硅栅极于该些栅极沟渠内；

以离子布值方式，注入第一导电型掺杂于该栅极氧化层下方的该外延层内；

在无氧环境中，驱入该第一导电型掺杂，以形成一本体；

以离子布值方式，注入第二导电型掺杂于该栅极氧化层下方的该本体内；

在无氧环境中，驱入该第二导电型掺杂，以形成多个源极掺杂区；

直接利用该栅极氧化层为屏蔽，在该多晶硅栅极的裸露表面制作自对准金属硅化物；

制作一介电层覆盖该外延层与该多晶硅栅极，并于该介电层中制作一接触窗，暴露该源极掺杂区与部分该本体；以及

通过该接触窗制作一第一导电型的重掺杂区于该本体内。

2.如权利要求1所述的制作方法，其特征在于，其中，该无氧环境是一纯氮环境、一真空环境或是一通有惰性气体的环境。

3.如权利要求1所述的制作方法，其特征在于，其中，制作该自对准金属硅化物的步骤包括：

制作一金属层，覆盖该栅极氧化层与该多晶硅栅极；以及

加热使该金属层与该多晶硅栅极反应，而在该多晶硅栅极的上部分生成该自对准金属硅化物。

4.如权利要求3所述的制作方法，其特征在于，其中，该加热工艺是使用一快速热处理工艺。

5.如权利要求3所述的制作方法，其特征在于，其中，该金属层是一钛金属层或是一钴金属层。

6.如权利要求3所述的制作方法，其特征在于，其中，在制作该金属层之后，更包括制作一氮化钛层覆盖该金属层。

7.如权利要求1所述的制作方法，其特征在于，其中，该第一导电型掺杂的驱入工艺的环境温度为1000℃～1150℃，驱入时间为20～50分钟。

8.如权利要求1所述的制作方法，其特征在于，其中，该第二导电型掺杂的驱入工艺的环境温度为850℃～950℃，驱入时间为15～30分钟。

9.如权利要求1所述的制作方法，其特征在于，其中，在注入该第二导电型掺杂于该本体内的步骤前，还包括制作一光刻胶图案层于该栅极氧化层上方，定义该些源极掺杂区的位置。

10.一种沟渠式功率半导体的制作方法，其特征在于，包括：

提供一基材，制作一外延层于其上；

制作多个栅极沟渠于该外延层内；

制作一栅极氧化层全面覆盖该外延层的裸露表面；

制作多个多晶硅栅极于该些栅极沟渠内；

在无氧环境中，驱入该第一导电型掺杂，以形成一本体；

以离子布值方式，全面注入第二导电型掺杂于该栅极氧化层下方的该本体内；

制作一介电层覆盖该外延层与该多晶硅栅极，并于该介电层中制作一接触窗；

去除位于该接触窗正下方的部分该源极掺杂区，以暴露该源极掺杂区下方的该本体；以及

透过该接触窗制作一第一导电型的重掺杂区于该本体内。