CN102437117B - 一种新的硅化物和金属前介质集成工艺及该形成的结构 - Google Patents

一种新的硅化物和金属前介质集成工艺及该形成的结构 Download PDF

Info

Publication number
CN102437117B
CN102437117B CN201110250281.2A CN201110250281A CN102437117B CN 102437117 B CN102437117 B CN 102437117B CN 201110250281 A CN201110250281 A CN 201110250281A CN 102437117 B CN102437117 B CN 102437117B
Authority
CN
China
Prior art keywords
semiconductor substrate
silicon nitride
source
nitride film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110250281.2A
Other languages
English (en)
Other versions
CN102437117A (zh
Inventor
郑春生
张文广
徐强
陈玉文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201110250281.2A priority Critical patent/CN102437117B/zh
Publication of CN102437117A publication Critical patent/CN102437117A/zh
Application granted granted Critical
Publication of CN102437117B publication Critical patent/CN102437117B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种新的硅化物和金属前介质集成工艺，包括：在半导体基板上形成栅极侧墙；对栅极两侧的半导体基板进行N+/P+离子注入形成源区和漏区；剥离暴露在半导体基板上的氧化层，在半导体基板、栅极及栅极侧墙上覆盖第一高应力氮化硅薄膜层，采用除去源漏区的第一高应力氮化硅薄膜层；提高半导体基板上源漏区位置，提高的同时在源漏区掺杂硼，并对半导体的上表面进行平整化处理；对半导体基板上硅进行生成金属硅化物处理，处理完成后在半导体上表面先后沉积第二高压力氮化硅薄膜层和第二氧化物层；在第二高压力氮化硅薄膜层和第二氧化物层上开口，开口内暴露出金属硅化物和栅极侧墙，在所述开口内形成钨栓。

Description

一种新的硅化物和金属前介质集成工艺及该形成的结构
技术领域
本发明涉及一种半导体集成电路制造领域，尤其涉及针对CMOS侧墙工艺的整合从而提出的一种新的硅化物和金属前介质集成工艺及由该工艺而形成的结构。
背景技术
在现行的集成电路制作工艺中，源极、漏极和栅极的硅化物形成通常是在接触工艺的扩散阻挡层之前，也就是在通孔刻蚀停止层之前形成。对于先进的制程工艺来讲，由于尺寸的缩减和对准的难度增加，在硅化物形成的过程中，造成Ni元素进入沟道区，从而导致器件功能失效和良率的损失。
另外，因为在侧墙的工艺整合中会造成多晶硅栅极的形状的改变，造成上表面过大的倒角，造成栅极功函数的失配，而同时侧墙氧化物因为HF的腐蚀作用会产生空洞，也会恶化这种状况。 
发明内容
本发明提供一种新的硅化物和金属前介质集成工艺及该形成的结构，该结构可以减少因为金属镍Ni元素进入沟道区域造成的源漏极导通，并且可以改善栅极硅化物形状，减少空洞的生成。
为了实现上述目的提供一种新的硅化物和金属前介质集成工艺，包括以下顺序步骤：
步骤1：在半导体基板及半导体基板栅极上先后沉积一层氧化物层和第一氮化硅层；对第一氮化硅层进行干法刻蚀，在栅极外形成侧墙；对栅极两侧的半导体基板进行N+/P+离子注入形成源区和漏区；
步骤2：剥离暴露在半导体基板上的氧化层，在半导体基板、栅极及栅极侧墙上覆盖第一高应力氮化硅薄膜层，采用光刻和刻蚀除去源漏区的第一高应力氮化硅薄膜层；
步骤3：提高半导体基板上源漏区位置，提高的同时在源漏区掺杂硼，并对半导体的上表面进行平整化处理；
步骤4：对半导体基板上硅进行生成金属硅化物处理，处理完成后在半导体上表面先后沉积第二高压力氮化硅薄膜层和第二氧化物层；
步骤5：对第二高压力氮化硅薄膜层和第二氧化物层进行光刻和刻蚀形成开口，所述开口内暴露出金属硅化物和栅极侧墙，在所述开口内形成钨栓。
在上述提供的工艺中，其中所述工艺中步骤1的干法刻蚀采用离子轰击。
在上述提供的工艺中，其中所述提高源漏区位置采用外延硅或多晶硅淀积方法。
在上述提供的工艺中，其中所述平整化处理采用化学机械研磨。
在上述提供的工艺中，其中所述第二氧化物层采用HDP PSG/oxide或是HARP oxide沉积。
本发明另外一个目的在于提供由上述工艺所形成的结构，包括：
一半导体基板及基板上设置的栅极；
一硅层设置在半导体基板上，所述硅层上设有通孔，所述栅极以及其侧墙设置在该通孔之中，所述栅极侧墙的高度超过栅极和硅层，低于栅极侧墙的上平面设有金属硅化物层；
一层第二高应力氮化硅薄膜层设置在金属硅化物层上，一层第二氧化物层设置在第二高应力氮化硅薄膜层上，所述第二高应力氮化硅薄膜层和第二氧化物层上设有通孔，所述通孔内暴露出部分金属硅化物层和栅极的侧墙，在所述通孔内设有钨栓，所述钨栓与金属硅化物层接触。
本发明提供的新的硅化物和金属前介质集成工艺中，将硅化物形成工艺置于高应力氮化硅薄膜之后使得采用更高反应温度的高应力氮化硅薄膜以获得更大的应力。抬高源漏区的位置避免金属镍Ni元素进入沟道区域，并且改善栅极硅化物的形状，减少空洞的生成。
附图说明
图1是本发明提供的工艺中淀积第一氧化物层和第一氮化硅层后半导体基板结构的示意图。
图2是本发明提供的工艺中完成干法刻蚀和离子注入后半导体基板结构的示意图。
图3是本发明提供的工艺中完成剥离步骤后半导体基板结构的示意图。
图4是本发明提供的工艺中完成第一高应力氮化硅薄膜沉积后半导体基板结构的示意图。
图5是本发明提供的工艺中完成源漏区光刻和刻蚀处理后的半导体基板结构的示意图。
图6是本发明提供的工艺中完成提高源漏区后的半导体基板结构的示意图。
图7是本发明提供的工艺中完成化学机械研磨和生成金属硅化物后的半导体基板结构的示意图。
图8是本发明提供的工艺中完成第二高应力氮化硅薄膜和氧化物沉积后的半导体基板结构的示意图。
图9是由本发明提供的工艺形成的结构。
具体实施方式
本发明提供的一种新的硅化物和金属前介质集成工艺，包括以下步骤：在半导体基板及半导体基板栅极上先后沉积一层氧化物层和第一氮化硅层；对第一氮化硅层进行干法刻蚀，在栅极外形成侧墙；对栅极两侧的半导体基板进行N+/P+离子注入形成源区和漏区；剥离暴露在半导体基板上的氧化层，在半导体基板、栅极及栅极侧墙上覆盖第一高应力氮化硅薄膜层，采用光刻和刻蚀除去源漏区的第一高应力氮化硅薄膜层；提高半导体基板上源漏区位置，提高的同时在源漏区掺杂硼，并对半导体的上表面进行平整化处理；对半导体基板上硅进行生成金属硅化物处理，处理完成后在半导体上表面先后沉积第二高压力氮化硅薄膜层和第二氧化物层；对第二高压力氮化硅薄膜层和第二氧化物层进行光刻和刻蚀形成开口，所述开口内暴露出金属硅化物和栅极侧墙，在所述开口内形成钨栓。
由上述工艺形成的结构包括：一半导体基板及基板上设置的栅极；一硅层设置在半导体基板上，所述硅层上设有通孔，所述栅极以及其侧墙设置在该通孔之中，所述栅极侧墙的高度超过栅极和硅层，低于栅极侧墙的上平面设有金属硅化物层；一层第二高应力氮化硅薄膜层设置在金属硅化物层上，一层第二氧化物层设置在第二高应力氮化硅薄膜层上，所述第二高应力氮化硅薄膜层和第二氧化物层上设有通孔，所述通孔内暴露出部分金属硅化物层和栅极的侧墙，在所述通孔内设有钨栓，所述钨栓与金属硅化物层接触。
在本发明中，将硅化物形成工艺置于高应力氮化硅薄膜之后，这样高应力氮化硅薄膜就可以采用较高的氮化硅制程。由此，可以采用更高反应温度的高应力氮化硅薄膜以获得更大的应力。源漏区采用外延的工艺或者采用预掺杂的多晶硅，从而形成抬高的源漏极。由于硅化物工艺置于高应力氮化硅薄膜之后，相应的外延工艺可以承受较高的热预算（Thermal Budget）。金属硅化物阻挡区域制程（SAB Loop）不是硅基体上执行，因此可以简化并减少基体硅的损失。将共享接触孔的集成过程被分为两步进行，有效地降低了先进制程中因为共享接触孔造成的接触孔蚀刻的工艺窗口过小的问题。
下面对本发明做进行详细描述，以使更好的理解本发明创造，但下述描述并不限制本发明的范围。
如图1所示，图中栅极由较粗的黑线表示出。在半导体基板及半导体基板栅极上先后沉积一层氧化物层1和第一氮化硅层2。对第一氮化硅层2进行离子轰击干法刻蚀，在栅极外形成氮化硅侧墙，形成的结构如图2所示。在栅极两侧的半导体基板上进行N+/P+离子的注入，分别形成源区和漏区。
如图3、4所示，剥离掉暴露在半导体基板上的氧化层1，并在半导体基板、栅极及栅极侧墙上覆盖第一高应力氮化硅薄膜层3。后采用光刻和刻蚀方法除去源漏区的第一高应力氮化硅薄膜层3，如图5所示。
在半导体基板上源漏区位置，采用外延或是淀积多晶硅来提高源漏区的位置，形成硅4。在提高的同时，在源漏区进行掺杂硼，之后对半导体的上表面进行平整化处理，如图6所示。平整化处理优选化学机械研磨。
如图7所示，在对半导体基板上硅进行生成金属硅化物处理，处理形成了金属硅化物层51、52和53。处理完成后在半导体上表面上先后沉积第二高压力氮化硅薄膜层6和第二氧化物层7，如图8所示。第二氧化物层既可以采用HDP PSG/oxide沉积，也可以采用HARP oxide沉积。在第二高压力氮化硅薄膜层6和第二氧化物层7上开口，将金属硅化物和栅极侧墙暴露在开口中。在开口中注入金属钨，从而形成钨栓81、82。即得到由本发明提供的工艺从而形成的结构，具体结构如图9所示。
本发明提供的工艺减少因为金属镍Ni元素进入沟道区域造成的源漏极导通，并且可以改善栅极硅化物形状。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (5)

1.一种新的硅化物和金属前介质集成工艺，其特征在于，包括以下顺序步骤：
步骤1：在半导体基板及半导体基板栅极上先后沉积一层氧化物层和第一氮化硅层；对第一氮化硅层进行干法刻蚀，在栅极外形成侧墙；对栅极两侧的半导体基板进行N+/P+离子注入形成源区和漏区；
步骤2：剥离暴露在半导体基板上的氧化层，在半导体基板、栅极及栅极侧墙上覆盖第一高应力氮化硅薄膜层，采用光刻和刻蚀除去源漏区的第一高应力氮化硅薄膜层；
步骤3：提高半导体基板上源漏区位置，提高的同时在源漏区掺杂硼，并对半导体的上表面进行平整化处理；
步骤4：对半导体基板上硅进行生成金属硅化物处理，处理完成后在半导体上表面先后沉积第二高压力氮化硅薄膜层和第二氧化物层；
步骤5：对第二高压力氮化硅薄膜层和第二氧化物层进行光刻和刻蚀形成开口，所述开口内暴露出金属硅化物和栅极侧墙，在所述开口内形成钨栓；
其中，所述生成金属硅化物处理置于所述第一高应力氮化硅薄膜形成之后，以减少金属镍元素进入沟道区域。
2.根据权利要求1所述的工艺，其特征在于，所述工艺中步骤1的干法刻蚀采用离子轰击。
3.根据权利要求1所述的工艺，其特征在于，所述提高源漏区位置采用外延硅或多晶硅淀积方法。
4.根据权利要求1所述的工艺，其特征在于，所述平整化处理采用化学机械研磨。
5.根据权利要求1所述的工艺，其特征在于，所述第二氧化物层采用HDPPSG/oxide或是HARP oxide沉积。
CN201110250281.2A 2011-08-29 2011-08-29 一种新的硅化物和金属前介质集成工艺及该形成的结构 Active CN102437117B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110250281.2A CN102437117B (zh) 2011-08-29 2011-08-29 一种新的硅化物和金属前介质集成工艺及该形成的结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110250281.2A CN102437117B (zh) 2011-08-29 2011-08-29 一种新的硅化物和金属前介质集成工艺及该形成的结构

Publications (2)

Publication Number Publication Date
CN102437117A CN102437117A (zh) 2012-05-02
CN102437117B true CN102437117B (zh) 2014-04-30

Family

ID=45985105

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110250281.2A Active CN102437117B (zh) 2011-08-29 2011-08-29 一种新的硅化物和金属前介质集成工艺及该形成的结构

Country Status (1)

Country Link
CN (1) CN102437117B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738006B (zh) * 2012-05-04 2015-01-21 上海华力微电子有限公司 一种用于45纳米及以下技术节点的金属前介质集成工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6319782B1 (en) * 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
CN1866539A (zh) * 2004-08-27 2006-11-22 台湾积体电路制造股份有限公司 集成电路元件及其形成方法
CN101483140A (zh) * 2008-01-07 2009-07-15 中芯国际集成电路制造(上海)有限公司 一种可减小漏电流的mos管制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124880A1 (en) * 2006-09-23 2008-05-29 Chartered Semiconductor Manufacturing Ltd. Fet structure using disposable spacer and stress inducing layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6319782B1 (en) * 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
CN1866539A (zh) * 2004-08-27 2006-11-22 台湾积体电路制造股份有限公司 集成电路元件及其形成方法
CN101483140A (zh) * 2008-01-07 2009-07-15 中芯国际集成电路制造(上海)有限公司 一种可减小漏电流的mos管制造方法

Also Published As

Publication number Publication date
CN102437117A (zh) 2012-05-02

Similar Documents

Publication Publication Date Title
US8697518B2 (en) Trench MOSFET with trench contact holes and method for fabricating the same
JP4489968B2 (ja) Ｍｉｓトランジスタを半導体基板上に製造する方法
JP2001244437A (ja) 半導体素子の製造方法
CN103715133B (zh) Mos晶体管及其形成方法
CN113644028A (zh) 一种分离栅功率器件及其制造方法
US20230282713A1 (en) Trench type power device and manufacturing method thereof
CN104347422A (zh) 带静电释放保护电路的沟槽式mos晶体管的制造方法
TWI694544B (zh) 半導體元件及其製備方法
US8492221B2 (en) Method for fabricating power semiconductor device with super junction structure
JP2000188345A (ja) 浅溝絶縁による半導体不揮発性メモリ装置の製作過程
CN104103586A (zh) 半导体器件的形成方法
CN101728266B (zh) 沟渠式功率半导体的制作方法
CN104576532B (zh) Mos晶体管和多晶硅电阻电容的集成结构的制造方法
CN102412269A (zh) 一种cmos侧墙结构及其制备方法
CN102543716B (zh) 金属硅化物阻挡层的形成方法
CN105185702A (zh) 高k金属栅极结构的制造方法
CN101924103A (zh) 沟槽式功率mosfet及其制造方法
CN102437117B (zh) 一种新的硅化物和金属前介质集成工艺及该形成的结构
JP2001203284A (ja) フラッシュメモリ素子の製造方法
US8722483B2 (en) Method for manufacturing double-layer polysilicon gate
US8877595B2 (en) Transistor structure with silicided source and drain extensions and process for fabrication
TWI539559B (zh) 記憶元件及其製造方法
US7557012B2 (en) Method for forming surface strap
CN103579317A (zh) 栅极结构及制造方法
CN102543823B (zh) 一种浅沟槽隔离制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant