TWI770886B - 半導體元件的製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件具有一基底、一字元線、複數個第一雜質區、一第二雜質區以及一絕緣膜。該字元線呈W形，並位在該基底中，且具有一底座以及一對腳部，該對腳部連接到該底座。該等第一雜質區設置在該基底中，並位在該字元線的任一側上。該第二雜質區設置在該字元線的該等腳部之間。該絕緣膜設置在該基底中，其中該絕緣膜圍繞該字元線設置。

Description

半導體元件的製備方法
本申請案主張2020年4月10日申請之美國正式申請案第16/845,673號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於具有一種半導體元件及其製備方法。特別是有關於一種具有凹入式存取元件(recessed access device，RAD)電晶體的半導體元件及具有該凹入式存取元件電晶體之該半導體元件的製備方法。
各式不同半導體元件的製造商係具有微小化的共同目標，而該等半導體元件係例如記憶體元件、邏輯元件以及微處理器。當特徵尺寸縮減時，電晶體的電性操作(electrical operation)則變得更加困難。當由於微小化而使電晶體通道的寬度變得非常小時，則產生一個貢獻給此困難的因素，短通道效應(short-channel effect)。即使一臨界電壓(Vt)並未施加到該閘極，而這會造成激活該電晶體。
係已研發一種新型態的電晶體，如已知的一凹入式存取元件(recessed access device，RAD)電晶體，以克服藉由形成一較寬通道在相同水平空間中之習知電晶體所遭受的短通道效應。該RAD電晶體包括一電晶體閘極(字元線)，當從剖視圖來看，其係部分形成在一半導體晶圓 中的一溝槽內。該通道區係沿著該溝槽的整個表面所形成，藉此提供一較寬通道而無須增加電晶體所要求之側向空間的數量。然而，隨著在動態隨機存取記憶體(DRAM)位元密度的增加，由於在蝕刻製程中的差異，使得在該電晶體閘極與源極/汲極接面深度之間的一重疊產生一複雜問題(challenge)。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一字元線、複數個第一雜質區以及絕緣膜。該字元線設置在該基底中，並包括一底座以及一對腳部，該對腳部連接到該底座。該等第一雜質區設置在該基底中，並位在該字元線的任一側上。該絕緣膜設置在該基底中，其中該絕緣膜圍繞該字元線設置。
在本揭露的一些實施例中，該半導體元件還包括一第二雜質區，設置在該基底中，並位在該字元線的該等腳部之間。
在本揭露的一些實施例中，該第二雜質區具有一寬度，其係在距該字元線的該底座的距離增加的位置處逐漸增大。
在本揭露的一些實施例中，該絕緣膜貼合到該字元線之該等腳部的各區段係相互連接。
在本揭露的一些實施例中，該絕緣膜包括一對彎曲段以及一水平段，該對彎曲段貼合到該字元線的該等腳部，該水平段夾置在該字元線的該底座與該第二雜質區之間，並連接到該等彎曲段。
在本揭露的一些實施例中，該基底與該等第一雜質區具有相同的導電類型，且該等第一雜質區與該第二雜質區具有不同導電類型。
在本揭露的一些實施例中，該基底具有一第一摻雜濃度，且該等第一雜質區具有一第二摻雜濃度，而該第二摻雜濃度大於該第一摻雜濃度。
在本揭露的一些實施例中，該基底包括一第一半導體層、一第二半導體層以及一隔離層，該隔離層夾置在該第一半導體層與該第二半導體層之間；該字元線、該等第一雜質區、該第二雜質區以及該絕緣膜設置在該基底的該第二半導體層中；且該字元線的該等腳部設置在該字元線的該底座與該隔離層之間。
在本揭露的一些實施例中，該字元線的該底座與該等腳部為一體成形。
在本揭露的一些實施例中，該半導體元件還包括一鈍化層，設置在該基底中，並罩蓋該字元線的該底座。
在本揭露的一些實施例中，該絕緣膜圍繞該鈍化層設置。
在本揭露的一些實施例中，該鈍化層接觸該等第一雜質區。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法的步驟包括：提供一圖案化遮罩在一基底上，而該圖案化遮罩具有複數個開口；蝕刻該基底，其係經由該等開口執行，以形成一蝕刻基底以及一溝槽，該溝槽位在該蝕刻基底中，其中該蝕刻基底包括一突部；引入具有一第一導電類型的多個摻雜物在該蝕刻基底中，並位在該溝槽的任一側上，以形成複數個第一雜質區；形成一絕緣膜在該溝槽中；以及沉積 一導電材料在該絕緣膜上。
在本揭露的一些實施例中，該製備方法還包括引入具有一第二導電類型的多個摻雜物在該蝕刻基底的該突部中，以形成一第二雜質區。
在本揭露的一些實施例中，該製備方法還包括在形成該圖案化遮罩之前，引入具有該第一導電類型的一摻雜物在該基底中，其中位在該基底中的該摻雜物具有一第一摻雜濃度，且在該等第一雜質區中的該等摻雜物具有一第二摻雜濃度，而該第二摻雜濃度大於該第一摻雜濃度。
在本揭露的一些實施例中，該蝕刻基底的該突部設置在該溝槽的一中心處。
在本揭露的一些實施例中，在厚度具有一差異的該圖案化遮罩，包括複數個第一區段以及至少一第二區段，該等第一區段具有一第一厚度，該至少一第二區段設置在該等第一區段之間，並具有一第二厚度，該第二厚度小於該第一厚度，而該等開口形成在相鄰的該第一區段與該第二區段之間。
在本揭露的一些實施例中，該製備方法還包括凹陷該導電材料到一位面，該位面位在該基底的一上表面下方，藉此形成一字元線。
在本揭露的一些實施例中，該製備方法還包括沉積一鈍化層以罩蓋該字元線的一步驟。
在本揭露的一些實施例中，該製備方法還包括在沉積該導電材料之前，沉積一擴散阻障膜在該絕緣膜上的一步驟。
由於上述半導體元件及該第二雜質區的架構，該半導體元件具有W形字元線，且該第二雜質區具有不同於該基底與該等第一雜質區 的導電型態，所以提供一較寬通道，並可降低施加到該字元線以控制RAD電晶體的操作狀態(例如導電或非導電狀態(conducting or non-conducting states))之一偏壓(bias voltage)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:半導體元件
10A:半導體元件
100:半導體晶圓
102:保護層
103a:隔離膜
103b:隔離膜
104:元件晶圓
105:元件晶圓
105a:植入晶圓
106a:隔離膜
106b:隔離膜
108:植入區
110:基底
111:絕緣體上覆矽基底
112:第一半導體層
113:第二半導體層
114:第二半導體層
116:隔離層
120:溝槽
130:第一雜質區
140:第二雜質區
140a:第二雜質區
150:絕緣膜
150a:絕緣膜
151:上表面
152:水平段
154:彎曲段
160:擴散阻障膜
170:導電材料
174:字元線
180:鈍化層
182:鈍化層
210:緩衝層
220:圖案化遮罩
220’:圖案化遮罩
222:第一區段
224:第二區段
226:開口
300:製備方法
1002:前表面
1142:上表面
1143:突部
1742:底座
1744:腳部
1746:上表面
S302:步驟
S304:步驟
S306:步驟
S308:步驟
S310:步驟
S312:步驟
S314:步驟
S316:步驟
S318:步驟
T1:厚度
T2:厚度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一些實施例中一種半導體元件的剖視示意圖。
圖2為依據本揭露一些實施例中一種半導體元件的剖視示意圖。
圖3為依據本揭露一些實施例中一種半導體元件之製備方法的流程示意圖。
圖4為依據本揭露一些實施例中製備一半導體元件之一中間階段的剖視示意圖。
圖5A到圖5G為依據本揭露一些實施例中製備一半導體元件之多個中間階段的剖視示意圖。
圖6為依據本揭露一些實施例中製備一半導體元件之一中間階段的剖視示意圖。
圖7A到圖7B為依據本揭露一些實施例中製備一半導體元件之多個中間階段的剖視示意圖。
圖8到圖14為依據本揭露一些實施例中製備一半導體元件之多個中間階段的剖視示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(firstelement)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1為依據本揭露一些實施例中一種半導體元件10的剖視 示意圖。請參考圖1，半導體元件10包括一基底110、複數個第一雜質區130、一絕緣膜150以及一字元線174。該等第一雜質區130、絕緣膜150以及字元線170共同構成一凹入式存取元件(recessed access device，RAD)電晶體。
基底110為一絕緣體上覆矽(SOI)基底，包括一第一半導體層112、一第二半導體層114以及一隔離層116，而隔離層116夾置在第一半導體層112與第二半導體層114之間。舉例來說，第二半導體層114包含矽，並具有一第一導電類型(first conductivity type)。在一些實施例中，第一導電類型可為n型。
字元線174設置在基底110的第二半導體層114中，並具有一底座(base)1742以及一對腳部(legs)1744，而該等腳部1744連接到底座1742。該等腳部1744設置在基座1742與隔離層114之間；因此，從剖視圖來看，字元線174具有大致呈W形輪廓(contour)。相較於具有一U形輪廓的一習知RAD電晶體，字元線174具有一較寬通道。
字元線174的底座1742與該等腳部1744為一體成形。該等腳部1744具有一寬度W1，其係在距隔離層116的距離減小的位置處逐漸減小。在一些實施例中，半導體元件10可具有一鈍化層182，設置在第二半導體層114中，並用來罩蓋(cap)字元線174。字元線174由導電材料所製，例如鎢，而鈍化層182具有介電材料，且介電材料包含氧化物或氮化物。
該等第一雜質區130係當作RAD電晶體的源極與汲極區，並設置在第二半導體層114中，且位在字元線174之底座1742的任一側上。該等第一雜質區130連接到第二半導體層114的上表面1142。該等第 一雜質區130具有第一導電形態。具有第一導電形態的第二半導體層114與該等第一雜質區130，係具有不同摻雜濃度。舉例來說，第二半導體層114具有一第一摻雜濃度，且該等第一雜質區130具有一第二摻雜濃度，而第二摻雜濃度大於第一摻雜濃度。
半導體元件10還具有一第二雜質區140，設置在字元線174的該等腳部1744之間。與該等第一雜質區130分開設置的第二雜質區140，係具有一第二導電類型，而第二導電類型係不同於第一導電類型。第二雜質區140可摻雜有p型摻雜物。因為字元線1744的寬度W1係在距隔離層116的距離減小的位置處逐漸減小，所以位在字元線174的該等腳部1744之間的第二雜質區140具有一寬度W2，寬度W2係在距字元線174的底座1742的距離增加的位置處逐漸增加。
藉由在該等第一雜質區130與第二雜質區140之間的隔離膜150，使字元線174與該等第一雜質區130以及第二雜質區140隔離，以避免該等摻雜物引入到該等第一雜質區130與第二雜質區140中，進而避免遷移進入到字元線174中。包含介電材料的絕緣膜150亦設置在字元線174與第二半導體層114之間，該處並未設置該等第一雜質區130與第二雜質區140，以避免接面漏電流(junction leakage)。在一些實施例中，絕緣膜150還設置在字元線174與鈍化層182之間，以使絕緣膜150的一上表面151與第二半導體層114的上表面1142為共面。在一些實施例中，絕緣膜151圍繞字元線174與鈍化層182設置，且絕緣膜150貼合到字元線174之該等腳部1744的各區段(sections)係相互連接。
當一負偏壓施加到字元線174時，多個自由電子(帶負電荷)係從第二雜質區140被排斥。該等自由電子被朝下推進到基底110的第二 半導體層114中。當大量的自由電子累積在接近第二雜質區140與自元線174下方之第二半導體層114的表面時，實際上創建了一n區，其連接第一雜質區130(意即源極和汲極區)。因此，當一電壓施加在該等第一雜質區130之間時，電流係流經所產生的n區。因此，RAD電晶體係處於一導電狀態。
相反的，當一正偏壓施加到字元線174時，在第二雜質區140中的多個電洞(holes)係擴散橫跨在第二半導體層114與第二雜質區140之間的一接面，並與存在第二半導體層114中多數電子(majority electrons)的其中一些重新結合在一起，也因此從現場消失。如此的重新結合程序導致一些自由電子從n型第二半導體層114消失。因此，在第二雜質區140中，有一個耗盡自由電子的區域。擴散橫跨該接面的該等電子可快速地與在第二雜質區140中的多數電洞的其中一些重新結合，也因此從現場消失。所以，在接近該接面的第二雜質區140中，有一個耗盡電洞的區域。當電壓施加在該等第一雜質區130之間時，該等耗盡區域係阻擋電流流經第二半導體層114，以使RAD電晶體處於一非導電狀態。由於引入摻雜有p型摻雜物的第二雜質區140，因此當負偏電壓施加到第二半導體層114和第一雜質區130摻雜有n型摻雜物之RAD電晶體的字元線174時，可產生一大致呈U形較寬通道，並可降低施加到字元線174的偏壓，而該偏壓係用以控制RAD電晶體的操作。
半導體元件10可選擇地具有一擴散阻障膜160，設置在絕緣膜150與字元線174之間。擴散阻障膜160用於當作一黏著層功能使用，以避免字元線174從絕緣膜151片狀剝落(flaking)或剝蝕(spalling)。
圖2為依據本揭露一些實施例中一種半導體元件10A的剖視 示意圖。請參考圖2，半導體元件10A具有一基底110、複數個第一雜質區130、一第二雜質區140a、一絕緣膜150、一字元線174以及一鈍化層182。基底110具有一第一半導體層112、一第二半導體層114以及一隔離層116，其中第一半導體層112與第二半導體層114設置在隔離層116的兩側。字元線174具有一底座1742以及一對腳部1744，而該對腳部1744設置在底座1742與絕緣層116之間。一體成形的基座1742與該等腳部1744係由導電材料所製，例如鎢。
該等第一雜質區130設置在第二半導體層114中，並設置在字元線174的任一側上，且第二雜質區140設置在字元線174的底座1742與該等腳部1744間。第二雜質區140具有一錐形寬度W3，係在距字元線174的底座1742的距離減小的位置處逐漸減小。該等第一雜質區130摻雜有具有一第一導電型態的多個摻雜物，且第二雜質區140摻雜有具有一第二導電類型的多個摻雜物。基底110的第二半導體層114亦可摻雜有具有第一導電類型的多個摻雜物，其中基底110的第二半導體層114具有一第一摻雜濃度，且該等第一雜質區130具有一第二摻雜濃度，而第二摻雜濃度大於第一摻雜濃度。在一些實施例中，第二雜質區140可具有一第三摻雜濃度，係大致等於第二摻雜濃度。
請參考圖1及圖2，由於如圖2所示的第二雜質區140a具有寬度W3，係大於如圖1所示之第二雜質區140的寬度W2，所以引入如圖2所示之第二雜質區140a之摻雜物數量係大於引入如圖1所示之第二雜質區140的摻雜物數量。因此，可進一步降低施加到字元線174的偏壓，該偏壓係用以致動如圖2所示的半導體元件10A。
請再參考圖2，由於第二雜質區140具有一大致呈錐形形 狀，所以設置在第二半導體層114中的絕緣膜150a具有一水平段152以及一對彎曲段154，該對彎曲段154連接到水平段152的兩側。水平段152夾置在第二雜質區140與字元線174的基座1742之間，且該等彎曲段154貼合到字元線174的該等腳部1744。罩蓋字元線174的鈍化層182設置在第二半導體層114中，並接觸該等第一雜質區130。
圖3為依據本揭露一些實施例中一種半導體元件10之製備方法的流程示意圖。圖4到圖14為依據本揭露一些實施例中製備一半導體元件10之各中間階段的剖視示意圖。如圖4到圖14所示的各階段亦例示地描述在圖3的流程圖中。在下列的討論中，如圖4到圖14的各製造階段係參考如圖3所示的程序進行討論。
請參考圖4，依據圖3中的一步驟S302，提供一絕緣體上覆矽(SOI)基底111。SOI基底111具有一第一半導體層112、一第二半導體層113以及一隔離層116，其中第一半導體層112與第二半導體層113設置在隔離層116的任一側。隔離層116可包含氧化物，例如二氧化矽，用以減小半導體元件10的一短通道效應。
在一些實施例中，如圖5A所示，SOI基底111可使用氧離子佈植隔離(separation by implantation of oxygen，SIMOX)製程進行製造。請參考圖5A，SOI基底111可由下列步驟所形成：(1)提供一塊狀(bulk)半導體晶圓100；(2)施加一離子束到半導體晶圓100，而離子束具有多個離子，該等離子係藉由一電場進行加速；以及(3)實施一退火(annealing)步驟以形成均勻且埋入的隔離層116，如圖4所示，隔離層116係具有與第一半導體層112和第二半導體層113不同之界面。
更特別地是，植入在包含矽之半導體晶圓100中的氧離 子，係與矽反應以產生二氧化矽沉澱物(silicon dioxide precipitates)；然而，植入係對半導體晶圓100造成相當大的損傷，且該層二氧化矽沉澱物並未連續。高溫退火步驟可幫助修復損傷，並形成二氧化矽沉澱物成為一均勻且連續的隔離層116。換言之，退火步驟重新分布植入的多個氧離子，並化學地接合該等氧離子到位在半導體晶圓100中的矽，以形成一連續埋入層的二氧化矽，藉此係製造出從第一半導體層112分離的第二半導體層113，而分離的第二半導體層113位在一或多個半導體零件上，並包括至少一RAD電晶體。意即，使用SIMOX基數製造之SOI基底111的第一半導體層112與第二半導體層113，係具有相同的半導體材料。
請參考圖5A，在離子植入之前，一保護層102可形成在半導體晶圓100的一前表面1002。形成保護層102以避免在植入步驟期間，半導體晶圓100被一雜質所汙染，以及避免被施加該等離子的震動所損傷。保護層102可包括含矽隔離材料，例如二氧化矽、氮化矽或氮氧化矽。包含二氧化矽的保護層102可使用熱氧化(thermal oxidation)製程或化學氣相沉積(CVD)製程所形成，同時包括氮化矽或氮氧化矽的保護層102可使用CVD製程所形成。舉例來說，在執行退火步驟之後，係使用一濕蝕刻製程以移除保護層102。
在一些實施例中，SOI基底111可為一接合暨回蝕(bond and etch-back)SOI基底110，係使用如圖5B及圖5C所示的步驟所製造。請參考圖5B及圖5C，SOI基底111可藉由下列步驟所形成：(1)配對一元件晶圓(device wafer)104在一第一半導體層112上，其係分別使用隔離膜103a與103b罩蓋第一半導體層112與元件晶圓104所實現；(2)執行一熱處理以熔融(fuse)隔離膜103a與103b，藉此形成隔離層116並提升第一半導體層 112與元件晶圓104的接合強度；以及(3)薄化元件晶圓102以形成第二半導體層113，而第二半導體層113具有如圖4所示的一所欲厚度。在圖5C中，虛線係表示元件晶圓104的一原始厚度。
第一半導體層112與元件晶圓104為包含矽的半導體晶圓，且隔離膜103a與103b可藉由一或多個熱氧化製程所形成。第一半導體層112與元件晶圓104係使用包含氧化物的隔離膜103a與103b之間的接合化學作用(bonding chemistry)而緊密地接合。或者是，元件晶圓104可藉由使用包含在元件晶圓104中的矽與罩蓋第一半導體層112的隔離層116之間的接合化學作用而接合到第一半導體層112。元件晶圓104的薄化可使用一適合的技術所實現，例如一研磨(grinding)製程、一拋光(polishing)製程及/或一化學蝕刻製程。
在一些實施例中，如圖5D到圖5D所示，SOI基底11可使用SMARTCUT技術所製造。請參考圖5D到圖5G，SOI基底111可由下列步驟所形成：(1)形成隔離膜106a與106b分別在一第一半導體層112與一元件晶圓105上；(2)施加一離子束以植入氫離子在元件晶圓105中，進而形成一植入晶圓105a，而植入晶圓105a具有一植入區108；(3)配對元件晶圓105到第一半導體層112，其係藉由使隔離膜106a與106b相互接觸所實現；(4)熔融隔離膜106a與106b以形成一隔離層116；(5)執行一退火製程以從形成在植入區108中的一氫化物(hydride)產生多個連接孔洞(connecting voids)；以及(6)移除沿著具有該等連接孔洞的植入區108之植入元件晶圓105a的一部份，藉此形成如圖4所示的第二半導體層113。在圖5G中，虛線係表示元件晶圓105a的一原始厚度。
請參考圖6，依據圖3中的一步驟S304，一圖案化遮罩220 形成在SOI基底111的第二半導體層113上。圖案化遮罩220係界定用於蝕刻SOI基底111之第二半導體層113的一圖案。在一些實施例中，一緩衝層210可選擇地提供在SOI基底110與圖案化遮罩220之間，以保護免受污染並減輕SOI基底110與圖案化遮罩220之間的界面處的應力。緩衝層210可包含氧化矽或二氧化矽。在一些實施例中，緩衝層210可使用CVD製程所形成。在其他實施例中，當SOI基底111的第二半導體層113係包含矽時，緩衝層210可使用一熱處理製程所形成。
界定經由緩衝層210被蝕刻並進入SOI基底111之圖案牘圖案化遮罩220，係包括覆述個第一區段222以及至少一第二區段224，該等第一區段222具有一第一厚度T1，該至少一第二區段224具有一第二厚度T2，而第二厚度T2小與第一厚度T1。該等第二區段224係與該等第一區段222分開設置，以使暴露緩衝層210之一些部分的複數個開口226係產生在該等第一區段222與該等第二區段224之間。
圖案化遮罩220可為一光阻遮罩或一硬遮罩。包含光阻材料的圖案化遮罩220可藉由執行至少一曝光製程以及至少一顯影(develop)製程在一光阻材料上所實現，而光阻材料係完全覆蓋緩衝層210，其中光阻材料可鋪設在緩衝層210上，其係藉由一旋轉塗佈製程然後使用一軟烘烤製程烘乾所實現。為一硬遮罩的圖案化遮罩220可由下列材料所製：多晶矽、碳、非有機材料(例如氮化物)或其他適合的材料，並可使用微影(photolithography)達成。
請參考圖6、圖7A及圖7B，依據圖3中的一步驟S306，緩衝層210與SOI基底111的第二半導體層113係經由該等開口226而依序進行蝕刻，以形成一溝槽120，而溝槽120係穿經緩衝層210，並延伸進入第二 半導體層113。緩衝層210與SOI基底110係經由該等開口226而非等向性地進行乾蝕刻，舉例來說，係使用至少一反應離子蝕刻(RIE)製程，以形成溝槽120。
典型地，在蝕刻製程期間，圖案化遮罩220係被消耗。由於在本揭露之圖案化遮罩220的厚度中的一差異，在具有較小厚度的第二區段224被完全消耗之後，係蝕刻SOI基底110的第二半導體層113，其係先前被圖案化遮罩220的第二區段224所保護，藉此形成具有一突部1143的一第二半導體層114，也因此溝槽120可具有一大致呈W形輪廓。在一些實施例中，突部1143設置在溝槽120的一中心處。
請參考圖6，圖案化遮罩220的第二區段224具有一寬度W4，係用來決定SOI基底111之第二半導體層114的形貌(topology)。尤其是，如圖7A所示，圖案化遮罩220之第二區段224的一較小寬度W4係可造成突部1143具有一尖端(a pointed end)。反之，如圖7B所示，第二區段224的一較大寬度W4可造成突部1143具有一梯形形狀。在一些實施例中，溝槽120的底部可璇則性地呈圓形(rounded)，以減少缺陷密度(defect density)以及降低在元件的操作期間之電場集中(electric field concentration)。舉例來說，在形成溝槽120之後，使用一灰化(ashing)製程或一剝除製程(strip process)以移除餘留的圖案化遮罩220’。在一些實施例中，舉例來說，然後使用一濕蝕刻製程以移除緩衝層210。
請參考圖8，依據在圖3中的一步驟S308，多個摻雜物係引入到SOI基底111，以形成複數個第一雜質區130以及一第二雜質區140。該等第一雜質區130係藉由植入具有一第一導電類型之多個摻雜物進入第二半導體層114未被蝕刻的該等區域中所形成。該等第一雜質區130可當 作電晶體的源極/汲極區。該等第一雜質區130連接到第二半導體層114的一上表面1142。該等第一雜質區130可藉由一擴散製程或一離子植入製程所形成。
第二雜質區140藉由植入具有一第二導電類型的多個摻雜物在第二半導體層114的突部1143中所形成。該等摻雜物引入到第二半導體層114的突部1143中係藉由一離子植入製程所達成。在一些實施例中，第二雜質區140的形成係可在該等第一雜質區130形成之前。
請參考圖9，依據圖32中的一步驟S310，一絕緣膜150形成在SOI基底111之第二半導體層113藉由溝槽120而暴露的一部份上。具有一大致均勻厚度的絕緣膜150係覆蓋第二半導體層114藉由溝槽120所暴露的該部分，但並未填滿溝槽120。換言之，絕緣膜150具有一形貌，該形貌係依循基底110之第二半導體層114的形貌。在一些實施例中，絕緣膜150係使用一熱氧化製程而生長在暴露的第二半導體層114上。在其他的實施例中，絕緣膜150可使用一CVD製程或一原子層沉積(ALD)製程所形成；沉積的絕緣膜150不但覆蓋藉由溝槽120而暴露的第二半導體層114，還覆蓋該等第一雜質區130(意即第二半導體層114的上表面1142)。結果，舉例來說，需要執行一移除製程，其係使用蝕刻製程，以從該等第一雜質區130移除沉積的絕緣膜150之一些部分。舉例來說，沉積的絕緣膜150包含氧化物、氮化物、氮氧化物或高介電常數材料。
請參考圖10，依據圖3中的一步驟S312，一擴散阻障膜160可選擇地沉積在絕緣膜150上。具有一大致均勻厚度的擴散阻障膜160係覆蓋絕緣膜150，但並未填滿溝槽120。為了確保階梯覆蓋(step coverage)，舉例來說，擴散阻障層160可使用一物理氣相沉積(PVD)製程 或一ALD製程所形成，其中使用ALD製程所沉積的擴散阻障層160在厚度中呈現高度的均勻。在一些實施例中，擴散阻障層160均勻地且保形地沉積在絕緣膜150與該等第一雜質區130上。
在一些實施例中，擴散阻障層160保形地且均勻地沉積在該等第一雜質區130與絕緣膜150上，以便執行一移除製程以移除在第二半導體層114之上表面1142上的多餘擴散阻障膜160，藉此暴露該等第一雜質區130。在一些實施例中，擴散阻障膜160可為單一層結構，其係包括多個耐火金屬(例如鉭或鈦)、耐火金屬氮化物或耐火金屬氮化矽。在其他的實施例中，擴散阻障膜160可具有一多層結構，其係包括一或多個耐火金屬、耐火金屬氮化物或耐火金屬氮化矽。
請參考圖11，依據圖3中的一步驟S314，沉積一導電材料170以填滿溝槽120。導電材料170係保形地且均勻地沉積在該等第一雜質區130上與在溝槽120中的擴散阻障膜160上，直到溝槽120完全填滿為止。導電材料170包含多晶矽或金屬，例如鎢、銅、鋁、鉬、鈦、鉭、釕或其組合。導電材料170可使用一CVD製程、一PVD製程、一ALD製程或其他適合的製程所形成。
請參考圖12及圖13，依據圖3中的一步驟S316，凹陷導電材料170在SOI基底110之第二半導體層114的上表面1142下方。所以，形成一字元線174。字元線174的行程包括下列步驟：(1)執行一或多個移除製程，包括一拋光製程及/或一蝕刻製程，以移除在第二半導體層114之上表面1142上的導電材料170；以及(2)蝕刻如圖12所示之餘留的導電材料172，直到其位在第二半導體層114的上表面1142下方為止。如圖13所示，字元線174具有一上表面1746，位在第二半導體層114的上表面1142 下方。在一些實施例中，在字元線174形成之後，絕緣膜150與擴散阻障膜160可選擇地凹陷到第二半導體層114的上表面1142下方。
請參考圖14，依據圖3中的一步驟S318，沉積一鈍化層180以填滿溝槽120。鈍化層180保形地且均勻地沉積在該等第一雜質區130與字元線174上。鈍化層174可使用CVD製程或ALD製程所形成，其中ALD製程具有一良好的覆蓋，以形成一無孔洞(void-free)鈍化層180。在一些實施例中，鈍化層180可包含下列材料：氧化矽、氮化矽、氮氧化矽、二氧化鉿或二氧化鋯。在鈍化層180沉積之後，可執行一或多個移除製程，包括蝕刻製程及/或拋光製程，以移除多餘的鈍化層180。據此，形成在SOI基底111之第二半導體層114中覆蓋字元線174的鈍化層180，藉此形成如圖1所示的半導體元件10。
總而言之，由於具有W形字元線174之半導體元件10/10A以及設置在字元線174之該等腳部1744之間並具有不同於基底110之第二半導體層114與該等第一雜質區130的導電型態之第二雜質區140的架構，所以提供一較寬通道，並可降低施加到該字元線以控制RAD電晶體的操作狀態(例如導電或非導電狀態)之偏壓。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一字元線、複數個第一雜質區以及絕緣膜。該字元線設置在該基底中，並包括一底座以及一對腳部，該對腳部連接到該底座。該等第一雜質區設置在該基底中，並位在該字元線的任一側上。該絕緣膜設置在該基底中，其中該絕緣膜圍繞該字元線設置。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法的步驟包括：提供一圖案化遮罩在一基底上，而該圖案化遮罩具 有複數個開口；蝕刻該基底，其係經由該等開口執行，以形成一蝕刻基底以及一溝槽，該溝槽位在該蝕刻基底中，其中該蝕刻基底包括一突部；引入具有一第一導電類型的多個摻雜物在該蝕刻基底中，並位在該溝槽的任一側上，以形成複數個第一雜質區；形成一絕緣膜在該溝槽中；以及沉積一導電材料在該絕緣膜上。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:半導體元件
110:基底
112:第一半導體層
114:第二半導體層
116:隔離層
130:第一雜質區
140:第二雜質區
150:絕緣膜
151:上表面
160:擴散阻障膜
174:字元線
182:鈍化層
1142:上表面
1742:底座
1744:腳部
W1:寬度
W2:寬度

Claims (7)

  1. 一種半導體元件的製備方法，包括：提供一圖案化遮罩在一基底上，而該圖案化遮罩具有複數個開口；蝕刻該基底，其係經由該等開口執行，以形成一蝕刻基底以及一溝槽，該溝槽位在該蝕刻基底中，其中該蝕刻基底包括一突部，該突部位於該溝槽內；引入具有一第一導電類型的多個摻雜物在該蝕刻基底中，並位在該溝槽的任一側上，以形成複數個第一雜質區；形成一絕緣膜在該溝槽中；以及沉積一導電材料在該絕緣膜上；其中在厚度具有一差異的該圖案化遮罩，包括複數個第一區段以及至少一第二區段，該等第一區段具有一第一厚度，該至少一第二區段設置在該等第一區段之間，並具有一第二厚度，該第二厚度小於該第一厚度，而該等開口形成在相鄰的該第一區段與該第二區段之間。
  2. 如請求項1所述之半導體元件的製備方法，還包括引入具有一第二導電類型的多個摻雜物在該蝕刻基底的該突部中，以形成一第二雜質區。
  3. 如請求項1所述之半導體元件的製備方法，還包括在形成該圖案化遮罩之前，引入具有該第一導電類型的一摻雜物在該基底中，其中位在該基 底中的該摻雜物具有一第一摻雜濃度，且在該等第一雜質區中的該等摻雜物具有一第二摻雜濃度，而該第二摻雜濃度大於該第一摻雜濃度。
  4. 如請求項1所述之半導體元件的製備方法，其中該蝕刻基底的該突部設置在該溝槽的一中心處。
  5. 如請求項1所述之半導體元件的製備方法，還包括凹陷該導電材料到一位面，該位面位在該基底的一上表面下方，藉此形成一字元線。
  6. 如請求項1所述之半導體元件的製備方法，還包括沉積一鈍化層以罩蓋該字元線。
  7. 如請求項1所述之半導體元件的製備方法，還包括在沉積該導電材料之前，沉積一擴散阻障膜在該絕緣膜上。
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