TWI763221B - 具有埋藏字元線的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件。該半導體元件可為一凹陷存取元件（recessed access device；RAD）電晶體，其包括一基板；一字元線，設置在該基板中且被一介電襯層圍繞；一隔離層，設置在該基板中以覆蓋該字元線；以及一絕緣插塞，穿過該隔離層且延伸至該字元線中。

Description

具有埋藏字元線的半導體元件及其製備方法
本申請案主張2020年2月5日申請之美國正式申請案第16/782,354號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種具有埋藏字元線的半導體元件及其製備方法，且特別是關於一種凹陷存取元件（recessed access device；RAD）電晶體及其製備方法。
各種半導體元件（像是記憶體元件、邏輯元件和微處理器）的製造具有微縮化的共同目標。隨著部件（feature）尺寸縮小，電晶體的電操作變得更加困難。當電晶體通道的寬度因微縮化而變得過小時，引起這種困難的其中一個因素就是短通道效應（short channel effect）。即使未將閾值電壓（Vt）施加到閘極，也可能導致電晶體活化。
已開發出一種新型的電晶體，稱為凹陷存取元件（RAD）電晶體，其透過在相同的水平空間中形成更寬的通道來克服傳統電晶體所遭受的短通道效應。RAD電晶體包括一電晶體閘極（字元線），其部分地形成在半導體晶圓中的溝槽內。通道區域沿著溝槽的整個表面形成，從而提供更寬的通道而不會增加電晶體所需的橫向空間。然而，隨著DRAM位元密度的增加，電晶體閘極之間的重疊和源極/汲極的接面深度由於蝕刻製程的變化而產生了挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不組成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露之一方面提供一種半導體元件。該半導體元件包括一基板、一字元線、一介電襯層、一隔離層和一絕緣插塞。該字元線設置在該基板中。該介電襯層設置在該基板和該字元線之間。該隔離層設置在該基板中以覆蓋該字元線。該絕緣插塞穿過該隔離層且延伸至該字元線中。
在一些實施例中，該絕緣插塞和該字元線為同心的（concentric）。
在一些實施例中，該字元線具有一第一寬度，且該絕緣插塞具有一第二寬度，該第二寬度小於該第一寬度。
在一些實施例中，該第二寬度在與該基板的一上表面之距離增加的位置處逐漸減小。
在一些實施例中，該絕緣插塞被該隔離層完全地圍繞。
在一些實施例中，該絕緣插塞具有一第一介電常數，且該隔離層具有一第二介電常數，該第二介電常數大於該第一介電常數。
在一些實施例中，該半導體元件更包括引入至該隔離層的一空隙。
在一些實施例中，該空隙圍繞該絕緣插塞的一周邊延伸。
在一些實施例中，該半導體元件更包括複數個雜質區，位於該基板中且設置在該字元線的兩側上。
本揭露之另一方面提供一種半導體元件的製備方法。該方法包括創造至少一溝槽於一基板中；沈積一導電材料以部份地填充該溝槽；以及形成一絕緣件於該溝槽中且延伸至該導電材料中。
在一些實施例中，該方法更包括沈積一隔離材料於該溝槽中以覆蓋由該絕緣件暴露出之該導電材料的步驟。
在一些實施例中，沈積該絕緣材料更包括將至少一空隙封閉於該隔離材料中。
在一些實施例中，該絕緣件和該隔離材料具有不同的介電常數。
在一些實施例中，形成該絕緣件包括沈積一絕緣材料於塗覆有該導電材料之該溝槽中的步驟。
在一些實施例中，該方法更包括在該絕緣件被該導電材料完全地圍繞時，使該導電材料凹陷以形成至少一字元線的步驟。
在一些實施例中，該方法更包括在沈積該導電材料之前，沈積一介電膜於該基板上和該溝槽中的步驟。
在一些實施例中，該方法更包括使該介電膜凹陷至低於該字元線的一頂表面之一水平的步驟。
在一些實施例中，該方法更包括在沈積該導電材料之前，沈積一擴散阻障層於該介電膜上；以及使該擴散阻障層凹陷至低於該字元線的該頂表面之一水平的步驟。
在一些實施例中，該方法更包括將摻雜物引入該基板中以形成複數個雜質區的步驟，其中該些雜質區由該溝槽與彼此分離。
透過半導體元件的上述構造，覆蓋字元線的層合併了具有相對高介電常數的隔離層和具有相對低介電常數的絕緣插塞；其結果，可以降低覆蓋字元線的層之有效介電常數，從而降低半導體元件的寄生電容。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。組成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在使用特定的語言描述圖式所示之本揭露實施例或示例。應理解的是，此處無意限制本揭露的範圍。所述實施例的任何改變或修改，以及本文所述原理的任何進一步應用，都被視為是本揭露相關技術領域具有通常知識者可思及的。本揭露可能在不同實施例中重複參考符號，但這不一定意味著一實施例的部件適用於另一實施例，即使它們共享相同的參考符號。
應理解的是，儘管本文可以使用用語第一、第二、第三等來描述各種元件、構件、區域、層、或部分，但是這些構件、區域、層、或部分不應受到這些用語的限制。除非另有說明，否則這些用語僅用於區分一個元件、構件、區域、層、或部分與另一個元件、構件、區域、層、或部分。因此，例如，在不脫離本揭露概念的情況下，以下討論的第一元件、構件、區域、層、或部分可以被稱為第二元件構件、區域、層、或部分。
本文使用的用語僅出於描述特定示例實施例的目的，並且不用以限制本揭露之概念。如本文所使用的，除非上下文另外明確指出，單數形式的“一（a/an）”和“該”也包括複數形式。應理解的是，在本說明書中使用用語“包括（comprises）”和“包含（comprising）”時指出所述之部件、整數、步驟、操作、元件、或構件的存在，但不排除存在或添加一個或多個其他部件、整數、步驟、操作、元件、構件、或前述之群組。
圖1A是根據本揭露的一些實施例顯示半導體元件10A的剖面圖。參照圖1A，半導體元件10A是一凹陷存取元件（RAD）電晶體，其包括一基板110、設置在基板110中且被介電襯層124圍繞的複數個字元線144、設置在基板110中且分別延伸至字元線144中的複數個絕緣插塞154、以及設置在基板110中和字元線144兩側上之複數個雜質區180，其中雜質區180用來作為RAD電晶體的源極/汲極區域。位在基板110和字元線144之間的介電襯層124用於防止接面漏電流（junction leakage）。另外，介電襯層124可以防止引入到雜質區180中的摻雜物遷移到字元線144中。
半導體元件10A進一步包括隔離層162，其設置在基板110中且用以覆蓋字元線144。透過半導體元件10A的高度集成（integration），字元線144之間的距離可被縮小。這可能會增加字元線144之間的寄生電容，且半導體元件10A的性能可能會下降。因此，可以將通常容納有空氣（具有約1的介電常數或k值）的複數個空隙170引入到隔離層162中以降低寄生電容。因此，可以進一步減少高度集成的半導體元件10A中的漏電流（leakage current），從而提高半導體元件10A的性能。
在一些實施例中，埋藏在隔離層162中的空隙170圍繞絕緣插塞154的周邊延伸。在一些實施例中，空隙170可以將至少一部分的字元線144與隔離層162分離。在一些實施例中，覆蓋字元線144的隔離層162可以引入具有低介電常數的複數個空隙170以降低寄生電容。在一些實施例中，如果一個或多個空隙170被埋藏在隔離層162中，則絕緣插塞154和隔離層162可以包括相同的介電材料。在替代實施例中，絕緣插塞154和隔離層162可以包括不同的介電材料。隔離層162可以具有第一介電常數，且絕緣插塞154可以具有小於第一介電常數的第二介電常數，以進一步降低寄生電容。
如圖1A所示，基板110的上表面1102下方的字元線144和內埋在字元線144中的絕緣插塞154是同心的。在一些實施例中，字元線144具有第一寬度W1（例如，頂部或最大寬度），且絕緣插塞154具有小於第一寬度W1的第二寬度W2（例如，頂部或最大寬度）。在一些實施例中，第一寬度W1和第二寬度W2在與基板110的上表面1109之距離增加的位置處逐漸減小。在一些實施例中，半導體元件10A也可以包括複數個擴散阻障襯層134，其設置在介電襯層124和字元線144之間。擴散阻障襯層134用於防止字元線144從介電襯層124剝落或剝離。
圖1B是根據本揭露的一些實施例顯示半導體元件10B的剖面圖。參照圖1B，半導體元件10B是一RAD電晶體，其包括基板110、設置在基板110中且被介電襯層124圍繞的至少一字元線144、設置在基板110中且延伸至字元線144中的至少一絕緣插塞154、覆蓋字元線144且封閉（enclosing）絕緣插塞154的隔離層162、以及設置在字元線144兩側上之複數個雜質區180。隔離層162具有第一介電常數，而包括氮化物的絕緣插塞154具有小於第一介電常數的第二介電常數，故可降低覆蓋字元線144的層（合併了絕緣插塞154和隔離層162）之有效介電常數，從而降低寄生電容。
在一些實施例中，半導體元件10B更包括夾在介電襯層124和字元線144之間的擴散阻障襯層134，其中介電襯層124、擴散阻障襯層134、和字元線144埋藏在隔離層162中，且絕緣插塞154被隔離層162完全地圍繞。換句話說，圖1B中的隔離層162是無空隙的層。
圖2是根據本揭露一些實施例顯示一半導體元件製備方法300的流程圖。圖3至圖15B是根據本揭露一些實施例顯示形成一半導體元件的中間階段剖面圖。圖3至圖15B所示的階段也示意性地顯示在圖2的流程圖中。在隨後的討論中，圖3至圖15B所示的製造階段將參照圖2所示的製程步驟進行討論。
參照圖3，根據圖2中的步驟S302，堆疊一緩衝層200和一犧牲層210於一基板110上。基板110優選地由半導體材料製成。在一些實施例中，基板110由含矽材料形成。形成於基板110的整個上表面1102上的緩衝層200防止污染並減輕基板110和犧牲層210間界面處的應力。緩衝層200可以包括氧化矽或二氧化矽。使用化學氣相沉積（chemical vapor deposition；CVD）製程或熱氧化製程（thermal oxidation process）形成緩衝層200。換句話說，緩衝層200可以是一沉積層或一氧化層，其中熱生長的氧化物可以顯示出比沉積的氧化物更高的純度。
犧牲層210可以包括依序沉積在緩衝層200上的下覆層（underlying layer）220和上覆層（overlying layer）230，其中下覆層220和上覆層230作為用於圖案化緩衝層200和基板110的硬罩幕。另外，上覆層230用來作為抗反射塗層（anti-reflective coating；ARC）以將用於曝光塗覆在上覆層230上的光阻層240之輻射的光反射最小化。在一些實施例中，使用CVD製程形成包括多晶矽的下覆層220。使用CVD製程、物理氣相沉積（physical vapor deposition；PVD）製程、旋塗製程（spin-coating process）、或原子層沉積（atomic layer deposition；ALD）製程形成上覆層230，上覆層230可以由包括氮化物的無機材料形成。透過旋塗製程將光阻層240施加在犧牲層210之上，然後使用軟烤（soft-baking）製程進行乾燥。
參照圖4，暴露並顯影光阻層240以形成一個或多個窗口242，以暴露出部分的上覆層230。接著，根據圖2中的步驟S304，透過窗口242蝕刻上覆層230和下覆層220以形成穿過犧牲層210的一個或多個開口212。因此，如圖5所示，暴露出部分的緩衝層200。參照圖4和圖5，使用至少一種蝕刻製程形成開口212於犧牲層210中以移除未被光阻層240保護之部分的上覆層230和部分的下覆層220，且上覆層230可作為保護層以保護下覆層220在蝕刻製程進行的期間不受損壞。應注意的是，蝕刻製程可以利用多種蝕刻劑來蝕刻犧牲層210，該些蝕刻劑係根據下覆層220和上覆層230的材料而選擇的。在一些實施例中，緩衝層200可以在蝕刻製程進行的期間用來作為一蝕刻停止層。例如，在形成開口212之後，使用灰化製程或剝離製程（strip process）來移除光阻層240。
參照圖6，根據圖2的步驟S306，透過開口212依序地蝕刻緩衝層200和基板110以形成一個或多個溝槽112，其穿過緩衝層200且延伸至基板110中。使用反應離子蝕刻（reactive ion etching；RIE）製程，例如透過開口212對基板110和緩衝層200進行非等向性乾蝕刻以形成溝槽112於基板110中，因此在溝槽112中維持了在開口212中的寬度。在一些實施例中，可以選擇性地將溝槽112的底部倒圓（rounded）以降低缺陷密度並在元件的操作期間降低電場集中。在一些實施例中，如果溝槽112是U形溝槽，則可以避免角效應（corner effects）。
參照圖6，溝槽112可以包括靠近犧牲層210並具有均勻寬度的上段114和遠離犧牲層210並具有漸縮寬度的下段116。換句話說，在溝槽112的上段114中之基板110，其側壁實質上（substantially）是垂直平面，而在溝槽112的下段116中之基板110，其側壁則是過渡到垂直平面的傾斜表面。在一些實施例中，溝槽112的上段114比其下段116寬。
參照圖7，根據圖2中的步驟S308，形成介電膜120於基板110的暴露部分上。具有實質上均勻厚度的介電膜120覆蓋基板110的暴露部分，但不填充溝槽112。在一些實施例中，介電膜120和緩衝層200可以包括相同的材料，但本揭露不限於此。在一些實施例中，可以使用熱氧化製程在基板110的暴露部分上生長介電膜120。在替代實施例中，介電膜120不僅設置在基板110的暴露部分上，也設置在緩衝層200和犧牲層210的暴露部分上。作為示例，介電膜120包括氧化物、氮化物、氮氧化物、或高介電常數（k）材料，並且可以使用CVD製程、ALD製程、或其類似製程來進行沉積。在一些實施例中，例如，當沉積在犧牲層210的側壁214上之介電膜120留在原處時，可以使用蝕刻製程來移除沉積在犧牲層210的最頂表面216上的介電膜120。
參照圖8，根據圖2的步驟S310，可選地沉積一擴散阻障層130於介電膜120上。可以進一步沉積擴散阻障層130於犧牲層210由介電膜120而暴露的部分上。具有實質上均勻厚度的擴散阻障層130覆蓋介電膜120，但不填充溝槽112。為了確保階梯覆蓋性（step coverage），可以使用例如PVD製程或ALD製程來形成擴散阻障層130，其中，使用ALD製程沉積的擴散阻障層130具有高度均勻的厚度。在一些實施例中，擴散阻障層130可以是包括難熔金屬（refractory metal）（例如鉭和鈦）、難熔金屬氮化物、或難熔金屬氮化矽（silicon nitrides）的單層結構。在替代實施例中，擴散阻障層130可以包括含有一種或多種難熔金屬、難熔金屬氮化物、或難熔金屬氮化矽的多層結構。
參照圖9，根據圖2中的步驟S312，沉積一導電材料140以部分地填充溝槽112。導電材料140共形且均勻地沉積在介電膜120之上。由於導電材料140朝向溝槽112的底部沉積的方向性，導電材料140在下端116的沉積速率大於導電材料140在溝槽112的上端114的沉積速率。其結果，導電材料140在溝槽112下端116處的厚度明顯大於導電材料140在溝槽112上端114處的厚度。在一些實施例中，當沉積在溝槽112中的導電材料140達到預定厚度H時，停止導電材料140的沉積，這可以阻止有害的短通道效應並提高元件可靠性。導電材料140包括多晶矽或金屬，例如鎢、鋁、銅、鉬、鈦、鉭、釕、或前述之組合。可以使用CVD製程、PVD製程、ALD製程、或其他合適的製程來形成導電材料140。
參照圖10，根據圖2中的步驟S314，沉積一絕緣材料150以填充溝槽112。因此，導電材料140被埋藏在絕緣材料150中。絕緣材料150具有足夠的厚度以填充溝槽112。使用（電漿）CVD製程來形成包括氮化物的絕緣材料150。在一些實施例中，絕緣材料150可以包括氮化矽。在一些實施例中，絕緣材料優選地包括對介電膜120、擴散阻障層130、和導電材料140具有高蝕刻選擇性的材料。
參照圖11和圖12，根據圖2中的步驟S316，導電材料140在基板110的上表面1102下方凹陷。因此，形成了複數個字元線144。字元線144的形成包括（1）進行一個或多個移除製程，包括研磨製程及/或蝕刻製程，以移除上覆層230和位於下覆層220上方的部分絕緣材料150、導電材料140、擴散阻障層130、和介電膜120，以及（2）蝕刻圖11所示之剩餘的導電材料142，直到其在基板110的上表面1102下方為止。如圖12所示，字元線144具有位於上表面1102下方的頂表面1442。在一個或多個移除製程之後，暴露出下覆層220，並形成剩餘的介電膜122、剩餘的擴散阻障層132、剩餘的導電層142、以及複數個絕緣件152。在一些實施例中，如圖12所示，剩餘的擴散阻障層132和剩餘的介電膜122可以在字元線144的頂表面1442下方依序地凹陷。因此，形成位於基板110和字元線144之間的複數個介電襯層124和複數個擴散阻障襯層134。在一些實施例中，絕緣件152在凹陷製程後被留下而未被蝕刻。
參照圖13A和圖13B，根據圖2中的步驟S318，沉積一隔離材料160以至少部分地填充溝槽112。隔離材料160共形且均勻地沉積在溝槽112中和絕緣件152及下覆層220之上。因為絕緣件152使溝槽112的寬度變窄，所以可以形成容納有環境氣體（例如空氣）的一個或多個空隙170於隔離材料160中以降低隔離材料160的有效介電常數。如圖13A所示，空隙170形成於絕緣件152周圍。在一些實施例中，隔離材料160可以完全地填充下覆層220中的開口212'和基板110中的溝槽112，如圖13B所示。可以使用CVD製程或ALD製程來沉積隔離材料160，其中，ALD製程具有良好的覆蓋率以形成圖13B所示之無空隙的隔離材料160。在一些實施例中，可以透過調節隔離材料160的沉積速率來將空隙170引入隔離材料160中。詳細地，當快速沉積隔離材料160時，隔離材料160無法完全地填充溝槽112。在一些實施例中，隔離材料160可以包括氧化矽、氮化矽、氮氧化矽、二氧化鉿、或二氧化鋯。
參照圖14A和圖14B，在沉積隔離材料160之後，進行一個或多個移除製程，包括蝕刻製程及/或研磨製程，以移除多餘的隔離材料160、下覆層220、緩衝層200、和部分的絕緣件152，從而暴露出基板110並形成覆蓋字元線144的隔離層162和穿過隔離層162且延伸至字元線144中的複數個絕緣插塞154。
參照圖15A和圖15B，根據圖2中的步驟S320，將摻雜物引入基板110中以形成雜質區180於字元線144的兩側上。據此，完整地形成了半導體元件10A/10B。雜質區180可以用來作為電晶體的源極/汲極區域。透過擴散製程或離子植入製程來將摻雜物引入基板110中。如果相應的電晶體是p-型電晶體，則可以使用硼或銦來進行摻雜物的引入；或者，如果相應的電晶體是n-型電晶體，則可以使用磷、砷、或銻來進行摻雜物的引入。
本揭露之一方面提供一種半導體元件。該半導體元件包括一基板、設置在該基板中的一字元線、設置在該基板和該字元線之間的一介電襯層、設置在該基板中以覆蓋該字元線的一隔離層、和穿過該隔離層且延伸至該字元線中的一絕緣插塞。
本揭露之一方面提供一種半導體元件的製備方法。該方法包括下列步驟：創造至少一溝槽於一基板中；沈積一導電材料以部份地填充該溝槽；以及形成一絕緣件於該溝槽中且延伸至該導電材料中。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10A:半導體元件 10B:半導體元件 110:基板 1102:上表面 112:溝槽 114:上段 116:下段 120:介電膜 122:剩餘的介電膜 124:介電襯層 130:擴散阻障層 132:剩餘的擴散阻障層 134:擴散阻障襯層 140:導電材料 142:剩餘的導電材料 144:字元線 1442:頂表面 150:絕緣材料 152:絕緣件 154:絕緣插塞 160:隔離材料 162:隔離層 170:空隙 180:雜質區 200:緩衝層 210:犧牲層 212:開口 212':開口 214:側壁 216:最頂表面 220:下覆層 230:上覆層 240:光阻層 300:方法 H:厚度 S302:步驟 S304:步驟 S306:步驟 S308:步驟 S310:步驟 S312:步驟 S314:步驟 S316:步驟 S318:步驟 S320:步驟 W1:第一寬度 W2:第二寬度
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1A是根據本揭露一些實施例顯示一半導體元件的剖面圖。 圖1B是根據本揭露一些實施例顯示一半導體元件的剖面圖。 圖2是根據本揭露一些實施例顯示一半導體元件製備方法的流程圖。 圖3至圖12是根據本揭露一些實施例顯示形成一半導體元件的中間階段剖面圖。 圖13A是根據本揭露一些實施例顯示形成一半導體元件的中間階段剖面圖。 圖13B是根據本揭露一些實施例顯示形成一半導體元件的中間階段剖面圖。 圖14A是根據本揭露一些實施例顯示形成一半導體元件的中間階段剖面圖。 圖14B是根據本揭露一些實施例顯示形成一半導體元件的中間階段剖面圖。 圖15A是根據本揭露一些實施例顯示形成一半導體元件的中間階段剖面圖。 圖15B是根據本揭露一些實施例顯示形成一半導體元件的中間階段剖面圖。
10A:半導體元件
110:基板
1102:上表面
124:介電襯層
134:擴散阻障襯層
144:字元線
154:絕緣插塞
162:隔離層
170:空隙
180:雜質區
W1:第一寬度
W2:第二寬度

Claims (19)

  1. 一種半導體元件，包括： 一基板； 一字元線，設置在該基板中； 一介電襯層，設置在該基板和該字元線之間； 一隔離層，設置在該基板中以覆蓋該字元線；以及 一絕緣插塞，穿過該隔離層且延伸至該字元線中。
  2. 如請求項1所述之半導體元件，其中該絕緣插塞和該字元線為同心的。
  3. 如請求項1所述之半導體元件，其中該字元線具有一第一寬度，且該絕緣插塞具有一第二寬度，該第二寬度小於該第一寬度。
  4. 如請求項3所述之半導體元件，其中該第二寬度在與該基板的一上表面之距離增加的位置處逐漸減小。
  5. 如請求項1所述之半導體元件，其中該絕緣插塞被該隔離層完全地圍繞。
  6. 如請求項1所述之半導體元件，其中該絕緣插塞具有一第一介電常數，且該隔離層具有一第二介電常數，該第二介電常數大於該第一介電常數。
  7. 如請求項1所述之半導體元件，更包括引入至該隔離層的一空隙。
  8. 如請求項7所述之半導體元件，其中該空隙圍繞該絕緣插塞的一周邊延伸。
  9. 如請求項1所述之半導體元件，更包括複數個雜質區，位於該基板中且設置在該字元線的兩側上。
  10. 一種半導體元件的製備方法，包括： 創造至少一溝槽於一基板中； 沈積一導電材料以部份地填充該溝槽；以及 形成一絕緣件於該溝槽中且延伸至該導電材料中。
  11. 如請求項10所述之半導體元件的製備方法，更包括沈積一隔離材料於該溝槽中以覆蓋由該絕緣件暴露出之該導電材料。
  12. 如請求項11所述之半導體元件的製備方法，其中沈積該絕緣材料更包括將至少一空隙封閉於該隔離材料中。
  13. 如請求項11所述之半導體元件的製備方法，其中該絕緣件和該隔離材料具有不同的介電常數。
  14. 如請求項10所述之半導體元件的製備方法，其中形成該絕緣件包括沈積一絕緣材料於塗覆有該導電材料之該溝槽中。
  15. 如請求項14所述之半導體元件的製備方法，更包括在該絕緣件被該導電材料完全地圍繞時，使該導電材料凹陷以形成至少一字元線。
  16. 如請求項15所述之半導體元件的製備方法，更包括在沈積該導電材料之前，沈積一介電膜於該基板上和該溝槽中。
  17. 如請求項16所述之半導體元件的製備方法，更包括使該介電膜凹陷至低於該字元線的一頂表面之一水平。
  18. 如請求項17所述之半導體元件的製備方法，更包括： 在沈積該導電材料之前，沈積一擴散阻障層於該介電膜上；以及 使該擴散阻障層凹陷至低於該字元線的該頂表面之一水平。
  19. 如請求項10所述之半導體元件的製備方法，更包括將摻雜物引入該基板中以形成複數個雜質區，其中該些雜質區由該溝槽與彼此分離。
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