TW201816935A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體裝置及其製造方法，其目的在於改善半導體裝置的可靠度。SOI基板1具有係支持基板之半導體基板SB、半導體基板SB上之絕緣層BX、及絕緣層BX上之半導體層SM；在SOI基板1形成元件隔離區ST，其貫通半導體層SM及絕緣層BX，底部達於半導體基板SB；隔著閘極絕緣膜GF而將閘極電極GE形成於半導體層SM上。在與半導體層SM鄰接的位置，於元件隔離區ST形成有凹坑DT，於凹坑DT內形成嵌入絕緣膜UZ。閘極電極GE，具有：隔著閘極絕緣膜GF而形成於半導體層SM上之部分、位於嵌入絕緣膜UZ上之部分、及位於元件隔離區ST上之部分。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，例如，可適當利用在使用SOI(Silicon On Insulator，絕緣層上覆矽)基板之半導體裝置及其製造方法。
半導體裝置的製造中，在半導體基板形成元件隔離區，在以元件隔離區規定之半導體基板的主動區形成MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)等半導體元件，在半導體基板上形成多層配線構造。此外，具有使用SOI基板作為半導體基板之技術。
於日本特開平10－340950號公報(專利文獻1)，記載關於溝槽型元件隔離構造之技術。於日本特開2004－214628號公報(專利文獻2)，記載關於使用SOI晶圓的半導體裝置之技術。 [習知技術文獻] [專利文獻]
專利文獻1：日本特開平10－340950號公報 專利文獻2：日本特開2004－214628號公報
[本發明所欲解決的問題] 在使用SOI基板製造之半導體裝置中，期望改善可靠度。
其他問題與新特徵，應可自本說明書之記述內容及附圖明瞭。 [解決問題之技術手段]
依照一實施形態，半導體裝置，包含：基板，具有支持基板、該支持基板上之絕緣層、及該絕緣層上之半導體層；元件隔離區，貫通該半導體層及該絕緣層，元件隔離區之底部達於該支持基板；以及閘極電極，隔著閘極絕緣膜而形成於該半導體層上。在與該半導體層鄰接的位置，於該元件隔離區形成有凹陷部，於該凹陷部內形成嵌入絕緣膜；該閘極電極，具有：隔著該閘極絕緣膜而形成於該半導體層上之部分、位於該嵌入絕緣膜上之部分、及位於該元件隔離區上之部分。
此外，依照一實施形態，半導體裝置之製造方法，具有(a)步驟，準備具有以下元件的基板：半導體基板；該半導體基板上之絕緣層；該絕緣層上之半導體層；該半導體層上之第1絕緣膜；貫通該第1絕緣膜、該半導體層及該絕緣層而達於該半導體基板之溝；以及嵌入至該溝內之元件隔離區。半導體裝置之製造方法，進一步具有：(b)步驟，於該(a)步驟後，藉由蝕刻將該第1絕緣膜去除，使該半導體層露出；(c)步驟，於該(b)步驟後，在該半導體層之表面形成閘極絕緣膜；以及(d)步驟，於該(c)步驟後，隔著該閘極絕緣膜而在該半導體層上形成閘極電極。該(c)步驟，係在與該半導體層鄰接的位置，於該元件隔離區形成有凹陷部，於該凹陷部內形成嵌入絕緣膜之狀態下施行。半導體裝置之製造方法，於該(b)步驟後，該(c)步驟前，進一步具備：(c1)步驟，在包含該凹陷部內之該元件隔離區上及該半導體層上，形成該嵌入絕緣膜形成用的第2絕緣膜；以及(c2)步驟，將該凹陷部之外部的該第2絕緣膜去除，於該凹陷部內留下該第2絕緣膜而形成該嵌入絕緣膜。 [本發明之效果]
依照一實施形態，可改善半導體裝置的可靠度。
以下實施形態中，雖為了方便在必要時分割為複數個部分或實施形態予以說明，但除了特別指出的情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、細節、補充說明等關係。此外，以下實施形態中，在提及要素的數目等(包括個數、數值、量、範圍等)之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定為該特定數目，可為特定數目以上亦可為以下。進一步，以下實施形態中，其構成要素(亦包括要素步驟等)，除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。同樣地，以下實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，對於上述數目及範圍亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全部附圖中，對具有同一功能的構件給予同一符號，並省略其重複的說明。此外，以下實施形態，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
此外，在實施形態所使用之附圖中，亦有即便為剖面圖仍為了容易觀看附圖而將影線省略之情況。此外，亦有即便為俯視圖仍為了容易觀看附圖而附加影線之情況。
(實施形態1) ＜關於半導體裝置的製程＞ 參考附圖說明本實施形態之半導體裝置的製程。圖1～圖24為，係本發明之一實施形態的半導體裝置之製程中的要部剖面圖或要部俯視圖。另，圖1～圖24中之圖11及圖15為要部俯視圖，圖1～圖10、圖12～圖14、及圖16～圖24為要部剖面圖。另，圖1～圖10、圖12～圖14、及圖16～圖24之各圖中，於左側顯示A－A剖面之剖面圖，於右側顯示B－B剖面之剖面圖。此處，在相當於圖11及圖15的俯視圖所示之A－A線位置的剖面圖，與A－A剖面圖對應；在相當於圖11及圖15的俯視圖所示之B－B線位置的剖面圖，與B－B剖面圖對應。
首先，如圖1所示，準備(備製)SOI(Silicon On Insulator，絕緣層上覆矽)基板1。
SOI基板1，具備：作為支持基板的半導體基板(支持基板)SB、形成於半導體基板SB之主面上的絕緣層(嵌入絕緣膜)BX、及形成於絕緣層BX之頂面上的半導體層SM。
半導體基板SB，為支持絕緣層BX與較絕緣層BX更上方之構造的支持基板，亦為半導體基板。半導體基板SB，宜為單晶矽基板，例如由p型單晶矽構成。例如，可藉由具有1～10Ωcm程度之比電阻的單晶矽，形成半導體基板SB。可使半導體基板SB的厚度，例如為700～750μm程度。絕緣層BX，宜為氧化矽膜，可使絕緣層BX的厚度，例如為10～30nm程度。絕緣層BX為氧化矽膜之情況，可將絕緣層BX，視作嵌入氧化膜，即BOX(Buried Oxide)層。半導體層SM，由單晶矽等構成。例如，可藉由具有1～10Ωcm程度之比電阻的單晶矽，形成半導體層SM。相較於係支持基板之半導體基板SB的厚度，半導體層SM的厚度較薄，可使半導體層SM的厚度，例如為5～25nm程度。藉由此等半導體基板SB、絕緣層BX、及半導體層SM，形成SOI基板1。
此外，SOI基板1中，將半導體基板SB之主面中的與絕緣層BX接觸側之主面，稱作半導體基板SB之頂面，將與半導體基板SB之頂面為相反側之主面，稱作半導體基板SB之背面。此外，SOI基板1中，將絕緣層BX之主面中的與半導體基板SB接觸側之主面，稱作絕緣層BX之底面，將與半導體層SM接觸側之主面，稱作絕緣層BX之頂面；絕緣層之頂面與底面，彼此為相反側的面。此外，將半導體層SM之主面中的與絕緣層BX接觸側之主面，稱作半導體層SM之底面；將與半導體層SM之底面為相反側之主面，稱作半導體層SM之頂面。
SOI基板1之製造方法並無限制，但例如可藉由SIMOX(Silicon Implanted Oxide)法製造。SIMOX法為，在由矽(Si)構成的半導體基板之主面以高能量將O2 (氧)離子注入，藉由之後的熱處理使Si(矽)與氧結合，在較半導體基板之表面略深的位置形成由氧化矽構成之絕緣層BX。此一情況，殘存於絕緣層BX上之矽(Si)的薄膜成為半導體層SM，絕緣層BX下方的半導體基板成為半導體基板SB。此外，亦可藉由貼合法形成SOI基板1。貼合法為，例如，將由矽(Si)構成的第1半導體基板之表面氧化而形成絕緣層BX後，將由矽(Si)構成的第2半導體基板藉由在高溫下壓接而貼合於該第1半導體基板，之後，將第2半導體基板薄膜化。此一情況，殘存於絕緣層BX上之第2半導體基板的薄膜成為半導體層SM，絕緣層BX下方的第1半導體基板成為半導體基板SB。進一步亦可利用其他手法，例如智慧切割(Smart Cut)處理等，製造SOI基板1。
接著，如圖2所示，於SOI基板1之主面上，即於半導體層SM之頂面上，形成絕緣膜(銲墊絕緣膜)ZM1。絕緣膜ZM1，由與絕緣層BX相同的材料構成。絕緣層BX係由氧化矽構成之情況，絕緣膜ZM1亦由氧化矽構成。絕緣膜ZM1，例如可利用CVD(Chemical Vapor Deposition，化學氣相沉積)法等形成。
接著，於絕緣膜ZM1上形成絕緣膜ZM2。絕緣膜ZM2，由與絕緣膜ZM1不同的材料構成。絕緣層BX及絕緣膜ZM1係由氧化矽構成之情況，絕緣膜ZM2宜由氮化矽構成。此外，絕緣膜ZM2，由與後述絕緣膜ZM3亦不同的材料構成。絕緣膜ZM2，例如可利用CVD法等形成。可使絕緣膜ZM2的形成膜厚，例如為80～120nm程度。
藉由至此為止的步驟，準備具有以下部分之基板：半導體基板SB、半導體基板SB上之絕緣層BX、絕緣層BX上之半導體層SM、半導體層SM上之絕緣膜ZM1、及絕緣膜ZM1上之絕緣膜ZM2。
接著，如圖3所示，形成溝TR。溝TR，係形成後述元件隔離區ST所用的溝，即元件隔離用的溝。
溝TR，可如同下述方式形成。亦即，首先，於絕緣膜ZM2上利用光微影技術形成光阻圖案(未圖示)。此光阻圖案，具有如同下述般的圖案(平面形狀)：露出溝TR形成預定區之絕緣膜ZM2，覆蓋其以外的區域之絕緣膜ZM2。而後，將此光阻圖案作為蝕刻遮罩使用，蝕刻(宜為乾蝕刻)絕緣膜ZM2而使其圖案化。藉此，將溝TR形成預定區之絕緣膜ZM2選擇性地去除。而後，去除該光阻圖案後，將絕緣膜ZM2作為蝕刻遮罩(硬罩)使用，蝕刻(宜為乾蝕刻)絕緣膜ZM1、半導體層SM、絕緣層BX、及半導體基板SB，藉而可形成溝TR。
溝TR，貫通絕緣膜ZM2、絕緣膜ZM1、半導體層SM、及絕緣層BX，溝TR之底部(底面)達於半導體基板SB。亦即，溝TR之底部(底面)位於半導體基板SB的厚度中途。因此，溝TR之底面，位於較絕緣層BX之底面更為下方，在溝TR之底部，露出半導體基板SB。可使溝TR的深度，例如為250～300nm程度。
接著，如圖4所示，於絕緣膜ZM2上，以填埋溝TR內的方式，形成絕緣膜ZM3。絕緣膜ZM3，係元件隔離區ST形成用的絕緣膜，宜為氧化矽膜。因此，絕緣膜ZM3、絕緣膜ZM1、及絕緣層BX，由相同材料構成，宜皆由氧化矽構成。絕緣膜ZM3，可利用CVD法等形成。絕緣膜ZM3的形成膜厚，宜設定為足夠以絕緣膜ZM3填埋(填滿)溝TR內的膜厚。
接著，如圖5所示，藉由將絕緣膜ZM3利用CMP(Chemical Mechanical Polishing，化學機械研磨)法等研磨(研磨處理)，而去除溝TR之外部的絕緣膜ZM3，使絕緣膜ZM3殘存在溝TR內。藉此，如圖5所示，可形成由嵌入至溝TR之絕緣膜ZM3構成的元件隔離區(元件隔離構造)ST。元件隔離區ST，形成於溝TR內。
此研磨處理之時，絕緣膜ZM2，可作為研磨阻擋膜而作用。亦即，藉由以相較於絕緣膜ZM3使絕緣膜ZM2不易研磨的條件施行研磨處理，而可使絕緣膜ZM2作為研磨阻擋膜而作用。換而言之，則藉由以相較於絕緣膜ZM3之研磨速度使絕緣膜ZM2之研磨速度慢的條件施行研磨處理，而可使絕緣膜ZM2作為研磨阻擋膜而作用。絕緣膜ZM2，必須由與絕緣膜ZM3不同的材料形成，俾以使絕緣膜ZM2可作為研磨阻擋膜而作用。絕緣膜ZM3係由氧化矽構成之情況，絕緣膜ZM2，宜由氮化矽構成。在研磨處理結束的階段，絕緣膜ZM2之頂面露出，成為元件隔離區ST嵌入至溝TR內的狀態，但亦如圖5所示，元件隔離區ST之頂面，與絕緣膜ZM2之頂面位於幾乎相同的高度位置。
此外，施行絕緣膜ZM3的CMP處理而獲得圖5之構造後，在施行後述圖6的步驟(絕緣膜ZM2的去除步驟)前，亦可能有藉由將元件隔離區ST之頂面濕蝕刻，而將元件隔離區ST之頂面的高度位置降低之情況。此一情況，元件隔離區ST之頂面的高度位置，雖較絕緣膜ZM2之頂面更低，但與絕緣膜ZM1之頂面的高度位置幾乎相同，抑或使其較絕緣膜ZM1之頂面更高，較佳態樣為使其較絕緣膜ZM1之頂面更高。此一情況的濕蝕刻，可適宜使用氟酸(氫氟酸)。
接著，如圖6所示，將絕緣膜ZM2蝕刻去除。若將絕緣膜ZM2蝕刻去除，則絕緣膜ZM1之頂面露出，而絕緣膜ZM1，可作為蝕刻阻擋膜作用。
此一絕緣膜ZM2的蝕刻步驟，宜以相較於絕緣膜ZM2使絕緣膜ZM1及元件隔離區ST不易蝕刻的條件，將絕緣膜ZM2蝕刻去除。換而言之，則宜以相較於絕緣膜ZM2之蝕刻速度使絕緣膜ZM1及元件隔離區ST之各自的蝕刻速度慢的條件，將絕緣膜ZM2蝕刻去除。藉此，可抑制或防止絕緣膜ZM1及元件隔離區ST受到蝕刻，並將絕緣膜ZM2選擇性地蝕刻去除。
此外，絕緣膜ZM2的蝕刻，可適宜使用濕蝕刻。絕緣膜ZM2由氮化矽構成，絕緣膜ZM1及元件隔離區ST由氧化矽構成之情況，作為使用在絕緣膜ZM2的蝕刻之蝕刻液，可適宜使用熱磷酸(加熱的磷酸)。
如此地，利用STI(shallow trench isolation，淺溝槽隔離)法形成STI構造之元件隔離區ST。在準備SOI基板1的階段，於半導體基板SB之頂面的全表面上隔著絕緣層BX形成半導體層SM，但若形成元件隔離區ST，則將半導體層SM，分別區隔為以元件隔離區ST包圍的複數個區域(主動區)。
溝TR及填埋該溝的元件隔離區ST，貫通絕緣膜ZM1、半導體層SM、及絕緣層BX，其底部達於半導體基板SB；元件隔離區ST之下部，位於半導體基板SB內。亦即，成為元件隔離區ST嵌入至溝TR之狀態，溝TR從絕緣膜ZM1、半導體層SM、絕緣層BX形成至半導體基板SB。因此，元件隔離區ST之一部分，位於較絕緣層BX之底面更為下方。亦即，元件隔離區ST之底面(底面)，位於較絕緣層BX之底面更深的位置；元件隔離區ST之一部分(下部)，從絕緣層BX之底面，往下方側突出。
接著，如圖7所示，作為遮罩層，利用光微影技術於SOI基板1上形成光阻圖案PR1。光阻圖案PR1，具有露出應形成半導體區GP之平面區域等開口部OP，該開口部OP之側面(內壁)，位於元件隔離區ST上。
接著，將光阻圖案PR1作為遮罩(離子注入阻止遮罩)使用，對SOI基板1之半導體基板SB，施行閾值調整用的離子注入。在圖7以箭頭示意此一離子注入，後述內容將其稱作離子注入P1。此外，圖7，將藉由離子注入P1導入雜質的區域，給予符號GP而顯示半導體區(雜質擴散層)GP。藉由離子注入P1，對SOI基板1之半導體基板SB導入雜質而形成半導體區GP。
離子注入P1，為控制之後形成在半導體層SM之MISFET的閾值電壓(閾值)所用之離子注入。亦即，半導體區GP，係為了控制形成在半導體層SM之MISFET的閾值電壓而形成。製造出之半導體裝置中，藉由對半導體區GP施加既定電壓(電位)，而可控制在該半導體區GP上方的半導體層SM形成之MISFET的閾值電壓。
此一離子注入P1，對SOI基板1之半導體基板SB導入雜質離子，但宜不將雜質離子導入SOI基板1的半導體層SM。此係因，若藉由離子注入P1將雜質離子注入半導體層SM，則成為之後形成在半導體層SM之MISFET的電氣特性不均之原因。
因此，宜以使雜質離子可穿通半導體層SM之高的注入能量，施行離子注入P1。離子注入P1的注入能量，係依絕緣膜ZM1的厚度、半導體層SM的厚度、絕緣層BX的厚度而調整，設定為至少使雜質離子之射程(飛行距離)位於半導體基板SB內。藉此，藉由離子注入P1，能夠以不將雜質離子注入SOI基板1之半導體層SM的方式，將雜質離子注入SOI基板1之半導體基板SB。
此外，離子注入P1，在SOI基板1中，將雜質離子注入絕緣層BX之下的半導體基板SB，宜將雜質離子注入半導體基板SB之接近絕緣層BX的區域(與絕緣層BX鄰接的區域)。亦即，形成在半導體基板SB內之半導體區GP宜與絕緣層BX接觸(鄰接)。藉由以離子注入P1的注入量(劑量)調整此半導體區GP的雜質濃度，而可控制之後形成在半導體層SM之MISFET的閾值。離子注入P1之後，將光阻圖案PR1去除。
離子注入P1，雖宜盡可能不將雜質離子注入SOI基板1的半導體層SM，但為了此點，離子注入能量變得相當高。此外，離子注入P1，劑量亦變得相當多，例如，為一般的通道摻雜離子注入的劑量之10倍程度。列舉一例，則離子注入P1的劑量，為1×1012 ～1×1014 /cm2 程度。因此，離子注入P1，在未以上述光阻圖案PR1覆蓋的部分之元件隔離區ST，亦注入相當多雜質離子。亦即，俯視時與半導體層SM鄰接的區域之元件隔離區ST，亦藉由離子注入P1而注入相當多雜質離子。元件隔離區ST，若藉由離子注入將雜質離子注入，則變得容易蝕刻，在之後施行的蝕刻步驟中，蝕刻速度容易變快。因此，施行形成半導體區GP的離子注入P1之情況，在離子注入後施行的蝕刻步驟，容易產生後述之凹坑DT。
此外，離子注入P1，將p型雜質(例如硼等)或n型雜質(例如磷或砷等)離子注入。藉由離子注入P1將p型雜質離子注入之情況，半導體區GP，為導入p型雜質的p型半導體區。此外，藉由離子注入P1將n型雜質離子注入之情況，半導體區GP，為導入n型雜質的n型半導體區。
此外，不宜於半導體層SM之表面(矽面)上或半導體基板SB之表面(矽面)上直接形成光阻層。此處，光阻圖案PR1，係在半導體層SM或半導體基板SB未露出之狀態下形成，故光阻圖案PR1形成用的光阻層，不與半導體層SM之表面(矽面)或半導體基板SB之表面(矽面)接觸即可解決。
接著，如圖8所示，將SOI基板1之絕緣膜ZM1蝕刻去除。將此步驟，稱作絕緣膜ZM1的蝕刻步驟。
絕緣膜ZM1的蝕刻步驟，宜以相較於絕緣膜ZM1及絕緣層BX使半導體層SM及半導體基板SB不易蝕刻的條件，將SOI基板1之絕緣膜ZM1蝕刻去除。換而言之，則宜以相較於絕緣膜ZM1的蝕刻速度及絕緣層BX之蝕刻速度使半導體層SM之蝕刻速度及半導體基板SB之蝕刻速度變慢的條件，將SOI基板1之絕緣膜ZM1蝕刻去除。藉此，將SOI基板1之絕緣膜ZM1蝕刻去除，並可使SOI基板1的半導體層SM作為蝕刻阻擋件而作用，可抑制或防止SOI基板1的半導體層SM受到蝕刻。絕緣膜ZM1的蝕刻步驟，可適宜使用濕蝕刻，絕緣膜ZM1係由氧化矽構成之情況，作為蝕刻液可適宜使用氟酸。
另，本申請案中，提及「氟酸」時，亦包含稀釋氟酸(稀氟酸)。
絕緣膜ZM1的蝕刻步驟，係在元件隔離區ST之頂面與絕緣膜ZM1之頂面露出的狀態下開始。因此，絕緣膜ZM1的蝕刻步驟，不僅蝕刻SOI基板1之絕緣膜ZM1，亦蝕刻元件隔離區ST之上部。此外，亦有去除絕緣膜ZM1而露出半導體層SM之頂面後，使蝕刻持續一段時間，藉而蝕刻元件隔離區ST使元件隔離區ST之頂面的高度位置降低一定程度之情況。因此，絕緣膜ZM1的蝕刻步驟，亦將元件隔離區ST，蝕刻與絕緣膜ZM1的蝕刻量(蝕刻厚度)相同程度以上。
此處，有在元件隔離區ST產生凹坑(凹部、凹陷部)DT之情況。凹坑DT，可視作凹陷部。凹坑DT，容易產生在元件隔離區ST的端部(與半導體層SM鄰接的端部)。元件隔離區ST之凹坑DT，係因在蝕刻步驟使用之藥液(蝕刻液)過度蝕刻元件隔離區ST而產生。
元件隔離區ST之凹坑DT，可能因在絕緣膜ZM1的蝕刻步驟過度蝕刻元件隔離區ST而產生。在施行絕緣膜ZM1的蝕刻步驟前，元件隔離區ST幾乎未產生凹坑DT，但在絕緣膜ZM1的蝕刻步驟過度蝕刻元件隔離區ST，凹坑DT形成，其深度亦變深。此外，即便未在絕緣膜ZM1的蝕刻步驟形成，之後，在至施行形成閘極絕緣膜GF的步驟為止之各種蝕刻(濕蝕刻)步驟，仍過度蝕刻元件隔離區ST，而形成凹坑DT。
在絕緣膜ZM1的蝕刻步驟或之後的蝕刻步驟過度蝕刻元件隔離區ST而產生凹坑DT之一個要因，係於絕緣膜ZM1的蝕刻步驟前，施行離子注入步驟，在該離子注入時雜質離子亦注入元件隔離區ST之故。若將雜質離子對元件隔離區ST離子注入，則該元件隔離區ST，成為容易蝕刻之狀態，在施行蝕刻步驟時蝕刻速度容易變快。
因此，吾人亦考慮在絕緣膜ZM1的蝕刻步驟前，不將雜質離子對元件隔離區ST離子注入，藉此，在絕緣膜ZM1的蝕刻步驟，防止元件隔離區ST受到過度蝕刻，抑制凹坑DT的產生。然而，具有在SOI基板1之半導體基板SB形成半導體區GP，藉此，期望可控制形成於半導體層SM之MISFET的閾值電壓之情況。此等情況，宜在施行絕緣膜ZM1的蝕刻步驟前，施行離子注入P1而形成半導體區GP。其原因在於：若在絕緣膜ZM1的蝕刻步驟後，閘極絕緣膜的形成前，欲藉由離子注入形成半導體區GP，則將用於形成相當於上述光阻圖案PR1之光阻圖案的光阻層，直接形成在露出的半導體層SM之表面(矽面)上，但此並非良好態樣。然而，若在形成閘極絕緣膜後，或形成後述矽膜PS後，欲藉由離子注入形成半導體區GP，則閘極絕緣膜、矽膜PS受到該離子注入所造成之影響，有對MISFET的特性造成影響的疑慮，故此亦非良好態樣。此外，若在形成閘極電極後，欲藉由離子注入形成半導體區GP，則閘極電極成為干擾，有變得無法良好地形成半導體區GP的疑慮。因此，宜在施行絕緣膜ZM1的蝕刻步驟前，施行離子注入P1而形成半導體區GP。
施行離子注入P1而形成半導體區GP時，注入的雜質離子，不僅注入至SOI基板1之半導體基板SB，亦注入至未被光阻圖案(PR1)覆蓋之部分的元件隔離區ST。亦即，雜質離子亦注入至俯視時與半導體層SM鄰接之區域的元件隔離區ST。因此，在施行離子注入P1而形成半導體區GP後，緊接著施行絕緣膜ZM1的蝕刻步驟前之階段中，於俯視時與半導體層SM鄰接的位置(區域)中，成為相當多雜質離子注入至元件隔離區ST之狀態。若藉由離子注入將雜質離子注入元件隔離區ST，則其受到損害而變得容易蝕刻，蝕刻速度容易變快。亦即，元件隔離區ST中，不僅藉由離子注入而注入的雜質離子所存在之區域容易蝕刻，藉由離子注入而注入的雜質離子所通過之區域，亦成為容易蝕刻(蝕刻速度容易變快)之狀態。因此，於俯視時與半導體層SM鄰接的位置(區域)中，若相當多雜質離子注入元件隔離區ST，則在施行絕緣膜ZM1的蝕刻步驟時，元件隔離區ST的蝕刻速度容易變快，在與半導體層SM鄰接的位置容易產生凹坑DT。
凹坑DT的產生，如同在後述檢討例中的說明，有導致製造出之半導體裝置的可靠度降低之疑慮，故宜施行某些對策。因而，本實施形態，藉由施行圖9～圖11的步驟(形成嵌入絕緣膜UZ的步驟)形成嵌入絕緣膜UZ，而防止由於凹坑DT而使半導體裝置的可靠度降低之情形。
亦即，施行絕緣膜ZM1的蝕刻步驟後，如圖9所示，於SOI基板1上，形成絕緣膜ZM4。絕緣膜ZM4，形成於包含元件隔離區ST上的SOI基板1之主面全表面上。因此，絕緣膜ZM4，以填埋凹坑DT內的方式，形成於半導體層SM上及元件隔離區ST上。
絕緣膜ZM4，係形成後述嵌入絕緣膜UZ所用之絕緣膜。作為絕緣膜ZM4，可適宜使用氮化矽膜或氧化矽膜。若使用氮化矽膜作為絕緣膜ZM4，則藉由形成閘極絕緣膜之前的洗淨處理(氟酸洗淨或RCA洗淨)，容易抑制或防止後述嵌入絕緣膜UZ受到蝕刻，故特別適宜。絕緣膜ZM4，可利用CVD法等形成。
接著，如圖10所示，藉由非等向性蝕刻技術將絕緣膜ZM4回蝕。將此步驟，稱作絕緣膜ZM4的回蝕步驟。藉由施行絕緣膜ZM4的回蝕步驟，而將凹坑DT之外部的絕緣膜ZM4去除，使絕緣膜ZM4之一部分殘存在凹坑DT內。藉此，露出半導體層SM之頂面，並於凹坑DT內形成嵌入絕緣膜UZ。嵌入絕緣膜UZ，係由殘存在凹坑DT內之絕緣膜ZM4構成。
另，圖11為，與圖10相同之步驟階段的要部俯視圖。亦即，圖10及圖11，顯示絕緣膜ZM4的回蝕步驟結束之階段；圖11的A－A線之位置的剖面圖，對應於圖10之左側的剖面圖(A－A剖面圖)，圖11的B－B線之位置的剖面圖，對應於圖10之右側的剖面圖(B－B剖面圖)。此外，為了容易觀看形成有嵌入絕緣膜UZ之區域，圖10及其以後的圖，對嵌入絕緣膜UZ附加點狀的影線，而非附加斜線狀的影線，伴隨於此，上述圖9中，對嵌入絕緣膜UZ形成用的絕緣膜ZM4附加點狀的影線，而非附加斜線狀的影線。
如同上述，凹坑DT，形成在俯視時與半導體層SM鄰接的位置(區域)，故嵌入至凹坑DT之嵌入絕緣膜UZ，亦形成在俯視時與半導體層SM鄰接的位置(區域)。亦即，凹坑DT，以俯視時包圍半導體層SM的方式形成，故嵌入至凹坑DT之嵌入絕緣膜UZ，亦以俯視時包圍半導體層SM的方式形成(參考圖11)。
嵌入絕緣膜UZ，以嵌入(填埋)凹坑DT的方式形成，但必須使嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置相同，或較其更低。此係因，絕緣膜ZM4的回蝕步驟，必須施行將半導體層SM上之絕緣膜ZM4去除直至露出半導體層SM之頂面為止。若使嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置相同，或較其更低，則半導體層SM之頂面露出，在半導體層SM之頂面上並未殘存絕緣膜ZM4。
此外，必須使嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之底面的高度位置相同，或較其更高。此係因，嵌入絕緣膜UZ之頂面的高度位置較半導體層SM之底面的高度位置更低之情況，有發生後述檢討例所說明之問題的可能。
因此，嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置相同，或與半導體層SM之底面的高度位置相同，抑或，較半導體層SM之頂面的高度位置更低且較半導體層SM之底面的高度位置更高。亦即，在高度方向中，嵌入絕緣膜UZ之頂面的高度位置，位於半導體層SM之頂面的高度位置，與半導體層SM之底面的高度位置之間。嵌入絕緣膜UZ之頂面的高度位置，可藉由調整絕緣膜ZM4的回蝕步驟之條件(蝕刻速度、蝕刻時間等)而控制。另，本實施形態及以下實施形態2中，「高度」或「高度位置」，對應於與SOI基板1之主面略垂直的方向中之高度或高度位置，因此，亦對應於與構成SOI基板1的半導體基板SB之主面(頂面)略垂直的方向中之高度或高度位置。此外，圖10，將嵌入絕緣膜UZ之頂面，給予符號UZ1而表示；將半導體層SM之頂面，給予符號US而表示；將半導體層SM之底面，給予符號LS而表示。
如此地，獲得將嵌入絕緣膜UZ嵌入至凹坑DT之構造。
接著，於半導體層SM形成MISFET(電晶體)等半導體元件。
藉由形成元件隔離區ST，而將半導體層SM，區隔為在俯視時被元件隔離區ST包圍的複數個區域(主動區)，於各主動區的半導體層SM形成MISFET。各主動區的半導體層SM，俯視時周圍被元件隔離區ST包圍，底面與絕緣層BX鄰接。因此，各主動區的半導體層SM，成為以元件隔離區ST與絕緣層BX包圍之狀態。另，亦如同從上述圖11所得知，俯視時，在半導體層SM與元件隔離區ST之間，夾設嵌入絕緣膜UZ，成為嵌入絕緣膜UZ包圍半導體層SM之周圍，而元件隔離區ST包圍嵌入絕緣膜UZ之周圍的狀態。嵌入絕緣膜UZ，與元件隔離區ST、半導體層SM、及絕緣層BX接觸。元件隔離區ST與半導體層SM，在其等間夾設嵌入絕緣膜UZ，故彼此可不接觸。
以下，對於形成MISFET之步驟具體地予以說明。
首先，因應必要藉由施行洗淨處理(洗淨用的濕蝕刻處理)而將半導體層SM之表面潔淨化後，如圖12所示，於半導體層SM之表面，形成閘極絕緣膜GF。閘極絕緣膜GF，由氧化矽膜等構成，可利用熱氧化法等形成。閘極絕緣膜GF，形成於半導體層SM之頂面，但亦可亦形成於半導體層SM之側面中的未被嵌入絕緣膜UZ覆蓋之部分。
接著，如圖13所示，於SOI基板1之主面上，亦即，於閘極絕緣膜GF、嵌入絕緣膜UZ、及元件隔離區ST上，形成如經摻雜的多晶矽膜等矽膜PS作為閘極電極形成用的導電膜後，於矽膜PS上形成氮化矽膜等絕緣膜CPZ。
接著，如圖14所示，利用光微影技術及乾蝕刻技術將絕緣膜CPZ圖案化後，將經圖案化的絕緣膜CPZ作為蝕刻遮罩使用，將矽膜PS乾蝕刻而使其圖案化。如圖14所示，藉由圖案化的矽膜PS，形成閘極電極GE。
另，圖15為，與圖14相同之步驟階段的要部俯視圖。亦即，圖14及圖15，顯示絕緣膜CPZ與矽膜PS的圖案化步驟結束之階段；圖15的A－A線之位置的剖面圖，對應於圖14之左側的剖面圖(A－A剖面圖)，圖15的B－B線之位置的剖面圖，對應於圖14之右側的剖面圖(B－B剖面圖)。圖15所示的A－A線，沿著閘極電極GE的閘極長度方向；圖15所示的B－B線，沿著閘極電極GE的閘極寬度方向。
閘極電極GE，於半導體層SM上隔著閘極絕緣膜GF而形成。然則，閘極電極GE的閘極寬度方向之兩端部，位於元件隔離區ST上。因此，閘極電極GE，一部分位於嵌入絕緣膜UZ上。亦即，閘極電極GE，主要隔著閘極絕緣膜GF而形成於半導體層SM上，但閘極電極GE中的閘極寬度方向之兩端部與其附近區域，係位於元件隔離區ST上而非位於半導體層SM上，此外，閘極電極GE中之，位於半導體層SM上的部分與位於元件隔離區ST上的部分之間的部分，位於嵌入絕緣膜UZ上。因此，閘極電極GE，具有：隔著閘極絕緣膜GF而形成於半導體層SM上之部分、位於嵌入絕緣膜UZ上之部分、及位於元件隔離區ST上之部分。在閘極絕緣膜GF的形成步驟(熱氧化步驟)中，閘極絕緣膜GF形成於半導體層SM之表面上，但並未形成於元件隔離區ST上與嵌入絕緣膜UZ上。因此，閘極絕緣膜GF，夾設於閘極電極GE與半導體層SM之間，但在閘極電極GE與元件隔離區ST之間、及閘極電極GE與嵌入絕緣膜UZ之間，並未夾設閘極絕緣膜GF。
於閘極電極GE上，形成由經圖案化的絕緣膜CPZ構成之罩蓋絕緣膜CP。罩蓋絕緣膜CP，具有與閘極電極GE幾近相同的平面形狀。未被閘極電極GE覆蓋之部分的閘極絕緣膜GF，可藉由將矽膜PS圖案化時的乾蝕刻或其後的濕蝕刻等去除。
此處，將閘極電極GE與罩蓋絕緣膜CP之疊層構造體，在後述內容稱作疊層體LT。
接著，如圖16所示，於疊層體LT之側面上，形成側壁間隔件SW1作為側壁絕緣膜。
側壁間隔件SW1形成步驟，可如同下述地施行。亦即，首先，在包含元件隔離區ST上的SOI基板1之主面全表面上，以覆蓋疊層體LT的方式，形成由絕緣膜IL1及絕緣膜IL1上之絕緣膜IL2構成的疊層膜。絕緣膜IL1與絕緣膜IL2，由不同的材料構成，宜使絕緣膜IL1由氧化矽膜構成，絕緣膜IL2由氮化矽膜構成。而後，藉由以非等向性蝕刻技術回蝕絕緣膜IL1與絕緣膜IL2之疊層膜，而於疊層體LT之兩方的側面上形成側壁間隔件SW1。圖16，顯示此一階段。側壁間隔件SW1，由絕緣膜IL1與絕緣膜IL2之疊層膜構成。具體而言，側壁間隔件SW1，係由絕緣膜IL1與絕緣膜IL2形成，絕緣膜IL1從半導體層SM上至疊層體LT之側面上以幾乎一樣的厚度連續延伸，絕緣膜IL2隔著絕緣膜IL1而與半導體層SM及疊層體LT分隔。
接著，如圖17所示，藉由磊晶成長，於SOI基板1的半導體層SM上形成半導體層EP。半導體層EP，係藉由磊晶成長而形成之磊晶層，例如由單晶矽構成。半導體層EP係藉由磊晶成長而形成，故半導體層EP之結晶構造，反映基底的半導體層SM之結晶構造；半導體層EP之結晶構造，與半導體層SM之結晶構造成為相同。
半導體層EP係藉由磊晶成長而形成，故磊晶層(半導體層EP)選擇性地成長於半導體層SM之露出面(Si面)上，磊晶層未成長於絕緣膜上。因此，半導體層EP，選擇性地成長於半導體層SM之表面中的未被疊層體LT及側壁間隔件SW1覆蓋之區域(露出面)上。因此，半導體層EP，於半導體層SM上，形成在由疊層體LT與側壁間隔件SW1構成的構造體之兩側。此外，閘極電極GE之頂面被罩蓋絕緣膜CP覆蓋，閘極電極GE之側面被側壁間隔件SW1覆蓋，故在閘極電極GE上，並未形成磊晶層(半導體層EP)。此外，元件隔離區ST，係由絶緣體(絕緣膜)構成，故磊晶層(半導體層EP)並未成長(未形成)於元件隔離區ST上。
此外，嵌入絕緣膜UZ，係由絶緣體(絕緣膜)構成，故磊晶層(半導體層EP)並未成長於嵌入絕緣膜UZ上。然而，嵌入絕緣膜UZ，與半導體層SM鄰接，因而亦可能有在半導體層SM上成長之半導體層EP的一部分，位於嵌入絕緣膜UZ上之情況。亦即，亦有半導體層EP的一部分位於嵌入絕緣膜UZ上之情況，但此一情況，位於嵌入絕緣膜UZ上之部分的半導體層EP，並非從嵌入絕緣膜UZ之露出面成長，而係從半導體層SM之露出面成長。
例如，在嵌入絕緣膜UZ之頂面的高度位置，較半導體層SM之頂面的高度位置更低之情況，半導體層SM之側面的一部分(上部)，並未被嵌入絕緣膜UZ覆蓋而露出。此一情況，磊晶層(半導體層EP)，不僅從半導體層SM之頂面成長，亦從半導體層SM之側面的露出部成長；從半導體層SM之側面的露出部成長的部分之磊晶層(半導體層EP)，位於嵌入絕緣膜UZ之頂面上(覆蓋嵌入絕緣膜UZ之頂面的一部分或全部)。
此處，將半導體層SM與半導體層EP，在後述內容中合稱作半導體層SM1。
接著，如圖18所示，將構成側壁間隔件SW1之絕緣膜IL2，藉由蝕刻去除。此時，以相較於絕緣膜IL2使絕緣膜IL1不易蝕刻的條件將絕緣膜IL2蝕刻去除，故構成側壁間隔件SW1之絕緣膜IL1，幾乎未被蝕刻而殘存。此外，絕緣膜IL2，係由與罩蓋絕緣膜CP相同的材料形成，故藉由此時的蝕刻，可將罩蓋絕緣膜CP亦去除。若先將罩蓋絕緣膜CP去除，則可於閘極電極GE之上部形成後述金屬矽化物層SL。
接著，如圖19所示，於SOI基板1的半導體層SM1(半導體層SM及半導體層EP)的閘極電極GE之兩側的區域，將磷(P)或砷(As)等n型雜質離子注入，藉而形成n－ 型半導體區(延伸區)EX。用於形成n－ 型半導體區EX之離子注入中，可將閘極電極GE與在閘極電極GE之側面上延伸的部分之絕緣膜IL1，作為離子注入阻止遮罩而作用。
另，圖19中，為了容易理解，而對半導體層SM1(半導體層SM及半導體層EP)中之，藉由n－ 型半導體區EX形成用的離子注入而注入雜質離子之區域附加影線，對未注入雜質離子之區域，並未附加影線。
接著，如圖20所示，於閘極電極GE之側面上，形成側壁間隔件SW2作為側壁絕緣膜。
側壁間隔件SW2形成步驟，可如同下述地施行。亦即，在包含元件隔離區ST上的SOI基板1之主面全表面上，以覆蓋閘極電極GE及絕緣膜IL1的方式，形成側壁間隔件SW2形成用的絕緣膜(例如氮化矽膜)後，藉由以非等向性蝕刻技術回蝕此絕緣膜，而可於閘極電極GE之側面上形成側壁間隔件SW2。側壁間隔件SW2，隔著絕緣膜IL1而形成於閘極電極GE之兩側面上。另，為了容易觀看附圖，於圖20，並未記載表示n－ 型半導體區EX的影線。
接著，如圖21所示，於SOI基板1的半導體層SM1(半導體層SM及半導體層EP)的閘極電極GE及側壁間隔件SW2之兩側的區域，藉由將磷(P)或砷(As)等n型雜質離子注入，而形成n＋ 型半導體區(源極/汲極區)SD。用於形成n＋ 型半導體區SD之離子注入中，可將閘極電極GE與其兩側的側壁間隔件SW2，作為離子注入阻止遮罩而作用。n＋ 型半導體區SD，雜質濃度較n－ 型半導體區EX更高。
n－ 型半導體區EX，在半導體層SM1(半導體層SM及半導體層EP)中，與通道形成區鄰接而形成；n＋ 型半導體區SD，在半導體層SM1(半導體層SM及半導體層EP)中，成為與通道形成區分隔n－ 型半導體區EX的距離，並形成在與n－ 型半導體區EX鄰接之位置的狀態。另，n－ 型半導體區EX，形成在半導體層SM；n＋ 型半導體區SD，涵蓋半導體層SM與半導體層EP地形成。亦即，n－ 型半導體區EX，形成在位於絕緣膜IL1及側壁間隔件SW2下方之部分的半導體層SM；n＋ 型半導體區SD，涵蓋半導體層EP與其下方的半導體層SM地形成。位於閘極電極GE下方之部分的半導體層SM，成為形成MISFET之通道的通道形成區。
接著，施行活性化退火，其係用於將導入至n＋ 型半導體區SD及n－ 型半導體區EX等之雜質活性化的熱處理。離子注入區非晶化之情況，在此活性化退火時，可使其結晶化。
接著，如圖22所示，藉由自對準金屬矽化物(Salicide：Self Aligned Silicide)技術，於n＋ 型半導體區SD及閘極電極GE之各自的上部(表層部)，形成低電阻的金屬矽化物層SL。
金屬矽化物層SL，具體而言可如同下述地形成。亦即，在包含元件隔離區ST上的SOI基板1之主面全表面上，以覆蓋閘極電極GE、側壁間隔件SW2、半導體層EP、及嵌入絕緣膜UZ的方式，形成金屬矽化物層SL形成用的金屬膜。此金屬膜，例如由鈷膜、鎳膜、或鎳鉑合金膜等構成。而後，藉由對SOI基板1施行熱處理，而使n＋ 型半導體區SD及閘極電極GE之各自的上部，與上述金屬膜反應。藉此，於n＋ 型半導體區SD及閘極電極GE之各自的上部，分別形成金屬矽化物層SL。之後，將未反應的金屬膜去除，於圖22，顯示此一階段之剖面圖。藉由形成金屬矽化物層SL，而可使閘極電極GE與n＋ 型半導體區SD之擴散電阻、接觸電阻等低電阻化。
如此地，可形成MISFET(電晶體)等半導體元件。
接著，如圖23所示，在包含元件隔離區ST上的SOI基板1之主面全表面上方，以覆蓋閘極電極GE、側壁間隔件SW2、半導體層EP、金屬矽化物層SL、及嵌入絕緣膜UZ的方式，形成絕緣膜SZ1作為層間絕緣膜。作為絕緣膜SZ1，可使用氧化矽膜之單體膜，或氮化矽膜與該氮化矽膜上的厚層氧化矽膜之疊層膜等。在形成絕緣膜SZ1後，因應必要，亦可藉由CMP法研磨絕緣膜SZ1之頂面。
接著，利用光微影技術將形成在絕緣膜SZ1上之光阻圖案(未圖示)作為蝕刻遮罩，將絕緣膜SZ1乾蝕刻，藉而在絕緣膜SZ1形成接觸孔(貫通孔)。而後，於該接觸孔內，形成由鎢(W)等構成之導電性的栓塞PG。例如，在包含接觸孔內之絕緣膜SZ1上依序形成阻障導體膜與鎢膜後，以CMP法或回蝕法等將接觸孔的外部之不需要的主導體膜及阻障導體膜去除，藉而可形成栓塞PG。栓塞PG，與n＋ 型半導體區SD上的金屬矽化物層SL或閘極電極GE上的金屬矽化物層SL等電性連接。
接著，如圖24所示，於嵌入有栓塞PG之絕緣膜SZ1上形成絕緣膜SZ2後，在絕緣膜SZ2之既定區域形成配線溝，而後利用單層金屬鑲嵌技術將配線M1嵌入配線溝內。配線M1，例如係以銅為主成分之銅配線(嵌入銅配線)。配線M1，藉由栓塞PG，而與n＋ 型半導體區SD或閘極電極GE等電性連接。
之後，藉由雙重金屬鑲嵌法等形成第2層以後的配線，但此處省略圖示及其說明。此外，配線M1及較其更上層的配線，並未限定為金屬鑲嵌配線，亦可將配線用的導電體膜圖案化而形成，例如亦可使其為鎢配線或鋁配線等。
如同上述地，製造本實施形態之半導體裝置。
此外，本實施形態，雖對於作為MISFE，形成n通道型之MISFET的情況予以說明，但亦可使導電型相反，形成p通道型之MISFET。
＜關於半導體裝置的構造＞ 對如同上述地製造出的本實施之半導體裝置的構造予以說明。
圖25為，本實施形態之半導體裝置的要部剖面圖，與上述圖24對應。然則，為了簡化附圖，圖25中，關於上述栓塞PG、絕緣膜SZ2及配線M1，省略其圖示。
如圖25所示，本實施形態之半導體裝置，為使用SOI基板1之半導體裝置，此外，亦為具備MISFET之半導體裝置。
如同上述，SOI基板1，具備：作為支持基板的半導體基板SB、形成於半導體基板SB上的絕緣層BX、及形成於絕緣層BX上的半導體層SM。
於SOI基板1，形成元件隔離區ST。元件隔離區ST，如同上述，係由嵌入至元件隔離用的溝TR之絕緣膜ZM3形成。元件隔離區ST，貫通半導體層SM及絕緣層BX，其底部達於半導體基板SB；元件隔離區ST之下部，位於半導體基板SB內。因此，元件隔離區ST之一部分，位於較絕緣層BX之底面更為下方。SOI基板1中，元件隔離區ST所規定之(俯視時包圍之)主動區，成為在半導體基板SB上，從下方起依序疊層有絕緣層BX及半導體層SM之構造。
於元件隔離區ST所規定之(俯視時包圍之)主動區的半導體層SM上，隔著閘極絕緣膜GF，形成閘極電極GE。位於閘極電極GE下方之部分的半導體層SM，成為MISFET之通道形成的區域(通道形成區)。
於閘極電極GE之側壁上，隔著絕緣膜IL1而形成側壁間隔件SW2。側壁間隔件SW2，由絕緣膜構成，可視作側壁絕緣膜。
側壁間隔件SW2，並未與閘極電極GE接觸，在側壁間隔件SW2與閘極電極GE的側壁之間，夾設絕緣膜IL1。此外，側壁間隔件SW2，並未與半導體層SM接觸，在側壁間隔件SW2與半導體層SM之間，夾設絕緣膜IL1。此外，亦可將絕緣膜IL1加上側壁間隔件SW2之全體，視作側壁間隔件或側壁絕緣膜。
於半導體層SM上，形成係磊晶層(磊晶半導體層)的半導體層EP。亦即，於半導體層SM中的未被閘極電極GE及絕緣膜IL1覆蓋之區域上，選擇性地形成半導體層EP。半導體層EP，形成在閘極電極GE之兩側(閘極長度方向之兩側)。
於閘極電極GE之兩側(閘極長度方向之兩側)的半導體層SM、EP，形成MISFET之源極或汲極用的半導體區，此源極或汲極用的半導體區，係由n－ 型半導體區EX、及雜質濃度較n－ 型半導體區EX更高的n＋ 型半導體區SD形成。亦即，於半導體層SM與半導體層EP之疊層構造中，在包夾通道形成區而彼此分隔的區域，形成(一對)n－ 型半導體區EX；於n－ 型半導體區EX之外側(遠離通道形成區側)，形成(一對)n＋ 型半導體區SD。源極或汲極區用的半導體區，具有n－ 型半導體區EX及雜質濃度較其更高的n＋ 型半導體區SD，故具備LDD(Lightly Doped Drain，輕摻雜汲極)構造。n－ 型半導體區EX，主要形成在位於絕緣膜IL1及側壁間隔件SW2下方之部分的半導體層SM；n＋ 型半導體區SD，主要形成在半導體層EP至半導體層SM。
於半導體層EP，形成源極或汲極用的半導體區(此處對應於n＋ 型半導體區SD)，故可將半導體層EP，視作源極/汲極用(源極/汲極形成用)的半導體層(磊晶半導體層)。
於半導體層EP之上部(表層部)，即n＋ 型半導體區SD之上部(表層部)，形成金屬矽化物層SL，其係金屬與半導體層EP(n＋ 型半導體區SD)之反應層(化合物層)。閘極電極GE係由矽膜構成之情況，於閘極電極GE之上部亦形成金屬矽化物層SL。
如同上述，在俯視時與半導體層SM鄰接的位置(區域)中，於元件隔離區ST形成凹坑(凹部、凹陷部)DT，於凹坑DT內形成嵌入絕緣膜UZ。因此，嵌入凹坑DT之嵌入絕緣膜UZ，亦形成在俯視時與半導體層SM鄰接的位置(區域)。凹坑DT，以俯視時包圍半導體層SM的方式形成，故嵌入凹坑DT之嵌入絕緣膜UZ，亦以俯視時包圍半導體層SM的方式形成(參考上述圖11及圖15)。
閘極電極GE，主要於半導體層SM上隔著閘極絕緣膜GF而形成，但閘極電極GE的閘極寬度方向之兩端部，位於元件隔離區ST上。此外，閘極絕緣膜GF及閘極電極GE，係在形成嵌入絕緣膜UZ後形成。因此，閘極電極GE，具有：隔著閘極絕緣膜而形成於半導體層SM上之部分、位於嵌入絕緣膜UZ上之部分、及位於元件隔離區ST上之部分。此外，反映絕緣層BX在凹坑DT形成時受到側蝕刻之情形，嵌入絕緣膜UZ之至少一部分，位於半導體層SM下方。
在包含元件隔離區ST上的SOI基板1之主面上，以覆蓋閘極電極GE、側壁間隔件SW2、半導體層EP、金屬矽化物層SL、及嵌入絕緣膜UZ的方式，形成絕緣膜SZ1作為層間絕緣膜。於絕緣膜SZ1形成上述接觸孔，於接觸孔內形成上述栓塞PG，但此處省略其圖示。此外，於絕緣膜SZ1上，形成上述之絕緣膜SZ2及上述配線M1，但此處省略其圖示。
＜關於檢討例＞ 參考圖26～圖30，對本案發明人所檢討之檢討例予以說明。圖26～圖30為，檢討例的半導體裝置之製程中的要部剖面圖。
檢討例之半導體裝置的製程，在至獲得上述圖8的構造為止，皆與本實施形態之半導體裝置的製程幾乎相同，故此處省略其說明。
檢討例之情況，在獲得上述圖8的構造後，施行閘極絕緣膜形成步驟與閘極電極形成步驟，並未施行圖9～圖11的步驟(形成嵌入絕緣膜UZ的步驟)。
亦即，檢討例之情況，在獲得上述圖8的構造後，並未形成上述絕緣膜ZM4，而係如圖26所示，於半導體層SM之表面，利用熱氧化法等形成閘極絕緣膜GF101。閘極絕緣膜GF101，不僅形成在半導體層SM之頂面，亦可能形成在從凹坑DT露出的半導體層SM之側面及底面。
接著，如圖27所示，於SOI基板1之主面上，亦即，於閘極絕緣膜GF101及元件隔離區ST上，形成如經摻雜的多晶矽膜等矽膜PS101，而後於矽膜PS101上，形成氮化矽膜等絕緣膜CPZ101。檢討例之情況，並未形成上述嵌入絕緣膜UZ，故矽膜PS101，以填埋凹坑DT內的方式，形成於閘極絕緣膜GF101及元件隔離區ST上。
接著，如圖28所示，利用光微影技術及乾蝕刻技術將絕緣膜CPZ101圖案化後，將經圖案化的絕緣膜CPZ101作為蝕刻遮罩使用，將矽膜PS101乾蝕刻而使其圖案化，藉而形成閘極電極GE101與罩蓋絕緣膜CP101之疊層體LT101。閘極電極GE101，由經圖案化的矽膜PS101構成；罩蓋絕緣膜CP101，由經圖案化的絕緣膜CPZ101構成。閘極電極GE101，隔著閘極絕緣膜GF101而形成於半導體層SM上，但閘極電極GE101的閘極寬度方向之兩端部，位於元件隔離區ST上。
接著，如圖29所示，於疊層體LT101之側面上形成側壁間隔件SW101。形成側壁間隔件SW101的手法，與側壁間隔件SW1的形成法幾乎相同，故此處省略其說明。
接著，如圖30所示，藉由磊晶成長，於SOI基板1的半導體層SM上形成源極/汲極用的半導體層EP101。
半導體層EP101係藉由磊晶成長而形成，故磊晶層(半導體層EP101)選擇性地成長於半導體層SM之露出面(Si面)上，磊晶層未成長於絕緣膜上。因此，半導體層EP101，選擇性地成長於半導體層SM之表面中的未被疊層體LT101及側壁間隔件SW101覆蓋之區域(露出面)上。
之後的步驟，檢討例之情況亦與本實施形態相同，故此處省略圖示及說明。
檢討例之情況，並未形成上述嵌入絕緣膜UZ，故在將矽膜PS101圖案化而形成閘極電極GE101時，有矽膜PS101的蝕刻殘留物(殘存部EZ)殘存在凹坑DT內之疑慮(參考圖28)。
凹坑DT，係在絕緣膜ZM1的蝕刻步驟或之後的蝕刻步驟，因元件隔離區ST受到過度蝕刻而產生。雖形成凹坑DT，但若在未形成上述嵌入絕緣膜UZ之狀態下形成矽膜PS101後將該矽膜PS101圖案化，則在凹坑DT內產生矽膜PS101的殘存部(蝕刻殘留物)EZ。
若矽膜PS101的殘存部EZ殘存於凹坑DT內，則有產生各種缺陷之疑慮，故在半導體裝置的可靠度方面並非良好態樣。以下，對於在凹坑DT內產生矽膜PS101的殘存部EZ之情況的缺陷之例子予以說明。
如圖8所示，絕緣膜ZM1的蝕刻步驟或之後的蝕刻步驟中，在與半導體層SM鄰接的位置產生元件隔離區ST之凹坑DT，若該凹坑DT達於絕緣層BX，則從該凹坑DT露出的絕緣層BX受到側蝕刻。此一情況，半導體層SM之底面的一部分從凹坑DT露出。亦即，凹坑DT中，絕緣層BX受到側蝕刻而於絕緣層BX在橫方向產生凹陷，成為半導體層SM之底面的一部分從該凹陷露出之狀態。在產生此等凹坑DT之狀態下，若形成上述矽膜PS101而後將該矽膜PS101圖案化以形成閘極電極GE101，則在凹坑DT內產生係矽膜PS101的蝕刻殘留物之殘存部EZ。將矽膜PS101圖案化之蝕刻步驟中，位於半導體層SM下方之部分的矽膜PS101，受到半導體層SM遮蔽而不易蝕刻，故在半導體層SM下方留下矽膜PS101的殘存部EZ(參考圖28)。
若在凹坑DT內產生矽膜PS101的殘存部EZ，則該殘存部EZ，隔著薄層絕緣膜GF101a而與半導體層SM鄰接，因此，成為隔著薄層絕緣膜GF101a而與源極/汲極用的半導體區(對應於上述n＋ 型半導體區SD)鄰接。凹坑DT內的夾設於殘存部EZ與半導體層SM之間的薄層絕緣膜GF101a，係在殘存部EZ與半導體層SM之間殘存的閘極絕緣膜GF101之一部分。此外，閘極電極GE101，其閘極寬度方向的端部位於元件隔離區ST上，故成為凹坑DT內的殘存部EZ與閘極電極GE101一體地連結之狀態，因而，凹坑DT內的殘存部EZ，與閘極電極GE101電性連接。因此，在凹坑DT內產生矽膜PS101的殘存部EZ，將導致與閘極電極GE101電性連接之殘存部EZ隔著薄層絕緣膜GF101a而與源極/汲極區(對應於上述n＋ 型半導體區SD)鄰接，故有招致閘極電極GE101與源極/汲極區(n＋ 型半導體區SD)之間的漏電流之疑慮。此點，降低半導體裝置的可靠度。
此外，在使半導體層EP101磊晶成長時，從半導體層SM之側面成長的磊晶層(半導體層EP101)，亦如圖30地有與殘存部EZ接觸之疑慮。半導體層EP101，若與殘存部EZ接觸，則成為藉由殘存部EZ而將半導體層EP101與閘極電極GE101電性連接，故招致閘極電極GE101與源極/汲極區(n＋ 型半導體區SD)之間的漏電流，降低半導體裝置的可靠度。
如此地，在元件隔離區ST之凹坑DT內產生將閘極電極形成用的導電膜圖案化時之殘存部(EZ)，將導致半導體裝置的可靠度之降低，故宜防止此殘存部的產生。
＜關於本實施形態之主要特徵＞ 本實施形態之主要特徵中的一個特徵，係形成嵌入絕緣膜UZ。
亦即，形成閘極絕緣膜GF之前的某些濕蝕刻步驟，在與半導體層SM鄰接的位置，於元件隔離區ST形成凹坑DT(凹陷部)。在絕緣膜ZM1的蝕刻步驟形成凹坑DT之可能性高，但凹坑DT即便未在絕緣膜ZM1的蝕刻步驟形成，之後仍在至施行形成閘極絕緣膜GF的步驟為止之各種濕蝕刻步驟中形成。因此，本實施形態，在將嵌入絕緣膜UZ形成於凹坑DT內後，施行閘極絕緣膜GF形成步驟與閘極電極GE形成步驟。亦即，閘極絕緣膜GF形成步驟，係在與半導體層SM鄰接的位置，元件隔離區ST形成有凹坑DT(凹陷部)，於凹坑DT內形成有嵌入絕緣膜UZ之狀態下施行。換而言之，則於施行閘極絕緣膜GF形成步驟前，在與半導體層SM鄰接的位置雖元件隔離區ST形成有凹坑DT，但在將嵌入絕緣膜UZ形成於該凹坑DT內之後，施行閘極絕緣膜GF形成步驟、及閘極電極GE形成步驟。
此外，製造出之半導體裝置中，在與半導體層SM鄰接的位置，元件隔離區ST形成有凹坑DT(凹陷部)，於凹坑DT內形成嵌入絕緣膜UZ，而閘極電極GE，具有位於嵌入絕緣膜UZ上之部分。另，閘極電極GE具有位於嵌入絕緣膜UZ上之部分，表示閘極電極GE係在形成嵌入絕緣膜UZ之後形成。
相異於本實施形態，在與半導體層SM鄰接的位置，元件隔離區ST形成有凹坑DT，以未於該凹坑DT內形成嵌入絕緣膜UZ的方式形成閘極電極之情況(對應於上述檢討例)，有閘極電極形成用的導電膜(對應於上述矽膜PS、PS101)之蝕刻殘留物(對應於上述殘存部EZ)殘存於凹坑DT內之疑慮。此點，招致半導體裝置的可靠度之降低。
相對於此，本實施形態，在與半導體層SM鄰接的位置雖元件隔離區ST形成有凹坑DT，但在將嵌入絕緣膜UZ形成於凹坑DT內之後，形成閘極電極GE。在凹坑DT內形成有嵌入絕緣膜UZ之狀態下施行閘極電極GE形成步驟，故可防止閘極電極形成用的導電膜(此處為矽膜PS)之蝕刻殘留物殘存在凹坑DT內。因此，可改善半導體裝置的可靠度。
亦即，閘極電極GE，係形成閘極電極GE形成用的導電膜(此處為矽膜PS)後將其圖案化藉以形成。此時，使嵌入絕緣膜UZ存在於凹坑DT內，藉而使閘極電極形成用的導電膜(矽膜PS)不嵌入凹坑DT內即可解決，可防止在該導電膜(矽膜PS)的圖案化後導電膜(矽膜PS)之蝕刻殘留物殘存於凹坑DT內的情形。藉此，可防止因導電膜(矽膜PS)之蝕刻殘留物殘存於凹坑DT內所導致之各種缺陷，可改善半導體裝置的可靠度。
為了防止閘極電極形成用的導電膜之蝕刻殘留物(對應於上述殘存部EZ)殘存於凹坑DT內，有效方法為在將嵌入絕緣膜UZ形成於凹坑DT內之後形成閘極電極GE，更具體而言，有效方法為在將嵌入絕緣膜UZ形成於凹坑DT內之後形成閘極電極GE形成用的導電膜(此處為矽膜PS)。
然而，閘極絕緣膜GF形成步驟，亦宜在形成嵌入絕緣膜UZ後施行。在形成閘極絕緣膜GF後形成嵌入絕緣膜UZ之情況，有嵌入絕緣膜UZ形成步驟對閘極絕緣膜GF造成影響的疑慮。例如，在形成閘極絕緣膜GF後形成嵌入絕緣膜UZ之情況，在上述絕緣膜ZM4的回蝕步驟，無論去除或不去除閘極絕緣膜GF，皆有受到損害的疑慮。相對於此，本實施形態，在形成嵌入絕緣膜UZ後形成閘極絕緣膜GF，故可防止嵌入絕緣膜UZ形成步驟對閘極絕緣膜GF造成影響。例如，在尚未形成閘極絕緣膜GF之狀態下，施行上述絕緣膜ZM4的回蝕步驟，故上述絕緣膜ZM4的回蝕步驟未對閘極絕緣膜GF帶來不良影響即可解決。後述實施形態2之情況，在尚未形成閘極絕緣膜GF之狀態下，施行絕緣膜ZM4的研磨處理，故絕緣膜ZM4的研磨處理未對閘極絕緣膜GF帶來不良影響即可解決。因此，在形成嵌入絕緣膜UZ後形成閘極電極GE，而閘極絕緣膜GF形成步驟，亦宜在形成嵌入絕緣膜UZ後施行。
此外，如同檢討例所說明，在閘極電極形成用的導電膜之蝕刻殘留物(對應於上述殘存部EZ)殘存在凹坑DT內的情況，在使源極/汲極用的半導體層(對應於半導體層EP、EP101)於半導體層SM上磊晶成長時，有該源極/汲極用的半導體層與上述殘存部EZ接觸之疑慮。此點，招致閘極電極與源極/汲極區之間的漏電流。因此，在藉由磊晶成長而使源極/汲極用的半導體層(此處為半導體層EP)形成於半導體層SM上之情況，防止閘極電極形成用的導電膜之蝕刻殘留物殘存在凹坑DT內，在改善半導體裝置的可靠度之點上非常重要。因此，在藉由磊晶成長使源極/汲極用的半導體層(此處為半導體層EP)形成於半導體層SM上之情況，若應用本實施形態或以下實施形態2，則其效果極大。
此外，本實施形態中，嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置相同，或與半導體層SM之底面的高度位置相同，抑或，較半導體層SM之頂面的高度位置更低且較半導體層SM之底面的高度位置更高。
相異於本實施形態，在嵌入絕緣膜UZ之頂面的高度位置，較半導體層SM之頂面的高度位置更高之情況，形成嵌入絕緣膜UZ所使用的絕緣膜ZM4，在嵌入絕緣膜UZ形成後殘存於半導體層SM之頂面上，變得不易形成閘極絕緣膜GF與閘極電極GE。相對於此，本實施形態中，嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置相同，或較其更低，故形成嵌入絕緣膜UZ所使用的絕緣膜ZM4，在嵌入絕緣膜UZ形成後不易殘存於半導體層SM之頂面上，變得容易形成閘極絕緣膜GF與閘極電極GE。
此外，相異於本實施形態，在嵌入絕緣膜UZ之頂面的高度位置，較半導體層SM之底面的高度位置更低之情況，即便形成嵌入絕緣膜UZ，閘極電極形成用的導電膜之蝕刻殘留物(對應於上述殘存部EZ)仍可能殘存在凹坑DT內。此處，假設為嵌入絕緣膜UZ之頂面的高度位置，較半導體層SM之底面的高度位置更低之情況。此一情況，在半導體層SM的底面與嵌入絕緣膜UZ的頂面之間產生間隙，閘極電極形成用的導電膜(對應於上述矽膜PS、PS101)嵌入該間隙，而有在閘極電極形成後仍殘存之可能。相對於此，本實施形態中，嵌入絕緣膜UZ之頂面的高度位置較半導體層SM之底面的高度位置更高，故在形成嵌入絕緣膜UZ時，在半導體層SM的底面與嵌入絕緣膜UZ的頂面之間並未產生間隙，因此，可不發生閘極電極形成用的導電膜嵌入至半導體層SM的底面與嵌入絕緣膜UZ的頂面之間的間隙之現象而解決。因此，若以嵌入絕緣膜UZ之頂面的高度位置較半導體層SM之底面的高度位置更高之方式，形成嵌入絕緣膜UZ，則可更為確實地防止閘極電極形成用的導電膜之蝕刻殘留物殘存在凹坑DT內。
因此，嵌入絕緣膜UZ之頂面的高度位置，宜與半導體層SM之頂面的高度位置相同，或與半導體層SM之底面的高度位置相同，抑或，較半導體層SM之頂面的高度位置更低且較半導體層SM之底面的高度位置更高。藉此，變得容易形成閘極絕緣膜GF與閘極電極GE，且可更為確實地防止閘極電極形成用的導電膜(此處為矽膜PS)之蝕刻殘留物殘存在凹坑DT內。
此外，本實施形態中，嵌入絕緣膜UZ之至少一部分，位於半導體層SM下方。嵌入絕緣膜UZ之至少一部分位於半導體層SM下方，表示若未將嵌入絕緣膜UZ形成於凹坑DT內，則閘極電極形成用的導電膜(此處為矽膜PS)之蝕刻殘留物殘存於半導體層SM下方的可能性高。
亦即，嵌入絕緣膜UZ之至少一部分位於半導體層SM下方，表示在形成凹坑DT時，從凹坑DT露出之絕緣層BX受到側蝕刻，半導體層SM之底面的一部分從凹坑DT露出(參考圖8)。在此一狀態下，如同上述檢討例，若未形成嵌入絕緣膜UZ而形成閘極絕緣膜GF101，進一步形成矽膜PS101，而後將其圖案化以形成閘極電極GE101，則如同上述圖28，於半導體層SM下方，容易產生矽膜PS101的蝕刻殘留物(殘存部EZ)。此係因，將矽膜PS101圖案化之蝕刻步驟中，位於半導體層SM下方之部分的矽膜PS101，受到半導體層SM遮蔽而不易蝕刻，故矽膜PS101的殘存部EZ留在半導體層SM下方之故。
相對於此，本實施形態中，即便在凹坑DT形成時絕緣層BX受到側蝕刻而從凹坑DT露出半導體層SM之底面的一部分，仍藉由將嵌入絕緣膜UZ形成於凹坑DT內，而可防止閘極電極形成用的導電膜(此處為矽膜PS)之蝕刻殘留物殘存在半導體層SM下方。因此，在形成凹坑DT時絕緣層BX受到側蝕刻而使半導體層SM之底面的一部分從凹坑DT露出之情況，若應用本實施形態或下述實施形態2，則其效果極大。亦即，本實施形態或下述實施形態2中，在嵌入絕緣膜UZ之至少一部分位於半導體層SM下方的情況，形成嵌入絕緣膜UZ所產生的效果極大，具體而言，防止閘極電極形成用的導電膜之蝕刻殘留物的效果為極大。
(實施形態2) 參考附圖說明本實施形態2之半導體裝置的製程。圖31～圖35為，本實施形態2的半導體裝置之製程中的要部剖面圖。與上述實施形態1同樣地，在本實施形態2之圖31～圖35的各圖中，於左側顯示A－A剖面之剖面圖，於右側顯示B－B剖面之剖面圖。此處，在相當於上述圖11及圖15的俯視圖所示之A－A線位置的剖面圖，與A－A剖面圖對應；在相當於上述圖11及圖15的俯視圖所示之B－B線位置的剖面圖，與B－B剖面圖對應。
本實施形態2，形成嵌入絕緣膜UZ的手法，但與上述實施形態1相異。亦即，上述實施形態1中，雖藉由將嵌入絕緣膜UZ用的絕緣膜ZM4回蝕而形成嵌入絕緣膜UZ，但本實施形態2中，係藉由將嵌入絕緣膜UZ用的絕緣膜ZM4研磨處理(CMP處理)而形成嵌入絕緣膜UZ。以下，參考圖31～圖35，對於本實施形態2的製程具體地予以說明。
本實施形態2的製程，在至形成絕緣膜ZM4而獲得上述圖9的構造為止，皆與上述實施形態1的製程相同，故此處省略其重複的說明。
形成絕緣膜ZM4而獲得上述圖9的構造後，本實施形態2，研磨絕緣膜ZM4。將此研磨，稱作絕緣膜ZM4的研磨處理。作為絕緣膜ZM4的研磨處理，可適宜利用CMP處理。藉由施行絕緣膜ZM4的研磨處理，而將凹坑DT之外部的絕緣膜ZM4去除，使絕緣膜ZM4之一部分殘存在凹坑DT內。藉此，露出半導體層SM之頂面，並於凹坑DT內形成嵌入絕緣膜UZ。嵌入絕緣膜UZ，由殘存在凹坑DT內之絕緣膜ZM4構成。另，絕緣膜ZM4的研磨處理結束之階段的俯視圖，與上述圖11幾乎相同，故再度省略圖示。
亦如同上述實施形態1所說明，凹坑DT，形成在俯視時與半導體層SM鄰接的位置(區域)，故嵌入至凹坑DT之嵌入絕緣膜UZ，亦形成在俯視時與半導體層SM鄰接的位置(區域)。亦即，凹坑DT，以俯視時包圍半導體層SM的方式形成，故嵌入至凹坑DT之嵌入絕緣膜UZ，亦以俯視時包圍半導體層SM的方式形成(參考上述圖11)。此點，本實施形態2亦與上述實施形態1相同。
嵌入絕緣膜UZ，雖以嵌入(填埋)凹坑DT的方式形成，但本實施形態2中，嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置幾乎相同。此係因，絕緣膜ZM4的研磨處理，必須施行至將半導體層SM上之絕緣膜ZM4去除而露出半導體層SM之頂面為止。絕緣膜ZM4的研磨處理中，若將半導體層SM上之絕緣膜ZM4去除而露出半導體層SM之頂面，則形成的嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置成為幾乎相同。亦即，半導體層SM之頂面與嵌入絕緣膜UZ之頂面，成為位於同一平面上。絕緣膜ZM4的研磨處理，以相較於絕緣膜ZM4使半導體層SM不易研磨的條件施行研磨處理，可將半導體層SM作為研磨阻擋膜使用。
此外，絕緣膜ZM4的研磨處理，不僅研磨去除絕緣膜ZM4，可能有亦將元件隔離區ST的一部分(上部)研磨去除之情況。亦即，元件隔離區ST中的較半導體層SM之頂面位於更高位置的部分，可能因絕緣膜ZM4的研磨處理而研磨去除。
因此，若絕緣膜ZM4的研磨處理結束，則嵌入絕緣膜UZ之頂面的高度位置與半導體層SM之頂面的高度位置成為幾乎相同，而元件隔離區ST之頂面的高度位置，亦可能與半導體層SM之頂面的高度位置、嵌入絕緣膜UZ之頂面幾乎相同。此一情況，半導體層SM之頂面、嵌入絕緣膜UZ之頂面、元件隔離區ST之頂面，位於同一平面上。
如此地，獲得將嵌入絕緣膜UZ嵌入至凹坑DT之構造。
本實施形態2，之後的步驟與上述實施形態1基本上亦相同。亦即，因應必要施行洗淨處理(洗淨用的濕蝕刻處理)藉而將半導體層SM之表面潔淨化後，如圖32所示，於半導體層SM之表面，形成閘極絕緣膜GF。關於閘極絕緣膜GF的形成法與材料，本實施形態2，亦與上述實施形態1相同。
另，本實施形態2中，係藉由絕緣膜ZM4的研磨處理而形成嵌入絕緣膜UZ，故半導體層SM之側面，被嵌入絕緣膜UZ覆蓋，並未露出，故閘極絕緣膜GF，形成於半導體層SM之頂面，並未形成於半導體層SM之側面。
接著，如圖33所示，於SOI基板1之主面上，亦即，於閘極絕緣膜GF、嵌入絕緣膜UZ及元件隔離區ST上，作為閘極電極形成用的導電膜形成矽膜PS後，於矽膜PS上形成絕緣膜CPZ。
接著，如圖34所示，利用光微影技術及乾蝕刻技術將絕緣膜CPZ圖案化後，將經圖案化的絕緣膜CPZ作為蝕刻遮罩使用，將矽膜PS乾蝕刻而使其圖案化，藉以形成由閘極電極GE與其上方的罩蓋絕緣膜CP構成之疊層體LT。閘極電極GE，由經圖案化的矽膜PS構成；罩蓋絕緣膜CP，由圖案化的絕緣膜CPZ構成。閘極電極GE(疊層體LT)，隔著閘極絕緣膜GF而形成於半導體層SM上。未被閘極電極GE覆蓋之部分的閘極絕緣膜GF，可藉由將矽膜PS圖案化時的乾蝕刻或其後的濕蝕刻等去除。
與上述實施形態1同樣地，本實施形態2中，閘極電極GE的閘極寬度方向之兩端部，亦位於元件隔離區ST上；閘極電極GE，一部分位於嵌入絕緣膜UZ上。亦即，閘極電極GE，具有：隔著閘極絕緣膜GF而形成於半導體層SM上之部分、位於嵌入絕緣膜UZ上之部分、及位於元件隔離區ST上之部分。
接著，如圖35所示，與上述實施形態1同樣地，於疊層體LT之側面上形成側壁間隔件SW1。側壁間隔件SW1的構造、形成方式，在本實施形態2亦與上述實施形態1相同，故此處省略其說明。
接著，如圖35所示，藉由磊晶成長，於SOI基板1的半導體層SM上形成半導體層EP。如同上述實施形態1所說明，半導體層EP，係源極/汲極用(源極/汲極形成用)的半導體層(磊晶半導體層)。關於半導體層EP的構造、形成法、及形成位置，本實施形態2亦與上述實施形態1幾乎相同。
然則，本實施形態2中，係藉由絕緣膜ZM4的研磨處理而形成嵌入絕緣膜UZ，故半導體層SM之側面，被嵌入絕緣膜UZ覆蓋，並未露出，故磊晶層(半導體層EP)並未從半導體層SM之側面成長。
以後的步驟，本實施形態2亦與上述實施形態1相同，施行參考上述圖18～圖24所說明的步驟，此處省略其圖示及重複的說明。
以下，對於本實施形態2之半導體裝置的構成(構造)，與上述實施形態1之半導體裝置的主要相異點予以說明。
本實施形態2中，反映藉由絕緣膜ZM4的研磨處理形成嵌入絕緣膜UZ，嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置成為幾乎相同。亦即，半導體層SM之頂面與嵌入絕緣膜UZ之頂面，成為位於同一平面上。
此外，反映藉由絕緣膜ZM4的研磨處理形成嵌入絕緣膜UZ，亦有元件隔離區ST之頂面的高度位置，與半導體層SM之頂面的高度位置、嵌入絕緣膜UZ之頂面成為幾乎相同的情況。亦即，亦有半導體層SM之頂面、嵌入絕緣膜UZ之頂面、元件隔離區ST之頂面，位於同一平面上的情況。
本實施形態2之半導體裝置的其他構造，與上述實施形態1幾乎相同，故此處省略其重複的說明。
接著，對本實施形態2之效果予以說明。
本實施形態2中，亦可獲得與上述實施形態1幾乎相同之效果。簡而言之，藉由形成嵌入絕緣膜UZ，而可防止閘極電極形成用的導電膜(此處為矽膜PS)之蝕刻殘留物殘存在凹坑DT內，可改善半導體裝置的可靠度。
然則，本實施形態2之情況，藉由以絕緣膜ZM4的研磨處理形成嵌入絕緣膜UZ，進一步亦可獲得如下的效果。
亦即，本實施形態2中，藉由絕緣膜ZM4的研磨處理形成嵌入絕緣膜UZ，故容易控制嵌入絕緣膜UZ之頂面的高度位置，若將絕緣膜ZM4研磨處理直至露出半導體層SM之頂面為止，則嵌入絕緣膜UZ之頂面的高度位置，與半導體層SM之頂面的高度位置成為幾乎相同。如同上述實施形態1所說明，若嵌入絕緣膜UZ之頂面的高度位置變得較半導體層SM之底面的高度位置更低，則在半導體層SM的底面與嵌入絕緣膜UZ的頂面之間產生間隙，矽膜PS嵌入至該間隙，而有在閘極電極形成後亦殘存的可能。然而，本實施形態2中，藉由絕緣膜ZM4的研磨處理形成嵌入絕緣膜UZ，故容易控制嵌入絕緣膜UZ之頂面的高度位置，嵌入絕緣膜UZ之頂面的高度位置與半導體層SM之頂面的高度位置成為幾乎相同，故可更為確實地防止嵌入絕緣膜UZ之頂面的高度位置較半導體層SM之底面的高度位置變得更低。因此，相較於上述實施形態1，本實施形態2使嵌入絕緣膜UZ形成步驟之管理變得簡單，變得容易製造半導體裝置。
此外，本實施形態2中，作為絕緣膜ZM4，可適宜使用氧化矽膜或氮化矽膜。
然則，使用氧化矽膜作為絕緣膜ZM4之情況，絕緣膜ZM4與元件隔離區ST係由相同材料(氧化矽)構成，故在絕緣膜ZM4的研磨處理，絕緣膜ZM4之研磨速度與元件隔離區ST之研磨速度成為幾乎相同。因此，本實施形態2中，使用氧化矽膜作為絕緣膜ZM4之情況，變得容易使元件隔離區ST之頂面的高度位置，與嵌入絕緣膜UZ之頂面的高度位置幾乎相同，不易在元件隔離區ST與嵌入絕緣膜UZ之間(邊界)產生段差。因此，變得容易防止在元件隔離區ST與嵌入絕緣膜UZ之間(邊界)產生段差的情況之缺陷。
此外，本實施形態2中，使用氮化矽膜作為絕緣膜ZM4之情況，藉由形成閘極絕緣膜之前的洗淨處理(氟酸洗淨或RCA洗淨)，容易抑制或防止嵌入絕緣膜UZ受到蝕刻。
以上，雖依據本發明之實施形態具體地說明本案發明人所提出的發明，但本發明並未限定於上述實施形態，自然可在不脫離其要旨之範圍內進行各種變更。
1‧‧‧SOI基板
BX‧‧‧絕緣層
CP、CP101‧‧‧罩蓋絕緣膜
CPZ、CPZ101‧‧‧絕緣膜
DT‧‧‧凹坑
EP、EP101‧‧‧半導體層
EX‧‧‧n－型半導體區
EZ‧‧‧殘存部
GE、GE101‧‧‧閘極電極
GF、GF101‧‧‧閘極絕緣膜
GF101a‧‧‧絕緣膜
GP‧‧‧半導體區
IL1、IL2‧‧‧絕緣膜
LS‧‧‧半導體層之底面
LT、LT101‧‧‧疊層體
M1‧‧‧配線
OP‧‧‧開口部
P1‧‧‧離子注入
PG‧‧‧栓塞
PS、PS101‧‧‧矽膜
PR1‧‧‧光阻圖案
SB‧‧‧半導體基板
SD‧‧‧n＋型半導體區
SL‧‧‧金屬矽化物層
SM、SM1‧‧‧半導體層
ST‧‧‧元件隔離區
SW1、SW2、SW101‧‧‧側壁間隔件
SZ1、SZ2‧‧‧絕緣膜
TR‧‧‧溝
US‧‧‧半導體層之頂面
UZ‧‧‧嵌入絕緣膜
UZ1‧‧‧嵌入絕緣膜之頂面
ZM1、ZM2、ZM3、ZM4‧‧‧絕緣膜
圖1係一實施形態的半導體裝置之製程中的要部剖面圖。 圖2係接續圖1的半導體裝置之製程中的要部剖面圖。 圖3係接續圖2的半導體裝置之製程中的要部剖面圖。 圖4係接續圖3的半導體裝置之製程中的要部剖面圖。 圖5係接續圖4的半導體裝置之製程中的要部剖面圖。 圖6係接續圖5的半導體裝置之製程中的要部剖面圖。 圖7係接續圖6的半導體裝置之製程中的要部剖面圖。 圖8係接續圖7的半導體裝置之製程中的要部剖面圖。 圖9係接續圖8的半導體裝置之製程中的要部剖面圖。 圖10係接續圖9的半導體裝置之製程中的要部剖面圖。 圖11係與圖10相同的半導體裝置之製程中的要部俯視圖。 圖12係接續圖10的半導體裝置之製程中的要部剖面圖。 圖13係接續圖12的半導體裝置之製程中的要部剖面圖。 圖14係接續圖13的半導體裝置之製程中的要部剖面圖。 圖15係與圖14相同的半導體裝置之製程中的要部俯視圖。 圖16係接續圖14的半導體裝置之製程中的要部剖面圖。 圖17係接續圖16的半導體裝置之製程中的要部剖面圖。 圖18係接續圖17的半導體裝置之製程中的要部剖面圖。 圖19係接續圖18的半導體裝置之製程中的要部剖面圖。 圖20係接續圖19的半導體裝置之製程中的要部剖面圖。 圖21係接續圖20的半導體裝置之製程中的要部剖面圖。 圖22係接續圖21的半導體裝置之製程中的要部剖面圖。 圖23係接續圖22的半導體裝置之製程中的要部剖面圖。 圖24係接續圖23的半導體裝置之製程中的要部剖面圖。 圖25係一實施形態之半導體裝置的要部剖面圖。 圖26係檢討例的半導體裝置之製程中的要部剖面圖。 圖27係接續圖26的半導體裝置之製程中的要部剖面圖。 圖28係接續圖27的半導體裝置之製程中的要部剖面圖。 圖29係接續圖28的半導體裝置之製程中的要部剖面圖。 圖30係接續圖29的半導體裝置之製程中的要部剖面圖。 圖31係另一實施形態的半導體裝置之製程中的要部剖面圖。 圖32係接續圖31的半導體裝置之製程中的要部剖面圖。 圖33係接續圖32的半導體裝置之製程中的要部剖面圖。 圖34係接續圖33的半導體裝置之製程中的要部剖面圖。 圖35係接續圖34的半導體裝置之製程中的要部剖面圖。

Claims (20)

  1. 一種半導體裝置，具備MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)，該半導體裝置包含： 基板，具備支持基板、該支持基板上之絕緣層、及該絕緣層上之半導體層； 元件隔離區，形成於該基板，貫通該半導體層及該絕緣層，其底部達於該支持基板；以及 該MISFET用的閘極電極，隔著閘極絕緣膜而形成於該半導體層上； 在與該半導體層鄰接的位置，於該元件隔離區形成有凹陷部，於該凹陷部內形成嵌入絕緣膜； 該閘極電極，具備：隔著該閘極絕緣膜而形成於該半導體層上之部分、位於該嵌入絕緣膜上之部分、及位於該元件隔離區上之部分。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該嵌入絕緣膜之至少一部分，位於該半導體層下方。
  3. 如申請專利範圍第1項之半導體裝置，其中， 更包含： 側壁絕緣膜，形成於該閘極電極之側壁上；以及 該MISFET之源極/汲極用的磊晶半導體層，形成於該半導體層上。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該嵌入絕緣膜之頂面的高度位置，與該半導體層之頂面的高度位置相同，或與該半導體層之底面的高度位置相同，抑或，較該半導體層之頂面的高度位置更低且較該半導體層之底面的高度位置更高。
  5. 如申請專利範圍第1項之半導體裝置，其中， 俯視時，該嵌入絕緣膜包圍該半導體層之周圍。
  6. 一種半導體裝置之製造方法，包含如下步驟： (a)步驟，準備具有下述元件之基板：半導體基板；該半導體基板上之絕緣層；該絕緣層上之半導體層；該半導體層上之第1絕緣膜；貫通該第1絕緣膜、該半導體層、及該絕緣層而達於該半導體基板之溝；以及嵌入至該溝內之元件隔離區； (b)步驟，於該(a)步驟後，藉由蝕刻將該第1絕緣膜去除，使該半導體層露出； (c)步驟，於該(b)步驟後，在該半導體層之表面形成閘極絕緣膜；以及 (d)步驟，於該(c)步驟後，隔著該閘極絕緣膜而將閘極電極形成於該半導體層上； 在與該半導體層鄰接的位置，於該元件隔離區形成有凹陷部，於該凹陷部內形成有嵌入絕緣膜之狀態下，施行該(c)步驟； 於該(b)步驟後，且於該(c)步驟前，更包含如下步驟： (c1)步驟，在包含該凹陷部內之該元件隔離區上及該半導體層上，形成該嵌入絕緣膜形成用的第2絕緣膜；以及 (c2)步驟，將該凹陷部之外部的該第2絕緣膜去除，於該凹陷部內留下該第2絕緣膜而形成該嵌入絕緣膜。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 該凹陷部，係於該(b)步驟形成，或於該(b)步驟後且於該(c1)步驟前形成。
  8. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 該嵌入絕緣膜之至少一部分，位於該半導體層下方。
  9. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 於該(c2)步驟，藉由回蝕該第2絕緣膜，而去除該凹陷部之外部的該第2絕緣膜，於該凹陷部內留下該第2絕緣膜而形成該嵌入絕緣膜。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，其中， 在該(c2)步驟形成的該嵌入絕緣膜之頂面的高度位置，與該半導體層之頂面的高度位置相同，或與該半導體層之底面的高度位置相同，抑或，較該半導體層之頂面的高度位置更低且較該半導體層之底面的高度位置更高。
  11. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 在該(c2)步驟，藉由研磨該第2絕緣膜，而去除該凹陷部之外部的該第2絕緣膜，於該凹陷部內留下該第2絕緣膜而形成該嵌入絕緣膜。
  12. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 在該(c2)步驟形成的該嵌入絕緣膜之頂面的高度位置，與該半導體層之頂面的高度位置相同。
  13. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 該(d)步驟，包含： (d1)步驟，在該半導體層上、該嵌入絕緣膜上、及該元件隔離區上，形成該閘極電極形成用的導電膜；以及 (d2)步驟，將該導電膜圖案化而形成該閘極電極。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 該閘極電極，具備：隔著該閘極絕緣膜而形成於該半導體層上之部分、位於該嵌入絕緣膜上之部分、及位於該元件隔離區上之部分。
  15. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 更包含如下步驟： (e)步驟，於該(d)步驟後，在該閘極電極之側壁上形成側壁絕緣膜；以及 (f)步驟，於該(e)步驟後，在未受該閘極電極及該側壁絕緣膜所覆蓋而露出的該半導體層上，使磊晶半導體層磊晶成長。
  16. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 該絕緣層、該第1絕緣膜、及該元件隔離區，由氧化矽構成。
  17. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 該嵌入絕緣膜，係由氮化矽或氧化矽構成。
  18. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 於該(a)步驟後，且於該(b)步驟前，包含： (b1)步驟，將雜質離子注入該半導體基板，形成第1半導體區。
  19. 如申請專利範圍第18項之半導體裝置之製造方法，其中， 於該(b1)步驟，亦將該雜質注入俯視時與該半導體層鄰接的區域之該元件隔離區。
  20. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 該(a)步驟，包含如下步驟： (a1)步驟，準備具有下述元件之該基板：該半導體基板、該半導體基板上之該絕緣層、該絕緣層上之該半導體層、該半導體層上之該第1絕緣膜、及該第1絕緣膜上之第3絕緣膜； (a2)步驟，於該(a1)步驟後，形成貫通該第3絕緣膜、該第1絕緣膜、該半導體層及該絕緣層而達於該半導體基板的該溝； (a3)步驟，於該(a2)步驟後，在該第3絕緣膜上，以填埋該溝內的方式，形成第4絕緣膜； (a4)步驟，於該(a3)步驟後，將該溝之外部的該第4絕緣膜去除，在該溝內，形成由該第4絕緣膜構成之該元件隔離區；以及 (a5)步驟，於該(a4)步驟後，藉由蝕刻將該第3絕緣膜去除； 該絕緣層、該第1絕緣膜、及該第4絕緣膜，係由氧化矽構成； 該第3絕緣膜，係由氮化矽構成。
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