JPH0472757A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0472757A JPH0472757A JP2254054A JP25405490A JPH0472757A JP H0472757 A JPH0472757 A JP H0472757A JP 2254054 A JP2254054 A JP 2254054A JP 25405490 A JP25405490 A JP 25405490A JP H0472757 A JPH0472757 A JP H0472757A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 29
- 150000004767 nitrides Chemical class 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 230000002265 prevention Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims 1
- 239000002245 particle Substances 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 34
- 210000004027 cell Anatomy 0.000 description 11
- 238000011161 development Methods 0.000 description 5
- 230000018109 developmental process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Thin Film Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置及びその製造方法に関するもの
で、特にスタック−トレンチ併合型キャパシタ（ｃａｐ
ａｃｉｔｏｒ） の電気的な特性を向上させうる半導体
装置及びその製造方法に関するものである。
で、特にスタック−トレンチ併合型キャパシタ（ｃａｐ
ａｃｉｔｏｒ） の電気的な特性を向上させうる半導体
装置及びその製造方法に関するものである。
最近、半導体製造技術の発達と共にメモリ素子の応用分
野が広がって行くにつれ、大容量のメモリ素子開発が進
んでいるが、特に一つのメモリセル（ｃｅｌｌ） を一
つのキャパシタと一つのトランジスタより構成すること
によって高集積化に有利なり ＲＡ Ｍ （Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
の注目に値する発展がなされて来た。
野が広がって行くにつれ、大容量のメモリ素子開発が進
んでいるが、特に一つのメモリセル（ｃｅｌｌ） を一
つのキャパシタと一つのトランジスタより構成すること
によって高集積化に有利なり ＲＡ Ｍ （Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
の注目に値する発展がなされて来た。
このＤＲＡＭは集積度の向上のためのメモリセル構造に
よって従来プレーナ（ｐｌａｎａｒ） 形キャパシタセ
ルからスタック（ｓｔａｃｋ） 形キャパシタセルと
トレンチ（ｔｒｅｎｃｈ ）形キャパシタセルの三次元
的な構造が考案されて４メガＤＲＡＭに適用されている
が、１６メガＤ ＲＡ Ｍを境にその限界を見せている
。
よって従来プレーナ（ｐｌａｎａｒ） 形キャパシタセ
ルからスタック（ｓｔａｃｋ） 形キャパシタセルと
トレンチ（ｔｒｅｎｃｈ ）形キャパシタセルの三次元
的な構造が考案されて４メガＤＲＡＭに適用されている
が、１６メガＤ ＲＡ Ｍを境にその限界を見せている
。
また、前記スタック形キャパシタセルではトランジスタ
上に積層したキャパシタ構造のため、激しい段差問題が
生じ、トレンチ形キャパシタセルではスケーリングダウ
ン（ｓｃａｌｉｎｇ ｄｏｗｎ）作業の進行によるトレ
ンチ間の漏れ電流問題が生じて６４メガＤＲＡＭに対応
しに（くなった。
上に積層したキャパシタ構造のため、激しい段差問題が
生じ、トレンチ形キャパシタセルではスケーリングダウ
ン（ｓｃａｌｉｎｇ ｄｏｗｎ）作業の進行によるトレ
ンチ間の漏れ電流問題が生じて６４メガＤＲＡＭに対応
しに（くなった。
従って、このような大容量ＤＲＡＭの問題点を解決する
ために新しい３次元構造のキャパシタでスタック−トレ
ンチ併合型キャパシタが提案されたところ、このスタッ
ク−トレンチ型併合キャパシタの製造工程は第１八図な
いし第１Ｄ図に図示された通りである。
ために新しい３次元構造のキャパシタでスタック−トレ
ンチ併合型キャパシタが提案されたところ、このスタッ
ク−トレンチ型併合キャパシタの製造工程は第１八図な
いし第１Ｄ図に図示された通りである。
第１Ａ図は半導体基板１００上にトランジスタの形成工
程を図示したもので、まず半導体基板１００上にフィー
ルド酸化膜１０１ を成長させてアクティブ領域を限定
する。そして、前記アクティブ領域上にはメモリセルの
構成要素であるトランジスタのゲート電極１、ソース領
域２及びドレーン領域３を形成し、かつ前記フィールド
酸化膜１０１ の所定部分には隣接するメモリセルのゲ
ート電極と連結される第１導電層４、例えば不純物がド
ーピングされた第１多結晶シリコン層を形成する。前述
した構造の全体表面上に第１絶縁層５、例えばＨＴ Ｏ
（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ ０ｘｉｄｅ）膜
を１５００Å〜４０００人程度程度さで形成する。
程を図示したもので、まず半導体基板１００上にフィー
ルド酸化膜１０１ を成長させてアクティブ領域を限定
する。そして、前記アクティブ領域上にはメモリセルの
構成要素であるトランジスタのゲート電極１、ソース領
域２及びドレーン領域３を形成し、かつ前記フィールド
酸化膜１０１ の所定部分には隣接するメモリセルのゲ
ート電極と連結される第１導電層４、例えば不純物がド
ーピングされた第１多結晶シリコン層を形成する。前述
した構造の全体表面上に第１絶縁層５、例えばＨＴ Ｏ
（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ ０ｘｉｄｅ）膜
を１５００Å〜４０００人程度程度さで形成する。
第１Ｂ図は開口６の形成工程を図示したもので、前記第
１絶縁層５上にフォトレジスト塗布、マスク露光、現像
などの工程を経てフオトレジスＦ 、ｓ＋ターンＰＲを
形成し、このパターンＰＲを適用して前記第１絶縁層５
をエツチングすることによってソース領域２の一部分を
露出させる開口６を形成する。
１絶縁層５上にフォトレジスト塗布、マスク露光、現像
などの工程を経てフオトレジスＦ 、ｓ＋ターンＰＲを
形成し、このパターンＰＲを適用して前記第１絶縁層５
をエツチングすることによってソース領域２の一部分を
露出させる開口６を形成する。
第１Ｃ図はトレンチ１０の形成工程を図示したもので、
前記フォトレジストパターンを除去し、前記第１絶縁Ｆ
ｉ５はマスクを使って基板を異方性エツチングすること
によってトレンチ１０を形成する。
前記フォトレジストパターンを除去し、前記第１絶縁Ｆ
ｉ５はマスクを使って基板を異方性エツチングすること
によってトレンチ１０を形成する。
第１Ｄ図はキャパシタの第１電極で使われる第２導電層
１３の形成工程を図示したもので、前記トレンチ１０内
面と第１絶縁層５上に低圧化学気相成長（Ｌｏｗ Ｐｒ
ｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ ：Ｌ Ｐ ＣＶ Ｄ） 装置を利用し
テ５００Å〜４００００ 程度度の第２多結晶シリコン
層を形成した後不純物を注入することによってキャパシ
タの第１電極で使われる第２導電層１３を形成する。こ
の際、前記第２多結晶シリコン層に注入された不純物が
熱工程を経るうちにトレンチ１０のまわりの基板１００
に拡散され不純物拡散領域１４を形成する。
１３の形成工程を図示したもので、前記トレンチ１０内
面と第１絶縁層５上に低圧化学気相成長（Ｌｏｗ Ｐｒ
ｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ ：Ｌ Ｐ ＣＶ Ｄ） 装置を利用し
テ５００Å〜４００００ 程度度の第２多結晶シリコン
層を形成した後不純物を注入することによってキャパシ
タの第１電極で使われる第２導電層１３を形成する。こ
の際、前記第２多結晶シリコン層に注入された不純物が
熱工程を経るうちにトレンチ１０のまわりの基板１００
に拡散され不純物拡散領域１４を形成する。
前記第１Ｄ図工程以後には前記第２導電層をエツチング
することによってキャパシタの第１電極パターンを形成
し、この第１電極パターンの表面が覆われるように誘電
体膜を形成し、前記誘電体膜上にキャパシタの第２電極
で使われる第３導電層を形成してスタック−トレンチ併
合型キャパシタを完成する。
することによってキャパシタの第１電極パターンを形成
し、この第１電極パターンの表面が覆われるように誘電
体膜を形成し、前記誘電体膜上にキャパシタの第２電極
で使われる第３導電層を形成してスタック−トレンチ併
合型キャパシタを完成する。
前述した従来スタック−トレンチ併合型キャパシタの製
造方法では、キャパシタの第１電極で使われる第２導電
層を、多結晶シリコン層に不純物を注入した後、熱処理
工程を通じて形成することによってトレンチのまわりに
不純物拡散領域を形成する。従って、前記不純物拡散領
域によりトレンチとトレンチとの間にパンチスルー（ｐ
ｕｎｃｈｔｈｒｏｕｇｈ）現象が生じ、このパンチスル
ー現象が生じる前記トレンチとトレンチとの間の領域に
空乏領域が形成されるので、素子間の破壊電圧が低くな
る問題点があった。
造方法では、キャパシタの第１電極で使われる第２導電
層を、多結晶シリコン層に不純物を注入した後、熱処理
工程を通じて形成することによってトレンチのまわりに
不純物拡散領域を形成する。従って、前記不純物拡散領
域によりトレンチとトレンチとの間にパンチスルー（ｐ
ｕｎｃｈｔｈｒｏｕｇｈ）現象が生じ、このパンチスル
ー現象が生じる前記トレンチとトレンチとの間の領域に
空乏領域が形成されるので、素子間の破壊電圧が低くな
る問題点があった。
この発明の目的は前記した通りの従来の技術の問題点を
解決するためにトレンチ側壁に酸化膜を形成することに
よって、トレンチ間のパンチスルー現象や空乏領域での
α粒子によるソフトエラーが防止できるスタック−トレ
ンチ併合型キ苓バシタを提供することにある。
解決するためにトレンチ側壁に酸化膜を形成することに
よって、トレンチ間のパンチスルー現象や空乏領域での
α粒子によるソフトエラーが防止できるスタック−トレ
ンチ併合型キ苓バシタを提供することにある。
この発明の他の目的は前記した構造のキャパシタを効率
的に製造できる製造方法を提供することである。
的に製造できる製造方法を提供することである。
前述した目的を達成するため、この発明によるスタック
−トレンチ併合型キャパシタは、第１伝導型の半導体基
板上にアクティブ領域を限定するために選択的に形成さ
れたフィールド酸化膜と、前記アクティブ領域上に電気
的に絶縁されるように形成されたゲート電極と、前記ゲ
ート電極両側の半導体基板表面に形成されたソース領域
及びドレーン領域と、前記フィールド酸化膜の所定部分
に隣接するメモリセルのゲート電極と連結するために形
成された第１導電層と、前記ソース領域内の半導体基板
に形成されたトレンチと、前記ゲート電極及び第１導電
層を絶縁させるための第１絶縁層と、前記トレンチ内面
及び前記第１絶縁層上に形成された第２導電層を具備す
る半導体装置において、前記半導体基板と前記トレンチ
内面に形成された第２導電層との間に拡散阻止層を具備
することを特徴とする。
−トレンチ併合型キャパシタは、第１伝導型の半導体基
板上にアクティブ領域を限定するために選択的に形成さ
れたフィールド酸化膜と、前記アクティブ領域上に電気
的に絶縁されるように形成されたゲート電極と、前記ゲ
ート電極両側の半導体基板表面に形成されたソース領域
及びドレーン領域と、前記フィールド酸化膜の所定部分
に隣接するメモリセルのゲート電極と連結するために形
成された第１導電層と、前記ソース領域内の半導体基板
に形成されたトレンチと、前記ゲート電極及び第１導電
層を絶縁させるための第１絶縁層と、前記トレンチ内面
及び前記第１絶縁層上に形成された第２導電層を具備す
る半導体装置において、前記半導体基板と前記トレンチ
内面に形成された第２導電層との間に拡散阻止層を具備
することを特徴とする。
前述した構造のキャパシタを製造するに適合の製造方法
は、第１伝導型の半導体基板上にフィールド酸化膜を成
長させアクティブ領域を限定する第１工程と、前記アク
ティブ領域上にメモリセルの構成要素であるトランジス
タのゲート電極、ソ−ス領域及びドレーン領域を形成し
、前記フィールド酸化膜の所定部分４こ第１導電層を形
成し、前記から得られた構造物の上に第１絶縁層を形成
する第２工程と、前記ソース領域上部の第１絶縁層上に
マスクを適用して１次トレンチを形成する第３工程と、
前記第３工程から得られた構造物の上に窒化膜を形成す
る第４工程と、前記窒化膜を前記１次トレンチの側壁に
のみ残す第５工程と、前記１次トレンチと連結されるよ
うに２次トレンチを形成する第６工程と、前記第６工程
後に拡散阻止層を形成する第７工程と、前記１次トレン
チの側壁に形成された窒化膜を除去する第８工程と、前
記第８工程から得られた構造物の上に第２導電層を形成
する第９工程を具備することを特徴とする。
は、第１伝導型の半導体基板上にフィールド酸化膜を成
長させアクティブ領域を限定する第１工程と、前記アク
ティブ領域上にメモリセルの構成要素であるトランジス
タのゲート電極、ソ−ス領域及びドレーン領域を形成し
、前記フィールド酸化膜の所定部分４こ第１導電層を形
成し、前記から得られた構造物の上に第１絶縁層を形成
する第２工程と、前記ソース領域上部の第１絶縁層上に
マスクを適用して１次トレンチを形成する第３工程と、
前記第３工程から得られた構造物の上に窒化膜を形成す
る第４工程と、前記窒化膜を前記１次トレンチの側壁に
のみ残す第５工程と、前記１次トレンチと連結されるよ
うに２次トレンチを形成する第６工程と、前記第６工程
後に拡散阻止層を形成する第７工程と、前記１次トレン
チの側壁に形成された窒化膜を除去する第８工程と、前
記第８工程から得られた構造物の上に第２導電層を形成
する第９工程を具備することを特徴とする。
以下、添付した図面を参照してこの発明の詳細な説明す
る。
る。
この発明によるスタック−トレンチ併合型キャパシタは
、第２図に示したように、第１伝導型の半導体基板１０
０上にアクティブ領域を限定するために選択的にフィー
ルド酸化膜１０１ を形成し、前記アクティブ領域上に
電気的に絶縁されるようにゲート電極１を形成し、この
ゲート電極１の両側の半導体基板表面にソース領域２及
びドレーン領域３を形成し、前記フィールド酸化Ｍ１１
）ｌ 上の所定部分に隣接するメモリセルのゲート電極
と連結される第１導電層４を形成し、前記ソース領域２
内の半導体基板１００ にトレンチｌＯａ、 １０ｂを
形成し、前記ゲート電極１及び第１導電Ｎ４上に第１絶
縁層５を形成し、前記半導体基板１００を連結されるト
レンチの内面と前記第１絶縁層５上に拡散阻止層１２を
形成し、前記拡散阻止層１２上に形成されると同時に、
前記ソース領域２の一部分と連結されるように第２導電
層１３を形成してスタック−トレンチ併合型構造の一部
を有する。
、第２図に示したように、第１伝導型の半導体基板１０
０上にアクティブ領域を限定するために選択的にフィー
ルド酸化膜１０１ を形成し、前記アクティブ領域上に
電気的に絶縁されるようにゲート電極１を形成し、この
ゲート電極１の両側の半導体基板表面にソース領域２及
びドレーン領域３を形成し、前記フィールド酸化Ｍ１１
）ｌ 上の所定部分に隣接するメモリセルのゲート電極
と連結される第１導電層４を形成し、前記ソース領域２
内の半導体基板１００ にトレンチｌＯａ、 １０ｂを
形成し、前記ゲート電極１及び第１導電Ｎ４上に第１絶
縁層５を形成し、前記半導体基板１００を連結されるト
レンチの内面と前記第１絶縁層５上に拡散阻止層１２を
形成し、前記拡散阻止層１２上に形成されると同時に、
前記ソース領域２の一部分と連結されるように第２導電
層１３を形成してスタック−トレンチ併合型構造の一部
を有する。
第３八図ないし第３■図はこの発明によるスタック−ト
レンチ併合型キャパシタの製造工程を図示した一実施例
の工程順序図である。
レンチ併合型キャパシタの製造工程を図示した一実施例
の工程順序図である。
第３Ａ図は半導体基板１００上におけるトランジスタの
形成工程を図示したもので、まず第１伝導型の半導体基
板１００上に選択酸化法によるフィールド酸化膜１０１
を成長させアクティブ領域を限定する。このアクティブ
領域上に１００Å〜２００人程程度ゲート酸化膜を形成
し、このゲート酸化膜上にトランジスタのゲート電極１
となる第１導電層、例えば不純物がドーピングされた１
１多結晶シリコン層を形成し、同時に前記フィールド酸
化膜１０１上の所定部分に隣接するメモリセルのゲート
電極と連結される第１導電層４、例えば不純物がドーピ
ングされた第１多結晶シリコン層を形成する。そして、
前記ゲート電極ｌの両側の半導体基板表面にイオン注入
を通じてソース領域２及びドレーン領域３を形成し、前
述した構造の全体表面上に第１絶縁層５、例えば１５０
０Å〜４０００人程度程度ＴＯ膜を形成する。
形成工程を図示したもので、まず第１伝導型の半導体基
板１００上に選択酸化法によるフィールド酸化膜１０１
を成長させアクティブ領域を限定する。このアクティブ
領域上に１００Å〜２００人程程度ゲート酸化膜を形成
し、このゲート酸化膜上にトランジスタのゲート電極１
となる第１導電層、例えば不純物がドーピングされた１
１多結晶シリコン層を形成し、同時に前記フィールド酸
化膜１０１上の所定部分に隣接するメモリセルのゲート
電極と連結される第１導電層４、例えば不純物がドーピ
ングされた第１多結晶シリコン層を形成する。そして、
前記ゲート電極ｌの両側の半導体基板表面にイオン注入
を通じてソース領域２及びドレーン領域３を形成し、前
述した構造の全体表面上に第１絶縁層５、例えば１５０
０Å〜４０００人程度程度ＴＯ膜を形成する。
第３Ｂ図は開口６の形成工程を図示したもので、前記第
１絶縁層５上にフォトレジスト塗布、マスク露光、現像
など−の工程を経てフォトレジストパターンＰＲを形成
し、このパターンＰＲを適用して前記第１絶縁層５をエ
ツチングすることによってソース領域２の一部分を露出
させる開口６を形成する。
１絶縁層５上にフォトレジスト塗布、マスク露光、現像
など−の工程を経てフォトレジストパターンＰＲを形成
し、このパターンＰＲを適用して前記第１絶縁層５をエ
ツチングすることによってソース領域２の一部分を露出
させる開口６を形成する。
第３Ｃ図は１次トレンチ１０ａの形成工程を図示したも
ので、前記フォトレジストパターンを除去し、前記第１
絶縁層５はマスクを使って前記ソース領域２の深さほど
基板を異方性エツチングすることによって１次トレンチ
１０ａを形成する。
ので、前記フォトレジストパターンを除去し、前記第１
絶縁層５はマスクを使って前記ソース領域２の深さほど
基板を異方性エツチングすることによって１次トレンチ
１０ａを形成する。
第３Ｄ図は窒化膜１１の形成工程を図示したもので、前
記第３Ｃ図の工程以後ＬＰＧＶＤ装置を利用して５０Å
〜２００人程度の窒化膜１１を形成する。
記第３Ｃ図の工程以後ＬＰＧＶＤ装置を利用して５０Å
〜２００人程度の窒化膜１１を形成する。
第３Ｅ図は前記窒化膜１１を前記１次トレンチ１０ａの
側壁にのみ残す工程を図示したもので、前記第３Ｄ図の
工程以後異方性エツチングで窒化膜を全面エツチングす
れば第３Ｅ図に図示されたように１次トレンチ１０ａの
側壁、すなわち露出されたソース領域側壁にのみ窒化膜
１１が残り、その他の部分ではすべての窒化膜が除去さ
れる。従って、前記１次トレンチ１０ａの底面にも窒化
膜が除去され基板が露出される。
側壁にのみ残す工程を図示したもので、前記第３Ｄ図の
工程以後異方性エツチングで窒化膜を全面エツチングす
れば第３Ｅ図に図示されたように１次トレンチ１０ａの
側壁、すなわち露出されたソース領域側壁にのみ窒化膜
１１が残り、その他の部分ではすべての窒化膜が除去さ
れる。従って、前記１次トレンチ１０ａの底面にも窒化
膜が除去され基板が露出される。
第３Ｆ図は前記１次トレンチと連結されるように２次ト
レンチ１０ｂを形成する工程を図示したもので、前記１
次トレンチが形成された半導体基板１００ 上に前記１
次トレンチと連結されるように一定深さ、例えば１μｍ
〜３μｍ程度の深さの２次トレンチ１０ｂを形成する。
レンチ１０ｂを形成する工程を図示したもので、前記１
次トレンチが形成された半導体基板１００ 上に前記１
次トレンチと連結されるように一定深さ、例えば１μｍ
〜３μｍ程度の深さの２次トレンチ１０ｂを形成する。
この際、前記１次トレンチの側壁に形成された窒化膜１
１は続けて残る。
１は続けて残る。
第３Ｇ図は拡散阻止層１２の形成工程を図示したもので
、前記第３Ｆ図の工程以後５０Å〜５００人程度の拡散
阻止層１２、例えば酸化膜を熱的に成長させる。
、前記第３Ｆ図の工程以後５０Å〜５００人程度の拡散
阻止層１２、例えば酸化膜を熱的に成長させる。
この際、前記１次トレンチの側壁に形成された窒化膜１
１はこの窒化膜上に酸化膜が熱的に成長されることを防
ぐので、前記２次トレンチ１０ｂの内面と前記第１絶縁
層５上のみに酸化膜１２が成長される。
１はこの窒化膜上に酸化膜が熱的に成長されることを防
ぐので、前記２次トレンチ１０ｂの内面と前記第１絶縁
層５上のみに酸化膜１２が成長される。
第３ＨＩ！ｌは前記１次トレンチの側壁に形成された窒
化膜の除去工程を図示したもので、湿式蝕刻法を利用し
て前記１次トレンチの側壁に形成された窒化膜を選択的
に除去することによって前記１次トレンチの側壁、すな
わち露出されたソース領域２の側壁を露出させる。
化膜の除去工程を図示したもので、湿式蝕刻法を利用し
て前記１次トレンチの側壁に形成された窒化膜を選択的
に除去することによって前記１次トレンチの側壁、すな
わち露出されたソース領域２の側壁を露出させる。
第３工図はキャパシタの第１電極で使われる第２導電層
１３の形成工程を図示したもので、前記第３Ｈ図の工程
以後１０００Å〜２０００人程度程度２多結晶シリコン
層を形成した後、不純物を注入することによってキャパ
シタの第１電極で使われる第２導電層１３を形成する。
１３の形成工程を図示したもので、前記第３Ｈ図の工程
以後１０００Å〜２０００人程度程度２多結晶シリコン
層を形成した後、不純物を注入することによってキャパ
シタの第１電極で使われる第２導電層１３を形成する。
この際、前記第２導電層１３は前記窒化膜が除去された
ソース領域２部分でこのソース領域と部分的に連結され
る。
ソース領域２部分でこのソース領域と部分的に連結され
る。
前記第３■図の工程後に誘電膜及びキャパシタの第２電
極で使われる第３導電層を形成することによってスタッ
ク−トレンチ併合型キャパシタを完成する。
極で使われる第３導電層を形成することによってスタッ
ク−トレンチ併合型キャパシタを完成する。
以上のようなこの発明によるキャパシタはソース領域内
の半導体基板に形成されたトレンチ内面に拡散阻止層を
形成することによって、従来トレンチのまわりに形成さ
れた不純物拡散領域を防げるし、それ故トレンチとトレ
ンチとの間のパンチスルー現象及び空乏領域でのα粒子
によるソフトエラーが防止できる。従って、キャパシタ
の信頼度及び電気的特性の向上をもたらす。また、前記
トレンチが形成されたソース領域部分では前記拡散阻止
層が形成されないので、Ｎ２導電層形成時、前記ソース
領域と前記第２導電層が部分的に連結されることによっ
て、前記第２導電層がキャパシタの第１電極で使用でき
るようになる。
の半導体基板に形成されたトレンチ内面に拡散阻止層を
形成することによって、従来トレンチのまわりに形成さ
れた不純物拡散領域を防げるし、それ故トレンチとトレ
ンチとの間のパンチスルー現象及び空乏領域でのα粒子
によるソフトエラーが防止できる。従って、キャパシタ
の信頼度及び電気的特性の向上をもたらす。また、前記
トレンチが形成されたソース領域部分では前記拡散阻止
層が形成されないので、Ｎ２導電層形成時、前記ソース
領域と前記第２導電層が部分的に連結されることによっ
て、前記第２導電層がキャパシタの第１電極で使用でき
るようになる。
第１八図ないし第１Ｄ図は従来のスタック−トレンチ併
合型キャパシタの製造工程を図示した工程順序図、第２
図はこの発明によるスタック−トレンチ併合型キャパシ
タの断面図、第３Ａ図ないし第３Ｉ図はこの発明による
スタック−トレンチ併合型キャパシタの製造工程の一実
施例の工程順序図である。 １：ゲート電極あるいは第１導電層あるいは第１多結晶
シリコン層 ２：ソース領域 ３ニドレーン領域４：第１導電
層あるいは第１多結晶シリコン層５：第１絶縁層
６：開口 １０ニドレンチ ｔｏａ ： １次トレンチ １０ｂ ： ２次トレンチ １１：窒化膜 １２：拡散阻止層あるいは酸化膜 １３：第１電極あるいは第２導電層あるいは第２多結晶
シリコン層 １４：不純物拡散領域 ＰＲニアオドレジストパターン
合型キャパシタの製造工程を図示した工程順序図、第２
図はこの発明によるスタック−トレンチ併合型キャパシ
タの断面図、第３Ａ図ないし第３Ｉ図はこの発明による
スタック−トレンチ併合型キャパシタの製造工程の一実
施例の工程順序図である。 １：ゲート電極あるいは第１導電層あるいは第１多結晶
シリコン層 ２：ソース領域 ３ニドレーン領域４：第１導電
層あるいは第１多結晶シリコン層５：第１絶縁層
６：開口 １０ニドレンチ ｔｏａ ： １次トレンチ １０ｂ ： ２次トレンチ １１：窒化膜 １２：拡散阻止層あるいは酸化膜 １３：第１電極あるいは第２導電層あるいは第２多結晶
シリコン層 １４：不純物拡散領域 ＰＲニアオドレジストパターン
Claims (1)
- 【特許請求の範囲】 １、第１伝導型の半導体基板上にアクティブ領域を限定
するために選択的に形成されたフィールド酸化膜と；前
記アクティブ領域上に電気的に絶縁されるように形成さ
れたゲート電極と；前記ゲート電極両側の半導体基板表
面に形成されたソース領域及びドレーン領域と；前記フ
ィールド酸化膜の所定部分に隣接するメモリセルのゲー
ト電極と連結するために形成された第１導電層と；前記
ソース領域内の半導体基板に形成されたトレンチと；前
記ゲート電極及び第１導電層を絶縁するための第１絶縁
層と；前記トレンチ内面及び前記第１絶縁層上に形成さ
れた第２導電層；及び前記半導体基板と、前記トレンチ
内面に形成された第２導電層との間に形成された拡散阻
止層を具備する半導体装置。 ２、前記拡散阻止層は酸化膜よりなることを特徴とする
請求項第１項記載の半導体装置。３、前記第１及び第２
導電層は不純物がドーピングされた多結晶シリコン層よ
りなることを特徴とする請求項第１項記載の半導体装置
。 ４、第１伝導型の半導体基板上にフィールド酸化膜を成
長させアクティブ領域を限定する第１工程； 前記アクティブ領域上にトランジスタのゲート電極、ソ
ース領域及びドレーン領域を形成し、前記フィールド酸
化膜の所定部分に第１導電層を形成し、前記から得られ
た構造物の上に第１絶縁層を形成する第２工程； 前記ソース領域上部の第１絶縁層上にマスクを適用して
１次トレンチを形成する第３工程；前記第３工程から得
られた構造物に窒化膜を形成する第４工程； 前記窒化膜を前記１次トレンチの側壁にのみ残す第５工
程； 前記１次トレンチと連結されるように２次トレンチを形
成する第６工程； 前記第６工程後に拡散阻止層を形成する第７工程； 前記１次トレンチの側壁に形成された窒化膜を除去する
第８工程； 前記第８工程から得られた構造物の上に第２導電層を形
成する第９工程を具備する半導体装置の製造方法。 ５、前記第３工程は前記第１絶縁層上にフォトレジスト
パターンを形成し、このパターンを適用して前記第１絶
縁層をエッチングすることによって、ソース領域の一部
分を露出させる開口を形成する第１段階と； 前記フォトレジストパターンを除去し、前記第１絶縁層
はマスクを使って前記ソース領域の深さほど半導体基板
を異方性エッチングする第２段階よりなることを特徴と
する請求項第４項記載の半導体装置の製造方法。 ６、前記第４工程の窒化膜は低圧化学気相成長装置を利
用して５０Å〜２００Å程度の厚さで形成することを特
徴とする請求項第４項記載の半導体装置の製造方法。 ７、前記第５工程は前記第４工程以後窒化膜を全面エッ
チングすることによってなることを特徴とする請求項第
４項記載の半導体装置の製造方法。 ８、前記第６工程の２次トレンチは前記１次トレンチが
形成された半導体基板を一定深さで異方性エッチングす
ることによって形成することを特徴とする請求項第４項
記載の半導体装置の製造方法。 ９、前記一定深さは１μｍ〜３μｍ程度であることを特
徴とする請求項第８項記載の半導体装置の製造方法。 １０、前記第７工程の拡散阻止層は前記第６工程以後に
５０Å〜５００Å程度の酸化膜を熱的に成長させること
によって形成することを特徴とする請求項第４項記載の
半導体装置の製造方法。 １１、前記第８工程の窒化膜は湿式蝕刻法を通じて除去
することを特徴とする請求項第４項記載の半導体装置の
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10587 | 1990-07-12 | ||
| KR1019900010587A KR930006144B1 (ko) | 1990-07-12 | 1990-07-12 | 반도체 장치 및 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472757A true JPH0472757A (ja) | 1992-03-06 |
Family
ID=19301186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254054A Pending JPH0472757A (ja) | 1990-07-12 | 1990-09-20 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH0472757A (ja) |
| KR (1) | KR930006144B1 (ja) |
| DE (1) | DE4029070A1 (ja) |
| FR (1) | FR2664742A1 (ja) |
| GB (1) | GB2246014A (ja) |
| IT (1) | IT1243102B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10059651B2 (en) * | 2014-10-31 | 2018-08-28 | Dow Global Technologies Llc | Separation process |
| KR102482504B1 (ko) * | 2018-04-23 | 2022-12-30 | 주식회사 엘지화학 | t-부틸 메타크릴레이트의 제조방법 |
| US11031404B2 (en) * | 2018-11-26 | 2021-06-08 | Etron Technology, Inc. | Dynamic memory structure with a shared counter electrode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384149A (ja) * | 1986-09-29 | 1988-04-14 | Hitachi Ltd | 半導体メモリの製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3565339D1 (en) * | 1984-04-19 | 1988-11-03 | Nippon Telegraph & Telephone | Semiconductor memory device and method of manufacturing the same |
| JPS6187358A (ja) * | 1984-10-05 | 1986-05-02 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPS627152A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体メモリ |
| JPS627153A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体メモリ |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| EP0236089B1 (en) * | 1986-03-03 | 1992-08-05 | Fujitsu Limited | Dynamic random access memory having trench capacitor |
| GB2199695B (en) * | 1987-01-06 | 1990-07-25 | Samsung Semiconductor Inc | Dynamic random access memory with selective well biasing |
| JPH01101664A (ja) * | 1987-10-15 | 1989-04-19 | Nec Corp | 半導体集積回路装置 |
| DE3916228C2 (de) * | 1988-05-18 | 1995-06-22 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung |
-
1990
- 1990-07-12 KR KR1019900010587A patent/KR930006144B1/ko not_active IP Right Cessation
- 1990-09-13 DE DE4029070A patent/DE4029070A1/de active Granted
- 1990-09-19 GB GB9020480A patent/GB2246014A/en not_active Withdrawn
- 1990-09-19 IT IT02151690A patent/IT1243102B/it active IP Right Grant
- 1990-09-20 FR FR9011623A patent/FR2664742A1/fr not_active Withdrawn
- 1990-09-20 JP JP2254054A patent/JPH0472757A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384149A (ja) * | 1986-09-29 | 1988-04-14 | Hitachi Ltd | 半導体メモリの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9020480D0 (en) | 1990-10-31 |
| GB2246014A (en) | 1992-01-15 |
| KR930006144B1 (ko) | 1993-07-07 |
| IT9021516A1 (it) | 1992-03-19 |
| DE4029070A1 (de) | 1992-01-23 |
| FR2664742A1 (fr) | 1992-01-17 |
| DE4029070C2 (ja) | 1992-07-16 |
| IT9021516A0 (it) | 1990-09-19 |
| IT1243102B (it) | 1994-05-24 |
| KR920003557A (ko) | 1992-02-29 |
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