JP3716288B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、埋め込みチャネル型ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、埋め込みチャネル型ＭＯＳＦＥＴは、製造プロセスの工数が表面チャネル型ＭＯＳＦＥＴに比較して少ないことなどが原因となって、コストを低く抑えることができ、また、例えばｐ−ＭＯＳＦＥＴの場合には、ｐ+ 多結晶Ｓｉゲート電極が不要となるので、ゲート電極からボロンがチャネルへ拡散する旨の問題が起こらず、製造歩留りを向上させることができ、更にまた、ｎ+ 多結晶Ｓｉとｐ+ 多結晶Ｓｉ間に於ける不純物相互拡散の問題がない為、素子面積を縮小することができるなど優れた特徴をもっている。
【０００３】
然しながら、埋め込みチャネル型ＭＯＳＦＥＴにも欠点がないわけではなく、例えば表面チャネル型ＭＯＳＦＥＴと比較した場合、チャネルがゲート電極から離れて形成されていること、ソース・ドレイン間にｐｎ接合がない為に短チャネル効果に耐性がなく、短チャネル領域で使用した場合、多結晶Ｓｉゲート電極のゲート長方向の加工寸法ばらつきに起因する特性変動が大きい旨の問題がある。
【０００４】
このようなことから、ゲート長を０．２５〔μｍ〕以下とするＭＯＳＦＥＴの世代では、製造歩留りが低下し、実用化は困難であるとされている。
【０００５】
また、それほど新しい技術ではないが、埋め込みチャネル型ＭＯＳＦＥＴを微細化する為、チャネル領域直下の一部で且つソース領域とドレイン領域のチャネル側端にドレイン電圧に依るポテンシャルの伸びを抑制する高濃度不純物層を形成することが行なわれている（要すれば「特開昭６１−１６０９７５号公報」、「特開平７−３２６７３９号公報」などを参照）。
【０００６】
図７はドレイン電圧に依るポテンシャルの伸びを抑制する構成をもった埋め込みチャネル型ＭＯＳＦＥＴを表す要部説明図であり、不純物濃度プロファイルを表す線図を付記してある。尚、図示の埋め込みチャネル型ＭＯＳＦＥＴは、特開昭６１−１６０９７５号公報に示されているものと略同じであり、また、線図に見られる不純物濃度プロファイルは、図示の埋め込みチャネル型ＭＯＳＦＥＴの構造から予想して作成したものである。
【０００７】
図に於いて、１１はｎ- ウエル、１２はｐ型チャネル領域、１３はゲート酸化膜、１４はゲート電極、１５はｎ型高濃度不純物層、１６は側壁酸化膜、１７Ｓはｐ型ソース領域、１７Ｄはｐ型ドレイン領域をそれぞれ示し、また、線図の横軸はチャネル方向の位置、縦軸はｎ型不純物濃度をそれぞれ示している。
【０００８】
図から明らかなように、この埋め込みチャネル型ＭＯＳＦＥＴは、ｐ型チャネル領域１２のｐ型ソース領域１７Ｓ側端及びｐ型ドレイン領域１７Ｄ側端に於ける直下に位置し、且つ、ｐ型チャネル領域１２を覆うようにｎ型高不純物濃度層１５が形成された構造になっている。
【０００９】
この構造に依ると、ドレイン電圧に依るポテンシャルの伸びを抑制することはできるが、図に付記した線図に見られる通り、ｐ型チャネル領域１２に沿ってｎ型不純物が一定になっている領域が存在し、従って、ゲート電極１４のゲート長方向の加工寸法ばらつきに起因する特性変動を回避することはできず、製造歩留りの向上は期待できない。
【００１０】
【発明が解決しようとする課題】
本発明では、ゲート長として例えばサブ０．２５〔μｍ〕が要求される場合であっても、多結晶Ｓｉゲート電極の加工ばらつきに起因する悪影響を受け難くいようにして、閾値電圧Ｖthの低下やゲート電圧が零のときにソース・ドレイン間に流れるリーク電流、即ち、サブスレショルドリークの増大などが起こらない埋め込みチャネル型ＭＯＳＦＥＴを実現しようとする。
【００１１】
【課題を解決するための手段】
図１は本発明の原理を説明する為の不純物濃度プロファイルを表す線図を併記した半導体装置の要部説明図である。
【００１２】
図に於いて、１はｎ- ウエル、２はｐ+ チャネル層、３はゲート絶縁膜、４はｎ+ 多結晶Ｓｉゲート電極、５はｐ++ソース領域、６はｐ++ドレイン領域、７はチャネル領域をそれぞれ示し、また、線図の横軸はチャネル方向の位置、縦軸はｎ型不純物濃度をそれぞれ示している。
【００１３】
従来の埋め込みチャネル型ＭＯＳＦＥＴ、例えば図７について説明したものも同じであるが、チャネルに沿うｐ型層及びその下のｎ型層に於ける不純物濃度は一定であったが、本発明では、図１から明らかなうに、チャネルに沿うｎ型層のｎ型不純物の濃度は不均一にしてあり、これに伴ってｎ型層の上に在るｐ型層のｐ型不純物の濃度も変化する。
【００１４】
この構成にした場合、チャネルに於ける不純物濃度プロファイルは、多結晶Ｓｉ膜をエッチングしてゲート電極４を形成し、そのゲート長方向の加工寸法が設計値に比較して大きくなった場合、チャネルの中央部分に於けるｎ型層のｎ型不純物濃度は自然発生的に設計値よりも低くなるようにすることができる。
【００１５】
従って、ゲート長方向の加工寸法が設計値に比較して大きくなったことに起因する短チャネル効果の減少、具体的には閾値電圧Ｖthの下降、並びに、チャネル内のｎ型不純物濃度が低下したことに依る短チャネル効果の増大、具体的には閾値電圧Ｖthの上昇が同時に起こって、短チャネル効果の程度は一定となって閾値電圧Ｖthの低下は抑制される。
【００１６】
反対に、ゲート長方向の加工寸法が設計値に比較して小さくなった場合、チャネルの中央部分に於けるｎ型層のｎ型不純物濃度は自然発生的に設計値よりも高くなる。
【００１７】
従って、短チャネル効果の態様も前記の場合と反対になり、やはり短チャネル効果の程度は一定となって、長チャネルと殆ど変わらない閾値電圧Ｖthを維持することができ、換言すると、ゲート電極を作成する際、ゲート長方向の加工寸法にばらつきが生じても、閾値電圧Ｖthを一定に維持することが可能ということである。
【００１８】
前記したところから、本発明に依る半導体装置に於いては、
（１）
埋め込み一導電型チャネル領域（例えば埋め込みチャネル領域７）に於ける反対導電型不純物濃度がチャネル長方向に於いてチャネル中央部分からソース側（例えばｐ++ソース領域５側）及びドレイン側（例えばｐ++ドレイン領域６側）に向かって一定となる領域を有することなく漸増して分布する（例えば図１に付記した線図を参照）埋め込み一導電チャネル型ＭＯＳＦＥＴが含まれてなることを特徴とするか、
或いは、半導体装置の製造方法に於いて、
（２）
一導電型基板上に形成されたゲート絶縁膜およびゲート電極の側壁に、前記一導電型と反対導電型不純物を含有するサイドウォールを形成する工程と、前記サイドウォールを熱処理することにより、前記サイドウォール中の前記反対導電型不純物を前記一導電型基板中に拡散させ、前記反対導電型不純物濃度のチャネル長方向分布を、チャネル中央部分からソース側及びドレイン側に向かって一定となる領域を有することなく漸増させる工程と、前記熱処理後に前記サイドウォールを除去し、前記ゲート絶縁膜およびゲート電極をマスクとして前記一導電型基板に前記一導電型不純物のイオン打ち込みを行い、ソース領域およびドレイン領域を形成する工程とが含まれてなることを特徴とする。
【００１９】
前記手段を採ることに依り、ゲート長として例えばサブ０．２５〔μｍ〕が要求された場合であっても、多結晶Ｓｉゲート電極の加工ばらつきに起因する悪影響が少なく、閾値電圧Ｖthの低下やゲート電圧が零のときにソース・ドレイン間に流れるリーク電流、即ち、サブスレショルドリークの増大などが起こらない埋め込みチャネル型ＭＯＳＦＥＴを実現することができる。
【００２０】
【発明の実施の形態】
図２乃至図４は本発明に於ける一実施の形態である半導体装置を製造する場合について説明する為の工程要所に於けるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２１】
図２（Ａ）参照
２−（１）
マスクを形成してイオンを注入するなど通常の技法を適用することに依り、ｐ型Ｓｉ半導体基板２１にｎ- ウエル２２、ｐ+ チャネル層２３を形成する。
【００２２】
尚、ｐ+ チャネル層２３は、ボロンを打ち込んで濃度を１×１０18〔cm-3〕程度にしたものである。
【００２３】
２−（２）
熱酸化法、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法、通常のリソグラフィ技術を適用することに依り、ゲート絶縁膜２４、ゲート電極２５、ゲート・キャップ絶縁膜２６を形成する。
【００２４】
ここで形成したゲート絶縁膜２４その他に関する主要なデータを例示すると以下の通りである。
▲１▼ ゲート絶縁膜２４について
材料：ＳｉＯ2
厚さ：５〔ｎｍ〕
▲２▼ ゲート電極２５について
材料：ｎ+ 多結晶Ｓｉ
不純物濃度：１×１０20〔cm-2〕
厚さ：２００〔ｎｍ〕
ゲート長方向の長さ：０．１５〔μｍ〕
▲３▼ ゲート・キャップ絶縁膜２６について
材料：Ｓｉ3 Ｎ4
厚さ：５０〔ｎｍ〕
【００２５】
図２（Ｂ）
２−（３）
リソグラフィ技術におけるレジスト・プロセス、並びに、エッチング・ガスをＣＦ4 （Ｓｉ3 Ｎ4 用）、ＣＦ4 ／Ｏ2 （多結晶Ｓｉ用）、ＣＨＦ3 （ＳｉＯ2 用）とするドライ・エッチング法を適用することに依り、ゲート・キャップ絶縁膜２６、ゲート電極２５、ゲート絶縁膜２４をゲート・パターンにエッチングする。
【００２６】
２−（４）
ＣＶＤ法を適用することに依り、厚さが１００〔ｎｍ〕程度で１０〔％〕程度の燐をドーピングしたＳｉＯ2 膜、即ち、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜を形成する。
【００２７】
２−（５）
エッチング・ガスをＣＨＦ3 とするドライ・エッチング法を適用することに依り、ＰＳＧ膜の異方性エッチングを行なってサイド・ウォール２７を形成する。
【００２８】
図３（Ａ）参照
３−（１）
温度を９５０〔℃〕、時間を１０〔秒〕とする熱処理を行なって、ＰＳＧからなるサイド・ウォール２７からｐ型Ｓｉ半導体基板２１に燐を拡散してｎ型不純物領域２８を形成する。
【００２９】
この場合、サイド・ウォール２７からの燐は、補誤差関数で表される濃度勾配をもってゲート下に拡散する。
【００３０】
図３（Ｂ）参照
３−（２）
ＨＦ（数〔％〕）／Ｈ2 Ｏ液中に浸漬してサイド・ウォール２７を除去してから、イオン注入法を適用し、イオン加速電圧を１〔ｋｅＶ〕、ドーズ量を２×１０15〔cm-2〕に設定して、ゲート及びフィールド絶縁膜（図示せず）をマスクとするセルフ・アライメント方式で硼素イオンの打ち込みを行ない、ｐ++ソース領域２９及びｐ++ドレイン領域３０を形成する。
【００３１】
３−（３）
温度を１０００〔℃〕、時間を１０〔秒〕とする熱処理を行なって、ｐ++ソース領域２９及びｐ++ドレイン領域３０を構成する為に打ち込まれた不純物を活性化する。
【００３２】
前記処理を終わった段階で、チャネル中央部分に於ける深さ１０〔ｎｍ〕の位置に於けるｎ型不純物濃度は約１×１０17〔cm-3〕であり、また、ｐ++ソース領域２９或いはｐ++ドレイン領域３０と接触する箇所でのｎ型不純物濃度は１×１０18〔cm-3〕であるチャネルが生成されている。
【００３３】
図４参照
４−（１）
ＣＶＤ法を適用することに依り、厚さが３００〔ｎｍ〕であるＳｉＯ2 からなる保護膜３１を形成する。
【００３４】
４−（２）
通常のリソグラフィ技術を適用することに依り、保護膜３１のエッチングを行なって電極コンタクト用開口を形成してから、真空蒸着法及び通常のリソグラフィ技術を適用することに依り、金属ソース電極３２及び金属ドレイン電極３３を形成するなどしてｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を完成する。
【００３５】
図５は本発明の実施の形態であるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴに関する不純物濃度プロファイルを表す線図であり、横軸には深さ〔μｍ〕を、また、縦軸には不純物濃度〔cm-3〕をそれぞれ採ってある。
【００３６】
このデータを得る為の対象となった試料である埋め込みｐチャネル型ＭＯＳＦＥＴは、前記説明した工程を経て製造されたものであって、そのゲート電極２５に於けるゲート長方向の長さは０．１５〔μｍ〕であり、図には、そのゲート電極２５に対応するチャネルの中央からソース側或いはドレイン側に向かった場合に於ける深さ方向の不純物分布が示されている。
【００３７】
図から明らかであるが、チャネル中央部分に於けるｎ型不純物の濃度は約１×１０17〔cm-3〕と低いが、ソース側或いはドレイン側に向かうにつれて増大しているのが看取され、また、ｎ型不純物濃度の変化に伴ってｐ+ チャネル層２３も変化し、ソース側並びにドレイン側に向かって深さが漸減していることが看取され、従って、チャネルに沿うｎ型不純物領域２８は、従来の埋め込みｐチャネル型ＭＯＳＦＥＴのように一定ではなく、設計通りの分布をもつことが看取されよう。
【００３８】
図６は本発明に於ける実施の形態である分布チャネルをもつ埋め込みｐチャネル型ＭＯＳＦＥＴ並びに従来のプロセスに依って得られる均一チャネルをもつ埋め込みｐチャネル型ＭＯＳＦＥＴのゲート長としきい値の関係を比較して示す線図であり、横軸には多結晶Ｓｉゲート電極に於けるゲート長方向の長さ〔μｍ〕を、縦軸にはしきい値〔Ｖ〕をそれぞれ採ってある。
【００３９】
図からすると、ゲート電極長の変化に対するしきい値の低下が本発明の場合には非常に低く抑えられていて、多結晶Ｓｉゲート電極の加工ばらつきに起因するしきい値への影響が抑制できていることが明らかである。
【００４０】
本発明に於いては、前記した実施の形態に限られることなく、他に種々な改変を実現することができ、例えば、ｎ型不純物領域２８を形成するには、固相−固相拡散法のみでなく、イオン注入法や気相拡散法を適用するなどは任意である。
【００４１】
本発明に依って得られる半導体装置に於いては、埋め込み一導電型チャネル領域に於ける反対導電型不純物濃度がチャネル長方向に於いてチャネル中央部分からソース側及びドレイン側に向かって一定となる領域を有することなく漸増して分布する埋め込み一導電チャネル型ＭＯＳＦＥＴが含まれるている。
【００４２】
前記構成を採ることに依り、ゲート長として例えばサブ０．２５〔μｍ〕が要求された場合であっても、多結晶Ｓｉゲート電極の加工ばらつきに起因する悪影響が少なく、閾値電圧Ｖthの低下やゲート電圧が零のときにソース・ドレイン間に流れるリーク電流、即ち、サブスレショルドリークの増大などが起こらない埋め込みチャネル型ＭＯＳＦＥＴを実現することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の不純物濃度プロファイルを表す線図を併記した半導体装置の要部説明図である。
【図２】本発明に於ける一実施の形態である半導体装置を製造する場合について説明する為の工程要所に於けるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を表す要部切断側面図である。
【図３】本発明に於ける一実施の形態である半導体装置を製造する場合について説明する為の工程要所に於けるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を表す要部切断側面図である。
【図４】本発明に於ける一実施の形態である半導体装置を製造する場合について説明する為の工程要所に於けるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を表す要部切断側面図である。
【図５】本発明の実施の形態であるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴに関する不純物濃度プロファイルを表す線図である。
【図６】本発明に於ける実施の形態である分布チャネルをもつ埋め込みｐチャネル型ＭＯＳＦＥＴ並びに従来のプロセスに依って得られる均一チャネルをもつ埋め込みｐチャネル型ＭＯＳＦＥＴのゲート長としきい値の関係を比較して示す線図である。
【図７】ドレイン電圧に依るポテンシャルの伸びを抑制する構成をもった埋め込みチャネル型ＭＯＳＦＥＴを表す要部説明図である。
【符号の説明】
１ ｎ- ウエル
２ ｐ+ チャネル層
３ ゲート絶縁膜
４ ｎ+ 多結晶Ｓｉゲート電極
５ ｐ++ソース領域
６ ｐ++ドレイン領域
７ チャネル領域
【発明の属する技術分野】
本発明は、埋め込みチャネル型ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、埋め込みチャネル型ＭＯＳＦＥＴは、製造プロセスの工数が表面チャネル型ＭＯＳＦＥＴに比較して少ないことなどが原因となって、コストを低く抑えることができ、また、例えばｐ−ＭＯＳＦＥＴの場合には、ｐ+ 多結晶Ｓｉゲート電極が不要となるので、ゲート電極からボロンがチャネルへ拡散する旨の問題が起こらず、製造歩留りを向上させることができ、更にまた、ｎ+ 多結晶Ｓｉとｐ+ 多結晶Ｓｉ間に於ける不純物相互拡散の問題がない為、素子面積を縮小することができるなど優れた特徴をもっている。
【０００３】
然しながら、埋め込みチャネル型ＭＯＳＦＥＴにも欠点がないわけではなく、例えば表面チャネル型ＭＯＳＦＥＴと比較した場合、チャネルがゲート電極から離れて形成されていること、ソース・ドレイン間にｐｎ接合がない為に短チャネル効果に耐性がなく、短チャネル領域で使用した場合、多結晶Ｓｉゲート電極のゲート長方向の加工寸法ばらつきに起因する特性変動が大きい旨の問題がある。
【０００４】
このようなことから、ゲート長を０．２５〔μｍ〕以下とするＭＯＳＦＥＴの世代では、製造歩留りが低下し、実用化は困難であるとされている。
【０００５】
また、それほど新しい技術ではないが、埋め込みチャネル型ＭＯＳＦＥＴを微細化する為、チャネル領域直下の一部で且つソース領域とドレイン領域のチャネル側端にドレイン電圧に依るポテンシャルの伸びを抑制する高濃度不純物層を形成することが行なわれている（要すれば「特開昭６１−１６０９７５号公報」、「特開平７−３２６７３９号公報」などを参照）。
【０００６】
図７はドレイン電圧に依るポテンシャルの伸びを抑制する構成をもった埋め込みチャネル型ＭＯＳＦＥＴを表す要部説明図であり、不純物濃度プロファイルを表す線図を付記してある。尚、図示の埋め込みチャネル型ＭＯＳＦＥＴは、特開昭６１−１６０９７５号公報に示されているものと略同じであり、また、線図に見られる不純物濃度プロファイルは、図示の埋め込みチャネル型ＭＯＳＦＥＴの構造から予想して作成したものである。
【０００７】
図に於いて、１１はｎ- ウエル、１２はｐ型チャネル領域、１３はゲート酸化膜、１４はゲート電極、１５はｎ型高濃度不純物層、１６は側壁酸化膜、１７Ｓはｐ型ソース領域、１７Ｄはｐ型ドレイン領域をそれぞれ示し、また、線図の横軸はチャネル方向の位置、縦軸はｎ型不純物濃度をそれぞれ示している。
【０００８】
図から明らかなように、この埋め込みチャネル型ＭＯＳＦＥＴは、ｐ型チャネル領域１２のｐ型ソース領域１７Ｓ側端及びｐ型ドレイン領域１７Ｄ側端に於ける直下に位置し、且つ、ｐ型チャネル領域１２を覆うようにｎ型高不純物濃度層１５が形成された構造になっている。
【０００９】
この構造に依ると、ドレイン電圧に依るポテンシャルの伸びを抑制することはできるが、図に付記した線図に見られる通り、ｐ型チャネル領域１２に沿ってｎ型不純物が一定になっている領域が存在し、従って、ゲート電極１４のゲート長方向の加工寸法ばらつきに起因する特性変動を回避することはできず、製造歩留りの向上は期待できない。
【００１０】
【発明が解決しようとする課題】
本発明では、ゲート長として例えばサブ０．２５〔μｍ〕が要求される場合であっても、多結晶Ｓｉゲート電極の加工ばらつきに起因する悪影響を受け難くいようにして、閾値電圧Ｖthの低下やゲート電圧が零のときにソース・ドレイン間に流れるリーク電流、即ち、サブスレショルドリークの増大などが起こらない埋め込みチャネル型ＭＯＳＦＥＴを実現しようとする。
【００１１】
【課題を解決するための手段】
図１は本発明の原理を説明する為の不純物濃度プロファイルを表す線図を併記した半導体装置の要部説明図である。
【００１２】
図に於いて、１はｎ- ウエル、２はｐ+ チャネル層、３はゲート絶縁膜、４はｎ+ 多結晶Ｓｉゲート電極、５はｐ++ソース領域、６はｐ++ドレイン領域、７はチャネル領域をそれぞれ示し、また、線図の横軸はチャネル方向の位置、縦軸はｎ型不純物濃度をそれぞれ示している。
【００１３】
従来の埋め込みチャネル型ＭＯＳＦＥＴ、例えば図７について説明したものも同じであるが、チャネルに沿うｐ型層及びその下のｎ型層に於ける不純物濃度は一定であったが、本発明では、図１から明らかなうに、チャネルに沿うｎ型層のｎ型不純物の濃度は不均一にしてあり、これに伴ってｎ型層の上に在るｐ型層のｐ型不純物の濃度も変化する。
【００１４】
この構成にした場合、チャネルに於ける不純物濃度プロファイルは、多結晶Ｓｉ膜をエッチングしてゲート電極４を形成し、そのゲート長方向の加工寸法が設計値に比較して大きくなった場合、チャネルの中央部分に於けるｎ型層のｎ型不純物濃度は自然発生的に設計値よりも低くなるようにすることができる。
【００１５】
従って、ゲート長方向の加工寸法が設計値に比較して大きくなったことに起因する短チャネル効果の減少、具体的には閾値電圧Ｖthの下降、並びに、チャネル内のｎ型不純物濃度が低下したことに依る短チャネル効果の増大、具体的には閾値電圧Ｖthの上昇が同時に起こって、短チャネル効果の程度は一定となって閾値電圧Ｖthの低下は抑制される。
【００１６】
反対に、ゲート長方向の加工寸法が設計値に比較して小さくなった場合、チャネルの中央部分に於けるｎ型層のｎ型不純物濃度は自然発生的に設計値よりも高くなる。
【００１７】
従って、短チャネル効果の態様も前記の場合と反対になり、やはり短チャネル効果の程度は一定となって、長チャネルと殆ど変わらない閾値電圧Ｖthを維持することができ、換言すると、ゲート電極を作成する際、ゲート長方向の加工寸法にばらつきが生じても、閾値電圧Ｖthを一定に維持することが可能ということである。
【００１８】
前記したところから、本発明に依る半導体装置に於いては、
（１）
埋め込み一導電型チャネル領域（例えば埋め込みチャネル領域７）に於ける反対導電型不純物濃度がチャネル長方向に於いてチャネル中央部分からソース側（例えばｐ++ソース領域５側）及びドレイン側（例えばｐ++ドレイン領域６側）に向かって一定となる領域を有することなく漸増して分布する（例えば図１に付記した線図を参照）埋め込み一導電チャネル型ＭＯＳＦＥＴが含まれてなることを特徴とするか、
或いは、半導体装置の製造方法に於いて、
（２）
一導電型基板上に形成されたゲート絶縁膜およびゲート電極の側壁に、前記一導電型と反対導電型不純物を含有するサイドウォールを形成する工程と、前記サイドウォールを熱処理することにより、前記サイドウォール中の前記反対導電型不純物を前記一導電型基板中に拡散させ、前記反対導電型不純物濃度のチャネル長方向分布を、チャネル中央部分からソース側及びドレイン側に向かって一定となる領域を有することなく漸増させる工程と、前記熱処理後に前記サイドウォールを除去し、前記ゲート絶縁膜およびゲート電極をマスクとして前記一導電型基板に前記一導電型不純物のイオン打ち込みを行い、ソース領域およびドレイン領域を形成する工程とが含まれてなることを特徴とする。
【００１９】
前記手段を採ることに依り、ゲート長として例えばサブ０．２５〔μｍ〕が要求された場合であっても、多結晶Ｓｉゲート電極の加工ばらつきに起因する悪影響が少なく、閾値電圧Ｖthの低下やゲート電圧が零のときにソース・ドレイン間に流れるリーク電流、即ち、サブスレショルドリークの増大などが起こらない埋め込みチャネル型ＭＯＳＦＥＴを実現することができる。
【００２０】
【発明の実施の形態】
図２乃至図４は本発明に於ける一実施の形態である半導体装置を製造する場合について説明する為の工程要所に於けるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２１】
図２（Ａ）参照
２−（１）
マスクを形成してイオンを注入するなど通常の技法を適用することに依り、ｐ型Ｓｉ半導体基板２１にｎ- ウエル２２、ｐ+ チャネル層２３を形成する。
【００２２】
尚、ｐ+ チャネル層２３は、ボロンを打ち込んで濃度を１×１０18〔cm-3〕程度にしたものである。
【００２３】
２−（２）
熱酸化法、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法、通常のリソグラフィ技術を適用することに依り、ゲート絶縁膜２４、ゲート電極２５、ゲート・キャップ絶縁膜２６を形成する。
【００２４】
ここで形成したゲート絶縁膜２４その他に関する主要なデータを例示すると以下の通りである。
▲１▼ ゲート絶縁膜２４について
材料：ＳｉＯ2
厚さ：５〔ｎｍ〕
▲２▼ ゲート電極２５について
材料：ｎ+ 多結晶Ｓｉ
不純物濃度：１×１０20〔cm-2〕
厚さ：２００〔ｎｍ〕
ゲート長方向の長さ：０．１５〔μｍ〕
▲３▼ ゲート・キャップ絶縁膜２６について
材料：Ｓｉ3 Ｎ4
厚さ：５０〔ｎｍ〕
【００２５】
図２（Ｂ）
２−（３）
リソグラフィ技術におけるレジスト・プロセス、並びに、エッチング・ガスをＣＦ4 （Ｓｉ3 Ｎ4 用）、ＣＦ4 ／Ｏ2 （多結晶Ｓｉ用）、ＣＨＦ3 （ＳｉＯ2 用）とするドライ・エッチング法を適用することに依り、ゲート・キャップ絶縁膜２６、ゲート電極２５、ゲート絶縁膜２４をゲート・パターンにエッチングする。
【００２６】
２−（４）
ＣＶＤ法を適用することに依り、厚さが１００〔ｎｍ〕程度で１０〔％〕程度の燐をドーピングしたＳｉＯ2 膜、即ち、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜を形成する。
【００２７】
２−（５）
エッチング・ガスをＣＨＦ3 とするドライ・エッチング法を適用することに依り、ＰＳＧ膜の異方性エッチングを行なってサイド・ウォール２７を形成する。
【００２８】
図３（Ａ）参照
３−（１）
温度を９５０〔℃〕、時間を１０〔秒〕とする熱処理を行なって、ＰＳＧからなるサイド・ウォール２７からｐ型Ｓｉ半導体基板２１に燐を拡散してｎ型不純物領域２８を形成する。
【００２９】
この場合、サイド・ウォール２７からの燐は、補誤差関数で表される濃度勾配をもってゲート下に拡散する。
【００３０】
図３（Ｂ）参照
３−（２）
ＨＦ（数〔％〕）／Ｈ2 Ｏ液中に浸漬してサイド・ウォール２７を除去してから、イオン注入法を適用し、イオン加速電圧を１〔ｋｅＶ〕、ドーズ量を２×１０15〔cm-2〕に設定して、ゲート及びフィールド絶縁膜（図示せず）をマスクとするセルフ・アライメント方式で硼素イオンの打ち込みを行ない、ｐ++ソース領域２９及びｐ++ドレイン領域３０を形成する。
【００３１】
３−（３）
温度を１０００〔℃〕、時間を１０〔秒〕とする熱処理を行なって、ｐ++ソース領域２９及びｐ++ドレイン領域３０を構成する為に打ち込まれた不純物を活性化する。
【００３２】
前記処理を終わった段階で、チャネル中央部分に於ける深さ１０〔ｎｍ〕の位置に於けるｎ型不純物濃度は約１×１０17〔cm-3〕であり、また、ｐ++ソース領域２９或いはｐ++ドレイン領域３０と接触する箇所でのｎ型不純物濃度は１×１０18〔cm-3〕であるチャネルが生成されている。
【００３３】
図４参照
４−（１）
ＣＶＤ法を適用することに依り、厚さが３００〔ｎｍ〕であるＳｉＯ2 からなる保護膜３１を形成する。
【００３４】
４−（２）
通常のリソグラフィ技術を適用することに依り、保護膜３１のエッチングを行なって電極コンタクト用開口を形成してから、真空蒸着法及び通常のリソグラフィ技術を適用することに依り、金属ソース電極３２及び金属ドレイン電極３３を形成するなどしてｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を完成する。
【００３５】
図５は本発明の実施の形態であるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴに関する不純物濃度プロファイルを表す線図であり、横軸には深さ〔μｍ〕を、また、縦軸には不純物濃度〔cm-3〕をそれぞれ採ってある。
【００３６】
このデータを得る為の対象となった試料である埋め込みｐチャネル型ＭＯＳＦＥＴは、前記説明した工程を経て製造されたものであって、そのゲート電極２５に於けるゲート長方向の長さは０．１５〔μｍ〕であり、図には、そのゲート電極２５に対応するチャネルの中央からソース側或いはドレイン側に向かった場合に於ける深さ方向の不純物分布が示されている。
【００３７】
図から明らかであるが、チャネル中央部分に於けるｎ型不純物の濃度は約１×１０17〔cm-3〕と低いが、ソース側或いはドレイン側に向かうにつれて増大しているのが看取され、また、ｎ型不純物濃度の変化に伴ってｐ+ チャネル層２３も変化し、ソース側並びにドレイン側に向かって深さが漸減していることが看取され、従って、チャネルに沿うｎ型不純物領域２８は、従来の埋め込みｐチャネル型ＭＯＳＦＥＴのように一定ではなく、設計通りの分布をもつことが看取されよう。
【００３８】
図６は本発明に於ける実施の形態である分布チャネルをもつ埋め込みｐチャネル型ＭＯＳＦＥＴ並びに従来のプロセスに依って得られる均一チャネルをもつ埋め込みｐチャネル型ＭＯＳＦＥＴのゲート長としきい値の関係を比較して示す線図であり、横軸には多結晶Ｓｉゲート電極に於けるゲート長方向の長さ〔μｍ〕を、縦軸にはしきい値〔Ｖ〕をそれぞれ採ってある。
【００３９】
図からすると、ゲート電極長の変化に対するしきい値の低下が本発明の場合には非常に低く抑えられていて、多結晶Ｓｉゲート電極の加工ばらつきに起因するしきい値への影響が抑制できていることが明らかである。
【００４０】
本発明に於いては、前記した実施の形態に限られることなく、他に種々な改変を実現することができ、例えば、ｎ型不純物領域２８を形成するには、固相−固相拡散法のみでなく、イオン注入法や気相拡散法を適用するなどは任意である。
【００４１】
本発明に依って得られる半導体装置に於いては、埋め込み一導電型チャネル領域に於ける反対導電型不純物濃度がチャネル長方向に於いてチャネル中央部分からソース側及びドレイン側に向かって一定となる領域を有することなく漸増して分布する埋め込み一導電チャネル型ＭＯＳＦＥＴが含まれるている。
【００４２】
前記構成を採ることに依り、ゲート長として例えばサブ０．２５〔μｍ〕が要求された場合であっても、多結晶Ｓｉゲート電極の加工ばらつきに起因する悪影響が少なく、閾値電圧Ｖthの低下やゲート電圧が零のときにソース・ドレイン間に流れるリーク電流、即ち、サブスレショルドリークの増大などが起こらない埋め込みチャネル型ＭＯＳＦＥＴを実現することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の不純物濃度プロファイルを表す線図を併記した半導体装置の要部説明図である。
【図２】本発明に於ける一実施の形態である半導体装置を製造する場合について説明する為の工程要所に於けるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を表す要部切断側面図である。
【図３】本発明に於ける一実施の形態である半導体装置を製造する場合について説明する為の工程要所に於けるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を表す要部切断側面図である。
【図４】本発明に於ける一実施の形態である半導体装置を製造する場合について説明する為の工程要所に於けるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴを含む半導体装置を表す要部切断側面図である。
【図５】本発明の実施の形態であるｎ型多結晶Ｓｉゲート電極をもつ埋め込みｐチャネル型ＭＯＳＦＥＴに関する不純物濃度プロファイルを表す線図である。
【図６】本発明に於ける実施の形態である分布チャネルをもつ埋め込みｐチャネル型ＭＯＳＦＥＴ並びに従来のプロセスに依って得られる均一チャネルをもつ埋め込みｐチャネル型ＭＯＳＦＥＴのゲート長としきい値の関係を比較して示す線図である。
【図７】ドレイン電圧に依るポテンシャルの伸びを抑制する構成をもった埋め込みチャネル型ＭＯＳＦＥＴを表す要部説明図である。
【符号の説明】
１ ｎ- ウエル
２ ｐ+ チャネル層
３ ゲート絶縁膜
４ ｎ+ 多結晶Ｓｉゲート電極
５ ｐ++ソース領域
６ ｐ++ドレイン領域
７ チャネル領域
Claims (2)
- 埋め込み一導電型チャネル領域に於ける反対導電型不純物濃度がチャネル長方向に於いてチャネル中央部分からソース側及びドレイン側に向かって一定となる領域を有することなく漸増して分布する埋め込み一導電チャネル型ＭＯＳＦＥＴが含まれてなること
を特徴とする半導体装置。 - 一導電型基板上に形成されたゲート絶縁膜およびゲート電極の側壁に、前記一導電型と反対導電型不純物を含有するサイドウォールを形成する工程と、
前記サイドウォールを熱処理することにより、前記サイドウォール中の前記反対導電型不純物を前記一導電型基板中に拡散させ、前記反対導電型不純物濃度のチャネル長方向分布を、チャネル中央部分からソース側及びドレイン側に向かって一定となる領域を有することなく漸増させる工程と、
前記熱処理後に前記サイドウォールを除去し、前記ゲート絶縁膜およびゲート電極をマスクとして前記一導電型基板に前記一導電型不純物のイオン打ち込みを行い、ソース領域およびドレイン領域を形成する工程と
が含まれてなることを特徴とする埋め込みチャネル型ＭＯＳＦＥＴを有する半導体装置の製造方法。
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