JPH02122569A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02122569A JPH02122569A JP27648188A JP27648188A JPH02122569A JP H02122569 A JPH02122569 A JP H02122569A JP 27648188 A JP27648188 A JP 27648188A JP 27648188 A JP27648188 A JP 27648188A JP H02122569 A JPH02122569 A JP H02122569A
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- JP
- Japan
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- semiconductor
- oxide film
- gate electrode
- protrusion
- gate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000005669 field effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に金属−酸化物−半導体
型電界効果トランジスタ（以下ＭＯ３ＦＥＴと略記する
）に関する。
型電界効果トランジスタ（以下ＭＯ３ＦＥＴと略記する
）に関する。
従来この種の半導体装置では、ＭＯＳ ＦＥＴは第３
図に示すように半導体基板３０１表面上にゲート酸化膜
と呼ばれる１００〜４００人程度の薄い、酸化膜３０３
を介して主に多結晶シリコンより成るゲート電極３０５
と、素子分離を目的としたフィールド酸化膜と呼ばれる
２０００〜６０００人程度の厚い酸化膜３０４と、ゲー
ト電極３０５とフィールド酸化膜３０４のイオン注入に
対するマスク効果を利用した自己整合（セルファライン
）方式により形成されたソースおよびドレインとなる不
純物領域３０６とによって構成されていた。
図に示すように半導体基板３０１表面上にゲート酸化膜
と呼ばれる１００〜４００人程度の薄い、酸化膜３０３
を介して主に多結晶シリコンより成るゲート電極３０５
と、素子分離を目的としたフィールド酸化膜と呼ばれる
２０００〜６０００人程度の厚い酸化膜３０４と、ゲー
ト電極３０５とフィールド酸化膜３０４のイオン注入に
対するマスク効果を利用した自己整合（セルファライン
）方式により形成されたソースおよびドレインとなる不
純物領域３０６とによって構成されていた。
上述した従来のＭＯＳＦＥＴはパターンの微細化に伴な
うショートチャネル効果のため、よりトランジスタのチ
、ヤネル長を短くするためにはＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）等の新規技術の適用が
必要となり製造工程が複雑になるという欠点がある。
うショートチャネル効果のため、よりトランジスタのチ
、ヤネル長を短くするためにはＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）等の新規技術の適用が
必要となり製造工程が複雑になるという欠点がある。
また、従来のＭＯＳ ＦＥＴでは半導体基板に形成さ
れるチャネル長は、ゲート電極のサイズに対応するため
、特に微小な寸法を要求されるＩＣメモリのメモリセル
等ではゲート部分の面積によりメモリセルの面積を小さ
くできないという欠点がある。
れるチャネル長は、ゲート電極のサイズに対応するため
、特に微小な寸法を要求されるＩＣメモリのメモリセル
等ではゲート部分の面積によりメモリセルの面積を小さ
くできないという欠点がある。
本発明の目的は、ショートチャネル効果による特性の劣
化を引き起こすことなく、トランジスタのゲート占有面
積を小さくし、もって半導体装置の面積を大幅に微細化
することにある。
化を引き起こすことなく、トランジスタのゲート占有面
積を小さくし、もって半導体装置の面積を大幅に微細化
することにある。
本発明のＭＯＳ ＦＥＴは、半導体基板上に形成され
た半導体突起部の側面部にゲート酸化膜を介して形成さ
れたゲート電極を有し、この半導体突起部の上層部およ
び半導体基板表面部分に形成された不純物領域をソース
・ドレイン領域とする構成をなし、半導体基板表面部分
に形成される不純物領域は、ゲート電極に自己整合的、
あるいは半導体突起部に自己整合的に形成されるもので
ある。このような構成により、ＭＯＳ ＦＥＴのチャ
ネルの一部を半導体突起部の側壁部に形成することがで
き、半導体基板上でのゲート電極の占有面積に拘束され
ずに、チャネル長を有効に設定するものである。
た半導体突起部の側面部にゲート酸化膜を介して形成さ
れたゲート電極を有し、この半導体突起部の上層部およ
び半導体基板表面部分に形成された不純物領域をソース
・ドレイン領域とする構成をなし、半導体基板表面部分
に形成される不純物領域は、ゲート電極に自己整合的、
あるいは半導体突起部に自己整合的に形成されるもので
ある。このような構成により、ＭＯＳ ＦＥＴのチャ
ネルの一部を半導体突起部の側壁部に形成することがで
き、半導体基板上でのゲート電極の占有面積に拘束され
ずに、チャネル長を有効に設定するものである。
次に、本発明について図面を参照して説明する。
第１図に本発明の第１の実施例の縦断面図を製造工程順
に示す。
に示す。
第１図（ａ）において、半導体基板１０１に半導体突起
部１０２が形成されており、この突起部１０２は、半導
体基板１０１上に所望の形状に残されたフォトレジスト
をマスクとして異方性エツチングすることにより形成さ
れる。続いて素子分離のためのフィールド酸化膜１０４
およびゲート酸化膜１０３を第１図（ｂ）のように形成
する。次に全面にゲート電極となる多結晶シリコン層１
０５を形成し第１図（ｃ）の構成を得る。この多結晶シ
リコン層１０５を例えば異方性エツチングにより半導体
突起部１０２の側面にのみゲート酸化膜１０３を介して
ゲート電極１０５′を残し、さらにこのゲート電極１０
５′とフィールド酸化膜１０４をマスクにしてイオン打
ち込みを行ないソース・ドレイン領域１０６を形成して
第１図（ｄ）の構成を得る。この後、図示していないが
、ゲート電極１０５′ ソース・ドレイン領域１０６の
各々に所望の配線を施し、ＭＯＳ ＦＥＴを完成する
。
部１０２が形成されており、この突起部１０２は、半導
体基板１０１上に所望の形状に残されたフォトレジスト
をマスクとして異方性エツチングすることにより形成さ
れる。続いて素子分離のためのフィールド酸化膜１０４
およびゲート酸化膜１０３を第１図（ｂ）のように形成
する。次に全面にゲート電極となる多結晶シリコン層１
０５を形成し第１図（ｃ）の構成を得る。この多結晶シ
リコン層１０５を例えば異方性エツチングにより半導体
突起部１０２の側面にのみゲート酸化膜１０３を介して
ゲート電極１０５′を残し、さらにこのゲート電極１０
５′とフィールド酸化膜１０４をマスクにしてイオン打
ち込みを行ないソース・ドレイン領域１０６を形成して
第１図（ｄ）の構成を得る。この後、図示していないが
、ゲート電極１０５′ ソース・ドレイン領域１０６の
各々に所望の配線を施し、ＭＯＳ ＦＥＴを完成する
。
本実施例では第１図（ｄ）に示したようにソース・ドレ
イン領域１０６を半導体突起部１０２の上層と半導体基
板１０１の表層とに有することによって半導体突起部１
０２の側壁部および半導体基板１０１表層部にチャネル
を形成することにより、ＭＯＳ ＦＥＴとして動作す
る。このように、チャネルの一部およびゲート電極１０
５′が半導体基板１０１に対し、垂直に形成されるため
、基板１０１の水平方向に占めるチャネル長およびゲー
ト部分の幅を縮小することができる。
イン領域１０６を半導体突起部１０２の上層と半導体基
板１０１の表層とに有することによって半導体突起部１
０２の側壁部および半導体基板１０１表層部にチャネル
を形成することにより、ＭＯＳ ＦＥＴとして動作す
る。このように、チャネルの一部およびゲート電極１０
５′が半導体基板１０１に対し、垂直に形成されるため
、基板１０１の水平方向に占めるチャネル長およびゲー
ト部分の幅を縮小することができる。
第２図は本発明の第２の実施例の縦断面図である。第２
図（ａ）は第１の実施例と同様の方法により半導体突起
部２０２、フィールド酸化膜２０４およびゲート酸化膜
２０３を形成した後、ソース・ドレイン領域２０６を形
成するため、半導体突起部２０２の上層と半導体基板２
０１０表層に不純物打ち込みを行なったものである。こ
こで、ゲート電極を形成する前にソース・ドレイン領域
形成用のイオン打ち込みを行うことにより半導体突起部
２０２の側壁に不純物領域が形成されない。
図（ａ）は第１の実施例と同様の方法により半導体突起
部２０２、フィールド酸化膜２０４およびゲート酸化膜
２０３を形成した後、ソース・ドレイン領域２０６を形
成するため、半導体突起部２０２の上層と半導体基板２
０１０表層に不純物打ち込みを行なったものである。こ
こで、ゲート電極を形成する前にソース・ドレイン領域
形成用のイオン打ち込みを行うことにより半導体突起部
２０２の側壁に不純物領域が形成されない。
次に多結晶シリコン層を全面に成長させた後、異方性エ
ツチングによりゲート電極２０５を形成し、第２図（ｂ
）の構成を得る。
ツチングによりゲート電極２０５を形成し、第２図（ｂ
）の構成を得る。
本実施例においては、ＭＯＳ ＦＥＴのチャネルは半
導体突起部の側壁部にのみ形成される。
導体突起部の側壁部にのみ形成される。
このように、チャネルおよびゲート電極２０５が半導体
突起２０２方向、すなわち、半導体基板２０１に垂直方
向に形成ため、基板２０１の水平方向に占るゲート部分
の幅にとられれずにチャネル長を有効に設定でき、同時
にゲート部分の面積を小さく設定できる。
突起２０２方向、すなわち、半導体基板２０１に垂直方
向に形成ため、基板２０１の水平方向に占るゲート部分
の幅にとられれずにチャネル長を有効に設定でき、同時
にゲート部分の面積を小さく設定できる。
以上説明したように本発明は、ＭＯＳ ＦＥＴのチャ
ネル領域の少なくとも一部を半導体基板上に形成された
突起部分の側壁部に形成することによりショートチャネ
ル効果によるトランジスタ特性の劣化なしに半導体装置
の面積を大幅に微細化できる効果がある。
ネル領域の少なくとも一部を半導体基板上に形成された
突起部分の側壁部に形成することによりショートチャネ
ル効果によるトランジスタ特性の劣化なしに半導体装置
の面積を大幅に微細化できる効果がある。
第１図は本発明のＭＯＳ ＦＥＴの第１の実施例の断
面工程図、第２図は第２の実施例の断面工程図、第３図
は従来のＭＯＳ ＦＥＴの縦断面図である。 １０１．２０１，３０１・・・・・・半導体基板、１０
２゜２０２・・・・・・半導体突起部、１０３，２０３
，３０３・・・・・・ゲート酸化膜、１０４，２０４，
３０４フイールド酸化膜、１０５・・・・・・多結晶シ
リコン層、１０５’ 、２０５，３０５・・・・・・ゲ
ート電極、１０６゜２０６．３０６・・・・・・ソース
・ドレイン領域。 代理人 弁理士 内 原 晋 （μＪ （１＝） （ｄ−） 矛 ！ 区
面工程図、第２図は第２の実施例の断面工程図、第３図
は従来のＭＯＳ ＦＥＴの縦断面図である。 １０１．２０１，３０１・・・・・・半導体基板、１０
２゜２０２・・・・・・半導体突起部、１０３，２０３
，３０３・・・・・・ゲート酸化膜、１０４，２０４，
３０４フイールド酸化膜、１０５・・・・・・多結晶シ
リコン層、１０５’ 、２０５，３０５・・・・・・ゲ
ート電極、１０６゜２０６．３０６・・・・・・ソース
・ドレイン領域。 代理人 弁理士 内 原 晋 （μＪ （１＝） （ｄ−） 矛 ！ 区
Claims (1)
- 半導体基板に形成された金属−酸化物−半導体電界効
果トランジスタにおいて、前記半導体基板表面に形成さ
れた半導体突起部分の側面部に酸化膜を介して形成され
たゲート電極と、該半導体突起部分の上部及び前記突起
部の下部近傍の該半導体基板表面に形成されたソース・
ドレイン領域とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27648188A JPH02122569A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27648188A JPH02122569A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122569A true JPH02122569A (ja) | 1990-05-10 |
Family
ID=17570054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27648188A Pending JPH02122569A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197773A (ja) * | 1982-05-13 | 1983-11-17 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
| JPS58207675A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Ｍｉｓ型半導体装置 |
-
1988
- 1988-10-31 JP JP27648188A patent/JPH02122569A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197773A (ja) * | 1982-05-13 | 1983-11-17 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
| JPS58207675A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Ｍｉｓ型半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
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